KR100395263B1 - 전력 증폭기의 선형화 장치 - Google Patents

전력 증폭기의 선형화 장치 Download PDF

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Abstract

본 발명은 전력 증폭기에 관한 것으로, 특히 전력 증폭기의 왜곡 성분을 상쇄시키기 위한 신호를 입력 신호로부터 발생하여 전력 증폭기의 출력을 선형화하기 위한 전력 증폭기의 선형화 장치에 관한 것이다. 이와 같은 본 발명에 따른 비선형 특성을 지니는 전력 증폭기를 선형화 장치는, 전력 증폭기의 출력 신호를 표본화하여 출력 스펙트럼의 인접 채널 전력비를 산출하고, 이 산출된 인접 채널 전력비가 임계치를 초과하는 경우, 상기 증폭기의 지연 시간을 추정하고, 이 지연 시간, 상기 출력 신호의 실수부와 허수부 중 하나, 상기 전력 증폭기의 입력 신호를 이용하여 상기 출력신호에 대한 등가 복소 다항식의 계수들을 추정하는 적응 추정 장치와, 상기 전력 증폭기의 입력 신호와 상기 추정된 계수들을 이용하여 상기 출력신호의 N차 복소 다항식을 상쇄시키는 N차 왜곡신호를 발생하는 N차 왜곡 신호 발생기와, 상기 출력 신호에 상기 N차 왜곡 신호 발생기의 출력신호를 합하여 상기 전력 증폭기의 왜곡을 보상하는 가산기로 구성되는 것으로써, 상기에서 선형적인 신호의 출력은 불필요한 대역에서 소비하는 스펙트럼을 1차 신호에 집중시킴으로써, 수신 감도와 특성이 좋은 신호를 발생시키고, 상기 발생된 신호를 통신 시스템에서 복조할 시에 원하는 신호의 크기가 불필요대역에서의 신호보다 상대적으로 크게되면 신호판단을 하는데 있어 용이하므로 신호 복구 에러율이 적어진다.

Description

전력 증폭기의 선형화 장치{Apparatus For Amplifier Linerarization}
본 발명은 전력 증폭기에 관한 것으로, 특히 전력 증폭기의 왜곡 성분을 상쇄시키기 위한 신호를 입력 신호로부터 발생하여 전력 증폭기의 출력을 선형화하기 위한 전력 증폭기의 선형화 장치에 관한 것이다.
일반적으로 디지틀 통신 기술이 이동 통신 시스템에 적용되면서, 통신 시스템을 구성하는 개별 부품의 선형성이 고품질의 통신 서비스 제공을 위한 필수적 요소로 부각되고 있다. 통신 시스템의 주요 부품인 전력 증폭기의 경우, 전력 증폭기가 지니는 3차 또는 5차 비선형 특성은 인접 통신 채널에 혼신을 유발하므로, 통신 시스템의 표준 규격으로 이를 엄격히 규제하고 있다.
따라서, 전력 증폭기의 고효율과 선형성을 동시에 만족시키기 위한 적절한 선형화 기법으로서 기저 대역 사전 왜곡 방식에 의한 선형화 기법이 제시되고 있다.
도 1은 일반적인 전력 증폭기의 사전왜곡 선형화 장치의 원리를 나타낸 도면이다.
도 1을 참조하면, 사전 왜곡기(101)의 전달 특성은 전력 증폭기(102) 전달특성의 역함수(G-1)로 표현된다. 즉, 전력 증폭기에 입력되는 신호는 사전 왜곡기(101)에 의해 미리 반왜곡되어 입력되므로 이는 전력 증폭기의 비선형성과 상쇄되어 선형적으로 증폭된 신호를 출력한다.
그리고, 전력 증폭기의 비선형 특성은 입력 신호의 크기에 따른 출력 신호의 크기와 위상의 왜곡으로 나타낼 수 있으므로, 사전 왜곡기에서 요구되는 역전달 특성(G-1)은 도 2에서와 같이 참조표(look-up table)를 이용한 입력 신호의 크기에 대한 사상(mapping)으로 구현된다.
도 2는 일반적인 전력 증폭기의 사전왜곡 선형화 장치에서 각 단의 신호들의 상관 관계를 설명하는 복소 평면상의 궤적을 나타낸 그래프이다.
도 2를 참조하면, 기저 대역의 복소 입력 신호 Ii, Qi(201)는 전력 증폭기에 입력되기전 사전 왜곡기에 의해 참조표(look-up table)를 이용하여 왜곡된 신호로 변형(202)되고, 이는 전력 증폭기에 입력되어 선형적으로 증폭된 출력 신호(203)를 얻게 된다.
이하 종래 기술에 따른 바람직한 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3은 종래 기술에 따른 전력 증폭기의 사전왜곡 선형화 장치를 나타낸 블록 구성도이다.
도 3을 참조하면, 종래 기술에 따른 사전 왜곡 방식의 선형화 장치는 기저대역의 복소 입력 신호의 진폭(Ri)과 위상(θi)의 크기를 구하기 위한 제1 극좌표계 변환기(301)와, 상기에서 구한 입력 신호의 크기(Ri)에 해당하는 참조표의 주소를 계산하기 위한 주소 산출기(302)와, 진폭성분 참조표(303)와, 위상성분 참조표(304)와, 위상변환기(306)와 , 직각좌표계 변환기와(307)와, 전력 증폭기의 출력 신호의 진폭(Ro)과 위상(θo)의 크기를 구하기 위한 제2 극좌표계 변환기(310)로 구성된다.
이와 같은 종래 기술에 따른 사전 왜곡 방식의 선형화 장치는 기저 대역의 입력 신호를 제1 극좌표계 변환기(301)에 의해 그 진폭(Ri)과 위상(θi)을 검출한다.
상기 주소 산출기(302)는 상기 검출된 진폭(Ri)으로부터 해당 입력 신호의 진폭과 위상 참조가 저장되어 있는 주소를 산출하게 된다.
상기 진폭성분 참조표(303)는 상기 산출된 주소에 저장되어 있는 값을 출력하고, 이로부터 출력된 값은 승산기(Multiplier-304)에 의해 상기 검출된 진폭(Ri)과 곱해져서 직각 좌표계 변환기(307)에 입력(Rd)된다.
상기 진폭성분 참조표(303)에 저장되어 있는 값(βd)은 전력 증폭기의 진폭 왜곡 성분이 환산 계수(scale factor)로 저장된 것으로써, 원래의 입력 신호의 진폭(Ri)과 곱해져서 왜곡된 신호의 크기를 산출(Rd)하게 되는 것이다.
상기 산출된 값 Rd는 선행 입력에 대한 전력 증폭기의 왜곡 특성을 나타내는 값으로써 다음 입력 신호에 대한 왜곡 성분을 보상하는 참조로 이용된다.
상기 위상성분 참조표(305)는 상기 산출된 주소에 저장되어 있는 값(φd)을 출력하고, 이로부터 출력된 값(φd)은 상기 검출된 위상(θi)으로부터 왜곡된 위상 성분(θd)이 위상 검출기(306)에 의해 산출된다. 상기 산출된 위상 왜곡(θd)은 Rd와 마찬가지로, 선행 입력에 대한 전력 증폭기의 왜곡 특성을 나타내는 값으로써, 다음 입력 신호에 대한 왜곡 성분을 보상하는 참조로 이용된다.
상기 전력 증폭기의 왜곡 성분을 보상하는 참조로 이용되는 Rd와 θd는 모두 직각 좌표계 변환기(307)에 입력되어 다시 극좌표계의 값인 Id와 Qd신호로 변환된다. 상기 Id와 Qd신호는 전력 증폭기의 왜곡 성분을 상쇄시키기 위한 신호이다.
상기 전력 증폭기는 상기 Id와 Qd신호를 근거로 입력 신호의 왜곡 성분을 상쇄시켜 출력한다.
한편, 상기 제2 극좌표계 변환기(310)는 상기 전력 증폭기로부터 출력된 신호의 진폭(Ro)과 위상(θo)를 검출한다. 이러한 과정은 다음 전력 증폭기에 입력되는 신호의 왜곡 성분의 상쇄를 위하여, 변화하는 전력 증폭기의 왜곡 특성을 파악하여 저장하기 위한 것이다.
상기 검출된 진폭(R0)과 위상(θo)은 상기 전력 증폭기에 입력된 수신 신호로부터 그 에러값이 검출된다. 상기 에러 검출 과정은 다음과 같은 수식에 의하여 제1 가산기(308)와 제2 가산기(309)에 의하여 각각 구하여진다.
Re = Ri - R0
θe= θi- θo
상기 식 1에서 검출된 진폭에러(Re)는 다음 식 2에 의하여 상기 진폭성분 참조표(303)에 저장된 값을 갱신한다.
βd [n+1]=βd[n]+μiㆍRe[n]
상기 μi는 0보다 크고,보다 작은 값으로써, 선행 입력 신호의 환산계수(βd)와 상기 식 1에 의하여 산출된 진폭에러(Re)와 함께 다음 입력 신호의 왜곡 보상을 위한 환산 계수 산출에 이용된다.
상기 검출된 위상에러(θe)는 다음 식 3에 의하여 상기 위상성분 참조표(305)에 저장된 값을 갱신한다.
θd[n+1]=θe[n]
상기 진폭성분 참조표(303)와 상기 위상성분 참조표(305)에 갱신되어 저장된βd와 θd는 다음 입력 신호에 대한 왜곡 성분을 선형화하기 위한 참조로써 이용된다.
이와 같은 종래 기술에 따른 사전 왜곡 방식의 선형화 장치는 진폭성분 참조표 및 위상성분 참조표를 채우기 위하여, 참조표의 한 원소에 해당하는 입력 신호를 인위적으로 알고 있는 값으로 인가하고 참조표의 값을 적응 알고리즘을 이용하여 변화시키면서 진폭 에러와 위상 에러가 최소가 되는 점을 찾아 참조표를 갱신하는 방법을 채용하고 있다.
또한, 종래 기술에 의한 사전 왜곡 선형화 장치는 열 또는 노화에 의한 전력 증폭기의 특성 변화에 대하여 사전 왜곡기의 전달 특성을 보정하여야 한다.
이러한 과정에서 전력 증폭기의 입출력 신호의 오차가 최소가 되도록 적응 알고리즘(adaptive algorithm)을 사용하여 참조표의 값들을 수렴시켜 얻게 되는데, 참조표의 모든 값들이 수렴할 때까지 전력 증폭기에 특정 신호를 인가하여야 하므로 전력 증폭기의 송출 중단 현상이 발생하는 문제점이 있다.
더욱이, 종래 기술에 따른 사전 왜곡 선형화 방법은 참조표의 값 중 어느 하나라도 발산(diverge)하는 경우, 선형화 장치의 성능은 급격히 저하되거나 불안정하게 될 가능성이 존재한다.
따라서, 본 발명의 목적은 이상에서 언급한 종래 기술의 문제점을 감안하여 안출한 것으로서, 전력 증폭기의 특성 변화에 대해서 양호한 개선도를 유지할 수있고, 전력 증폭기의 송출 동작과는 독립적으로 왜곡 성분을 상쇄시키는 신호를 생성하여 양호한 개선도를 유지할 수 있는 왜곡 선형화 장치를 제공하기 위한 것이다.
이상과 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 전력 증폭기의 출력 신호를 표본화하여 출력 스펙트럼의 인접 채널 전력비를 산출하고, 이 산출된 인접 채널 전력비가 임계치를 초과하는 경우, 상기 증폭기의 지연 시간을 추정하고, 이 지연 시간, 상기 출력 신호의 실수부와 허수부 중 하나, 상기 전력 증폭기의 입력 신호를 이용하여 상기 출력신호에 대한 등가 복소 다항식의 계수들을 추정하는 적응 추정 장치와, 상기 전력 증폭기의 입력 신호와 상기 추정된 계수들을 이용하여 상기 출력신호의 N차 복소 다항식을 상쇄시키는 N차 왜곡신호를 발생하는 N차 왜곡 신호 발생기와, 상기 출력 신호에 상기 N차 왜곡 신호 발생기의 출력신호를 합하여 상기 전력 증폭기의 왜곡을 보상하는 가산기로 구성된다.
바람직하게, 상기 N차 왜곡 신호 발생기는 상기 전력 증폭기에 입력되는 신호의 포락선을 검출하는 포락선 검파기와, 상기 검출된 포락선으로부터 N-1 차수를 갖는 신호를 생성하고, 이 생성된 신호를 제1 경로와 제2 경로로 출력하는 제1 승산부와, 상기 제1 승산부에서 각 경로를 통해 출력된 신호들과 상기 전력 증폭기에 입력된 신호를 이용하여 상기 N차 왜곡 신호를 발생하는 제2 승산부로 구성된다. 그리고, 상기 제2 승산부는 상기 제1 경로에서 출력된 신호를 상기 적응 추정장치에서 추정된 계수 중 어느 하나를 증폭량으로 하여 증폭하는 제1 증폭기와, 상기 제2 경로에서 출력된 신호를 상기 적응 추정장치에서 추정된 계수 중 또 다른 하나를 증폭량으로 하여 증폭하는 제2 증폭기와, 상기 전력 증폭기에 입력되는 신호의 위상을 변환시키는 이상기와, 상기 제1 증폭기의 출력신호와 상기 전력 증폭기의 입력 신호를 곱하는 제1 곱셈기와, 상기 제2 증폭기의 출력신호와 상기 이상기의 출력신호를 곱하는 제2 곱셈기와, 상기 제1 곱셈기 및 상기 제2 곱셈기의 출력신호들을 합하여 N차 왜곡 신호를 출력하는 합성기를 포함하여 구성된다.
또한, 상기 N차 왜곡신호 발생기는 상기 전력 증폭기에 입력되는 신호의 포락선을 검출하는 포락선 검파기와, 상기 검출된 포락선 신호를 디지털 신호로 변환하고, 이 디지털 신호로부터 N-1 차수를 갖는 신호를 생성하고, 이 생성된 신호를 제1 경로와 제2 경로로 출력하는 디지털 신호 처리부와, 상기 전력 증폭기에 입력되는 신호의 위상을 변환하여 출력하는 이상기와, 상기 디지털 신호 처리부의 제1 경로에서 출력된 신호와 상기 전력 증폭기에 입력된 신호를 곱하는 제1 곱셈기와, 상기 디지털 신호 처리부의 제2 경로에서 출력된 신호와 상기 이상기의 출력 신호를 곱하는 제2 곱셈기와, 상기 제1 곱셈기 및 제2 곱셈기의 출력 신호들을 합하여 N차 왜곡 신호를 출력하는 합성기를 포함하여 구성된다. 그리고, 상기 디지털 신호 처리부는 상기 포락선 검파기의 출력신호를 디지털 신호로 변환하는 디지털 변환기와, 상기 디지털 변환기의 출력신호를 이용하여 N-1차 신호를 생성하는 승산기와, 상기 승산기에서 생성된 N-1차 신호와 상기 적응 추정장치에서 추정된 N차 복소 다항식의 어느 하나의 계수를 곱하는 제3 곱셈기와, 상기 승산기에서 생성된 N-1차 신호와 상기 적응 추정장치에서 추정된 상기 N차 복소 다항식의 또 다른 계수를 곱하는 제4 곱셈기와, 상기 제3 곱셈기와 제4 곱셈기의 출력신호를 아날로그 신호로 각각 변환하는 아날로그 변환기를 포함하여 구성된다.
바람직하게, 상기 N차 왜곡 신호 발생기의 출력 신호를 상기 전력 증폭기의출력 신호와 같은 파워를 갖는 신호로 증폭하기 위한 제3 증폭기를 더 포함한다. 그리고, 상기 전력 증폭기 출력 신호의 복소 다항식의 계수들은 상기 전력 증폭기의 출력 신호의 등가 표현을 기저대역의 복소 다항식으로 설정하고, 이러한 복소 다항식의 계수들을 RLS(Recursive Least Square) 알고리즘으로 산출하는 것을 특징으로 하며, 상기 적응 추정 장치는 상기 전력 증폭기의 출력 신호의 실수부와 허수부 중 하나를 이용하여 상기 전력 증폭기의 복소 다항식의 계수들을 추정한다.
도 1은 일반적인 전력 증폭기의 사전왜곡 선형화 장치의 원리를 나타낸 도면.
도 2는 일반적인 전력 증폭기의 사전왜곡 선형화 장치에서 각 단의 신호들의 상관 관계를 설명하는 복소 평면상의 궤적을 나타낸 그래프.
도 3은 종래 기술에 따른 전력 증폭기의 사전왜곡 선형화 장치를 나타낸 블록 구성도.
도 4는 본 발명에 따른 전력 증폭기의 N차 왜곡 신호 발생기를 나타낸 블록 구성도.
도 5는 본 발명에 따른 3차 왜곡 신호 발생기의 일 예를 나타낸 블록 구성도.
도 6은 본 발명에 따른 3차 왜곡 신호 발생기의 또 다른 예를 나타낸 블록 구성도.
도 7은 상기 도 6에 구성된 디지털 신호처리 장치를 나타낸 블록 구성도.
도 8은 일반적인 전력 증폭기의 출력신호의 크기를 나타낸 그래프.
도 9은 본 발명에 따른 전력 증폭기의 출력 신호의 크기를 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명*
401 : 전력 증폭기 402 : N차 왜곡신호 발생기
403 :증폭기 404 :가산기
이하 본 발명의 바람직한 실시 예에 따른 구성 및 작용을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 전력 증폭기의 N차 왜곡 신호 발생기를 나타낸 블록 구성도이다.
도 4를 참조하면, 본 발명에 의한 전력 증폭기의 선형화 장치는 N차 왜곡 신호 발생기에 포함되어 있는 승산기(Multiplier-503)의 단수를 달리하여 N차의 왜곡 신호를 발생하는 N차 왜곡 신호 발생기(402)를 구비하여 이루어진다.
또한, 상기 N차 왜곡 신호 발생기(402)로부터 나오는 출력 신호를 전력 증폭기(401)로부터 출력되는 신호와 같은 파워(power)의 신호가 되도록 하기 위하여 보조 증폭기(403)를 설치한다.
그리고, 상기 전력 증폭기(401)의 출력과 상기 N차 왜곡신호 발생기(402)로부터 출력된 신호를 합성하여 상기 전력 증폭기의 출력을 선형화하여 출력하는 가산기(404)로 구성되어 동작한다.
그리고, 전력 증폭기의 출력 신호를 추정하기 위한 적응 추정장치(405)를 구비하여 추정된 출력 신호와 반대 부호를 갖는 N차 왜곡 신호를 발생하도록 하였다.
그러므로 다음과 같은 절차에 의하여 전력 증폭기의 출력값을 추정한다.
먼저, 펄스 성형된 전력 증폭기의 입력 신호에 대한 전력 증폭기의 복소 출력을 임의의 시각 t에서 T개 표본화하여 출력 스펙트럼의 인접 채널 전력비(ACPR)를 산출한다. 인접 채널 전력비는 서로 이웃하는 출력 신호에 대한 스펙트럼의 비율로써, 신호의 간섭정도를 나타내는 기준이다.
상기 산출된 인접 채널 전력비(ACPR)를 기준 임계값(Pth)과 비교하여, 그 크기가 큰 경우 즉, 전력 증폭기의 비선형 특성이 두드러진 경우 시스템 지연 시간을 추정한다.
그러므로 다음 식에서와 같이 랜덤한 시간 지연 d에 대해서 입력 및 출력 신호의 상관 함수의 근사값을 계산하여, 그 근사값이 최대값이 되는 시간 d를 시스템의 지연 시간으로 추정한다.
Re{Vi[k+n-1]}ㆍRe{Vo[k+n-1+m]}), 0≤m≤D}, k≥1
식 4는 전력 증폭기의 입력 신호 중 임의의 이산 신호 k로부터 n번째 입력 신호(Vi[k+n-1])와, 전력 증폭기의 출력 신호 중 임의의 이산 신호 k로부터 n번째 출력된 신호이지만, 전력 증폭기에 의해 d만큼 시간 지연된 신호(Vo[k+n-1+m])와의상관 관계를 나타낸다.
여기에서 N은 상관에 이용되는 입력 신호의 최대 개수를 나타내고, k는 1보다 큰 정수로써, 이산 신호의 순서(number)를 나타낸다. 또한 D는 시스템에서 허용될 수 있는 최대 지연 시간을 나타낸다.
식 4와 같이 시스템의 지연 시간을 고려한 출력 신호의 추정은 RLS(Recursive Least Squares) 알고리즘을 이용한 반복식에 의해 다음과 같이 이루어진다.
전력 증폭기의 입력 신호의 계수를 벡터 행렬( T, t)로 다음 식 5와 같이 두 가지의 경우로 나타낸다.
T = [Ii, -Qi, IiRi2, -QiRi2, ㆍㆍㆍ, IiRi2M, -QiRi2M]
t= [Qi,Ii,QiRi 2, IiRi 2, ㆍㆍㆍ, QiRi 2M, IiRi 2M]
그리고, 전력 증폭기의 출력 신호의 계수를 벡터 행렬(θT)로 다음 식 6과 같이 초기화한다고 할 때,
θT = [a1, b1, a3, b3, ㆍㆍㆍ, a2M+1, b2M+1]
추정되는 전력 증폭기의 출력 신호 벡터 계수(θe)는 다음 식 7과 같은 식에의하여 추정된다.
[k])
상기 식 7에서[k]는 전력 증폭기에 입력된 신호이고, Io[k+d]는 상기 전력 증폭기의 입력 신호에 대한 d만큼 시간 지연된 출력 신호 성분 중의 하나이다.
상기 Io[k+d]는 상기 식 5에서 T전력 증폭기 출력 신호의 궤한 신호로 이용될 때 사용되며, 상기 식 5에서 t가 전력 증폭기 출력 신호의 궤한 신호로 이용될 때는 Qo[k+d]가 대신에 이용된다.
또한, Lk는 에러 환산 계수로써, k 시간 이후의 출력 신호에 반영하게 될 에러율을 결정한다. 따라서, 에러 환산 계수 Lk는 다음 식 8과 같이 표현된다.
상기 식 8에 따라 d는 전 단계에서 추정한 궤환 루프의 지연 시간이다. 그리고, 본 발명에서 제시한 적응 추정 장치는 궤환 신호의 실수부 또는 허수부의 데이터 중 하나의 데이터만을 입력으로 사용하므로, 궤환 경로는 실수부(I)와,허수부(Q) 두 채널에서 단일 채널로 축소할 수 있다.
또한, 도 5에서 본 발명에 따른 N차 왜곡 신호 발생기(402)는 다음과 같은 3차 왜곡 신호 발생기를 예를 들어 설명 가능하다.
도 5는 본 발명에 따른 전력 증폭기의 3차 왜곡 신호 발생기의 일 예를 나타낸 블록 구성도이다.
도 5를 참조하면, 본 발명에 따른 선형화 장치는 전력 증폭기의 입력 신호의 포락선을 검파하는 포락선 검파기(501)와, 상기 포락선의 2차 신호를 생성하는 제1 승산부(502)와, 상기 제1 승산부에 의해 생성된 2차 포락선 신호를 상기 전력 증폭기의 입력 신호와 곱셈을 수행하여 3차 왜곡신호를 발생시키는 제2 승산부(509)로 구성된다.
이와 같은 구성에 의한 선형화 장치는 기저 대역의 입력 신호를 포락선 검파기(501)에 의해 포락선을 검출한다.
상기 검출된 포락선은 승산기(Multiplier-503)에 이중 경로로 입력된다.
상기 승산기(Multiplier-503)에 입력된 포락선은 2차 신호로 변환되어 상기 이중 경로의 증폭단(504a,504b)에 각각 입력된다.
상기 증폭단(504a,504b)에 각각 입력된 2차 신호는 증폭되어 제1, 제2 곱셈기(505a,505b)에 각각 입력된다.
상기 곱셈기들(505a,505b)에 각각 입력된 2차 신호는 상기 전력 증폭기의 입력 신호와 곱해지게 되는데, 2차 신호 중 한 신호는 제1 곱셈기(505a)에 의해 상기 전력 증폭기의 입력 신호와 곱해진다. 한편, 2차 신호 중 다른 신호는 제2곱셈기(505b)에 입력되어 90도 위상 변환된 전력 증폭기의 입력 신호와 곱해진다.
상기 전력 증폭기의 입력 신호는 이상기(506)에 의해 90도 위상 변환된다.
따라서, 상기 전력 증폭기에 입력되는 신호를 다음 식 9와 같이 나타낼 때,
상기 제1 곱셈기(505a)와 제2 곱셈기(505b)로부터 출력된 신호의 합성 신호 즉, 선형 증폭기의 왜곡 성분을 상쇄시키기 위한 신호 Vd는 합성기(507)에 의해 다음 식 10과 같은 형태의 신호로 출력된다.
상기 식 10에 의한 신호는 다음 식 11의 2M+1의 복소 다항식으로 가정되는 전력 증폭기의 출력값 중 C3항과 크기는 같고, 부호는 반대인 신호이다.
+
즉, 상기 식 11에서 전력 증폭기의 출력값의 계수를 나타내는 Ck가 다음 식 12와 같이 구성된다고 할 때,
Ck = ak + jbk
상기 전력 증폭기의 3차 왜곡 신호를 상쇄하기 위해서는 상기 증폭단(504a,504b)에서 증폭되는 정도를 달리하여야 한다. 이 때, 제1 증폭기(504a)에서의 증폭되는 정도는 a3값으로 표현되며, 제2 증폭기(504b)에서 증폭되는 정도는 -b3값으로 표현된다.
그러나, 이와 같은 a3나 -b3의 값은 전력 증폭기의 특성 변화에 따라 변화하는 값으로써, 전력 증폭기의 왜곡 성분을 제거하기 위해서는 정확한 전력 증폭기의 출력값의 추정이 요구된다.
그러므로 도 4에서의 적응 추정 장치에 의해 a3나 -b3의 값을 추정하여 상기 3차 왜곡 신호 발생기의 증폭단(504a,504b)의 증폭도로 이용하여 전력 증폭기의 정확한 왜곡 성분을 상쇄하도록 한다.
따라서, 비선형 성분으로써 전력 증폭기의 동작에 가장 영향을 미치는 3차 성분이 본 발명에 의한 왜곡 신호 발생기에 의해 그 성분이 제거된다.
이와 같은 본 발명에 따른 전력 증폭기의 선형화 장치는 상기 도 5와 같은 3차 신호 왜곡 발생기의 단수를 증가시켜 N차 왜곡신호 발생기를 구현 가능하다. 그러므로 이러한 N차 왜곡 신호 발생기로부터 상쇄시키고자 하는 왜곡 성분을 발생하여 전력 증폭기의 출력 신호와 합성하면, 선형적인 신호를 증폭하여 송신할 수 있게 된다.
도 6은 본 발명에 따른 전력 증폭기의 3차 왜곡 신호 발생기의 또 다른 예를 나타낸 블록 구성도이다.
도 6을 참조하면, 본 발명에 따른 선형화 장치는 전력 증폭기에 입력된 신호의 포락선을 추출하기 위한 포락선 검파기(601)와, 상기 추출된 포락선으로부터 2차 신호를 생성하기 위한 디지털 신호 처리부(602)와, 상기 생성된 2차 신호와 상기 전력 증폭기의 입력 신호와의 곱셈을 수행하여 3차 신호를 생성하여 출력하는 승산부(603)로 구성된다.
이와 같은 구성에 의하여 전력 증폭기에 입력된 신호는 포락선 검파기(601)에 의해 그 포락선(Ri)이 검출된다.
상기 검출된 포락선은 디지털 신호 처리부(602)에 구성된 디지털 변환기(604)에 의해 디지털 신호(Rd)로 변환된다.
그리고, 디지털 신호처리 장치(605)에 입력되어 2차 신호(Rd 2)가 생성되며,이 신호는 이중 경로로 분리되어 각각의 경로에 a3와 -b3가 곱해져 각각 출력된다. 상기 a3와 -b3의 값은 상기 도 4에서의 적응 추정 장치를 이용하여 구한 값이다.
이 생성된 2차 신호 a3Rd 2와 -b3Rd 2는 각각의 제1, 제2 아날로그 변환기(606a, 606b)에 의해 아날로그 신호(a3Ri 2, -b3Ri 2)로 변환된다.
상기 아날로그 신호로 변환된 2차 신호(a3Ri 2, -b3Ri 2)는 승산부(603)에 구성된 각각의 제1, 제2 곱셈기(607a,607b)에 의해 전력 증폭기에 입력된 신호와 곱셈이 수행된다.
여기에서 제1 아날로그 변환기(606a)로부터 출력된 신호는 제1 곱셈기(607a)에 입력된 전력 증폭기의 입력 신호와 그 곱셈이 수행된다. 한편, 제2 아날로그 변환기(606b)로부터 출력된 신호는 이상기(608)에 의해 90도 위상 변환되어 제2 곱셈기(607b)에 입력된 전력 증폭기의 입력 신호와 그 곱셈이 수행된다. 그리고, 제1 곱셈기(607a)와, 제2 곱셈기(607b)에 의해 곱셈이 수행된 신호는 합성기(609)에 의해 합성되어 출력된다.
상기 합성기(609)로부터 출력된 신호는 상기 전력 증폭기의 출력 신호의 3차 신호와 역이 되는 신호로써, 상기 도 4에서 가산기(404)에 의해 전력 증폭기의 출력 신호에 가산되어 전력 증폭기의 왜곡 신호를 상쇄하는 신호로 이용된다.
상기 도 6에서의 3차 왜곡 신호 발생기는 디지털 신호처리 장치(605)의 기능을 달리하여 N-1차를 갖는 신호를 발생시켜 N차 왜곡 신호를 발생가능하다.
도 7은 상기 도 6에 구성된 디지털 신호처리 장치를 나타낸 블록 구성도이다.
도 7을 참고하면, 도 6에서의 디지털 신호처리 장치(605)는 디지털 신호로 변환된 포락선 Rd를 2차 신호로 생성(Rd 2)하여 이중 경로로 출력하는 승산기(701)와, 상기 승산기(701)로부터 출력된 2차 신호와 상기 도 4에 도시된 적응 추정 장치로부터 출력된 계수 a3와 -b3와의 곱셈을 각각 수행하는 곱셈기들(702,703)로 구성된다.
이와 같은 구성에 의하여 승산기(701)는 도 6에서의 디지털 변환기에 의해 디지털 신호로 변환된 포락선(Rd)을 2차 신호(Rd 2)로 변환한다. 상기 2차 신호(Rd 2)는 상기 도 4에서 도시된 적응 추정장치(405)에 의해 추정되어 제1 곱셈기(702)와 제2 곱셈기(703)에 각각 입력된 a3와 -b3와 곱셈이 수행된다.
즉, 각각의 추정된 3차 계수 a3는 제3 곱셈기(702)에 의해, -b3는 제4 곱셈기(703)에 의해 Rd와 곱해져서 각각 출력되며, a3Rd 2와, -b3Rd 2은 전력 증폭기의 출력 신호를 상쇄하기 위한 신호로 이용된다.
도 8은 일반적인 전력 증폭기의 출력신호의 크기를 나타낸 그래프이다.
상기 그래프는 일반적인 전력 증폭기에 신호를 인가하였을 때 출력되는 신호의 크기를 데시벨 레벨로 측정한 그래프로써, 가로는 주파수를 세로는 출력 신호의 데시벨 크기이다.
도 8을 참고하면, 일반적인 전력 증폭기가 중심 주파수 895MHZ를 중심으로 대칭형의 신호를 갖는 신호를 증폭하여 출력한다고 할 때, 최상한 값(REF) -5dBm이하의 신호로 증폭하여 출력한다.
상기 그래프에서 마커(◇)가 표시된 신호 중 큰 신호의 크기는 입력 신호의 1차 신호 즉, 선형 신호의 크기를 나타내고, 또 다른 마커(◇)가 표시된 작은 신호는 3차 신호의 크기를 나타낸 것이다.
상기 두 마커의 차이값은 -41.46dB값으로 전력 증폭기의 비선형성은 상기와 같이 불필요한 대역의 신호를 크게 증폭시킴으로써 에너지 손실뿐 아니라 신호 에러율을 증가시킨다.
도 9은 본 발명에 따른 전력 증폭기의 출력 신호의 크기를 나타낸 그래프이다.
도 9을 참고로 하면, 도 8에서와 마찬가지로 중심 주파수 895MHZ를 중심으로 대칭형의 신호를 갖는 신호를 증폭하여 출력한다고 할 때, 최상한 값(REF) -5dBm이하의 신호로 증폭하여 출력한다.
도 8에서와 마찬가지로 상기 그래프에서 마커(◇)가 표시된 신호 중 큰 신호의 크기는 입력 신호의 1차 신호 즉, 선형 신호의 크기를 나타내고, 또 다른 마커(◇)가 표시된 작은 신호는 3차 신호의 크기를 나타낸 것이다.
도 9에 의한 그래프에서 알 수 있듯이 본 발명에 따른 전력 증폭기의 선형화장치는 3차 신호에 대해서는 1차 신호보다 -62.68dB만큼 작은 신호를 출력한다.
따라서, 전력 증폭기에 의해 왜곡된 신호의 크기를 약 21dB이상 억압시켜 선형적인 신호를 출력하게 되는 것이다.
이상의 설명에서와 같이 본 발명은 증폭된 신호에 가장 큰 왜곡 성분을 차지하는 3차 신호의 크기를 억압시킴으로써 선형적인 신호의 출력이 가능하다.
더 나아가 N차 왜곡 신호를 발생시켜, 더욱 개선된 선형적인 신호의 출력이 가능하다.
그리고, 상기 N차 왜곡신호 발생기는 전력 증폭기의 입력 신호를 아날로그 신호뿐 아니라 디지털 신호로 변화시켜도 생성 가능하므로 전력 증폭기가 이용되는 시스템에 폭넓게 적용 가능하다.
또한, 상기 전력 증폭기의 등가 모델을 추정하는 적응 추정장치는 고전력 증폭기의 출력을 바로 이용함으로써, 추가적인 장치가 불필요하다.
상기에서 선형적인 신호의 출력은 불필요한 대역에서 소비하는 스펙트럼을 1차 신호에 집중시킴으로써, 수신 감도와 특성이 좋은 신호를 발생시킨다.
따라서, 상기 발생된 신호를 다른 시스템에서 복조할 시에 원하는 신호와의 크기가 불필요대역에서의 신호보다 상대적으로 크게되면 신호판단을 하는데 있어 용이하므로 신호 복구 에러율이 적어진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.

Claims (8)

  1. 전력 증폭기의 출력 신호를 표본화하여 출력 스펙트럼의 인접 채널 전력비를 산출하고, 이 산출된 인접 채널 전력비가 임계치를 초과하는 경우, 상기 증폭기의 지연 시간을 추정하고, 이 지연 시간, 상기 출력 신호의 실수부와 허수부 중 하나, 상기 전력 증폭기의 입력 신호를 이용하여 상기 출력신호에 대한 등가 복소 다항식의 계수들을 추정하는 적응 추정 장치와;
    상기 전력 증폭기의 입력 신호와 상기 추정된 계수들을 이용하여 상기 전력 증폭기 출력신호의 N차 복소 다항식을 상쇄시키는 N차 왜곡신호를 발생하는 N차 왜곡 신호 발생기와;
    상기 전력 증폭기 출력 신호에 상기 발생된 N차 왜곡 신호를 합하여 상기 전력 증폭기의 왜곡을 보상하는 가산기로 구성되는 것을 특징으로 하는 전력 증폭기의 선형화 장치.
  2. 제 1항에 있어서, 상기 N차 왜곡 신호 발생기는
    상기 전력 증폭기에 입력되는 신호의 포락선을 검출하는 포락선 검파기와,
    상기 검출된 포락선으로부터 N-1 차수를 갖는 신호를 생성하고, 이 생성된 신호를 제1 경로와 제2 경로로 출력하는 제1 승산부와,
    상기 제1 승산부에서 각 경로를 통해 출력된 신호들과 상기 전력 증폭기에 입력된 신호를 이용하여 상기 N차 왜곡 신호를 발생하는 제2 승산부로 구성되는 것을 특징으로 하는 전력 증폭기의 선형화 장치.
  3. 제 2항에 있어서, 상기 제2 승산부는
    상기 제1 경로에서 출력된 신호를 상기 적응 추정장치에서 추정된 계수 중 어느 하나를 증폭량으로 하여 증폭하는 제1 증폭기와,
    상기 제2 경로에서 출력된 신호를 상기 적응 추정장치에서 추정된 계수 중 또 다른 하나를 증폭량으로 하여 증폭하는 제2 증폭기와,
    상기 전력 증폭기에 입력되는 신호의 위상을 변환시키는 이상기와,
    상기 제1 증폭기의 출력신호와 상기 전력 증폭기의 입력 신호를 곱하는 제1 곱셈기와,
    상기 제2 증폭기의 출력신호와 상기 이상기의 출력신호를 곱하는 제2 곱셈기와,
    상기 제1 곱셈기 및 상기 제2 곱셈기의 출력신호들을 합하여 N차 왜곡 신호를 출력하는 합성기를 포함하여 구성되는 것을 특징으로 하는 전력 증폭기의 선형화 장치.
  4. 제 1항에 있어서, 상기 N차 왜곡신호 발생기는
    상기 전력 증폭기에 입력되는 신호의 포락선을 검출하는 포락선 검파기와,
    상기 검출된 포락선 신호를 디지털 신호로 변환하고, 이 디지털 신호로부터 N-1 차수를 갖는 신호를 생성하고, 이 생성된 신호를 제1 경로와 제2 경로로 출력하는 디지털 신호 처리부와,
    상기 전력 증폭기에 입력되는 신호의 위상을 변환하여 출력하는 이상기와,
    상기 디지털 신호 처리부의 제1 경로에서 출력된 신호와 상기 전력 증폭기에입력된 신호를 곱하는 제1 곱셈기와,
    상기 디지털 신호 처리부의 제2 경로에서 출력된 신호와 상기 이상기의 출력 신호를 곱하는 제2 곱셈기와,
    상기 제1 곱셈기 및 제2 곱셈기의 출력 신호들을 합하여 N차 왜곡 신호를 출력하는 합성기로 구성되는 것을 특징으로 하는 전력 증폭기의 선형화 장치.
  5. 제 4항에 있어서, 상기 디지털 신호 처리부는
    상기 포락선 검파기의 출력신호를 디지털 신호로 변환하는 디지털 변환기와,
    상기 디지털 변환기의 출력신호를 이용하여 N-1차 신호를 생성하는 승산기와,
    상기 승산기에서 생성된 N-1차 신호와 상기 적응 추정장치에서 추정된 N차 복소 다항식의 어느 하나의 계수를 곱하는 제3 곱셈기와,
    상기 승산기에서 생성된 N-1차 신호와 상기 적응 추정장치에서 추정된 상기 N차 복소 다항식의 또 다른 계수를 곱하는 제4 곱셈기와,
    상기 제3 곱셈기와 제4 곱셈기의 출력신호를 아날로그 신호로 각각 변환하는 아날로그 변환기를 포함하여 구성되는 것을 특징으로 하는 전력 증폭기의 선형화 장치.
  6. 제 1항에 있어서, 상기 N차 왜곡 신호 발생기의 출력 신호를 상기 전력 증폭기의 출력 신호와 같은 파워를 갖는 신호로 증폭하기 위한 제3 증폭기를 더 포함하는 것을 특징으로 하는 전력 증폭기의 선형화 장치.
  7. 제 1항에 있어서, 상기 전력 증폭기 출력 신호의 복소 다항식의 계수들은 상기 전력 증폭기의 출력 신호의 등가 표현을 기저대역의 복소 다항식으로 설정하는 것을 특징으로 하는 전력 증폭기의 선형화 장치.
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