KR100681727B1 - 병렬 경로 좌표 변환을 사용하는 가산 디지털 전치왜곡시스템 - Google Patents

병렬 경로 좌표 변환을 사용하는 가산 디지털 전치왜곡시스템 Download PDF

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Abstract

병렬 신호 경로들을 사용하는 디지털 전치왜곡 시스템 및 방법이 개시된다. 제 1 주 신호 경로는 직교(I, Q) 입력 신호(100)를 수신하여 이를 가산 전치왜곡 보정 회로(118)에 제공한다. 제 2 병렬 신호 경로는 좌표 회전 회로(106) 및 전치왜곡 계수 룩업 테이블(109)을 포함한다. 주 입력 신호에 대한 계산상의 에러들의 어떠한 영향들이든 주 신호 경로 내 입력 신호의 조작들을 회피함으로써 최소화된다. 제 3 병렬 신호 경로는 룩업 테이블 엔트리들에의 적응형 갱신들을 계산하기 위한 입력 신호를 수신하기 위해 사용될 수 있다.
병렬 신호 경로, 전치왜곡 시스템, 직교 입력 신호, 극 좌표, 전력 증폭기

Description

병렬 경로 좌표 변환을 사용하는 가산 디지털 전치왜곡 시스템{Additive digital predistortion system employing parallel path coordinate conversion}
본 출원은 2003년 4월 16일에 출원된 가출원 일련 번호 60/463,228호의 USC 119(e) 35조 하의 이익을 청구하며, 가출원의 명세서는 참조로서 온전히 통합된다.
본 발명은 무선 통신 시스템들의 분야에 관한 것이다. 특히, 본 발명은 디지털 전치왜곡을 사용하여 전력 증폭기들을 선형화하는 시스템들 및 방법들에 관한 것이다.
최근의 무선 통신 시스템들에서는 복소 신호들이 디지털 포맷으로 생성되고, 기저대 또는 아날로그 신호로 변환되고, RF 캐리어로 변조되고 신호 전송에 앞서 증폭된다. 관련된 복소 신호들은 진폭 및 위상 변조 성분들을 다 포함한다. 신호들의 진폭이 변할 때, 데이터 변환, 변조, 및 RF 증폭회로들은 스펙트럼 방사들을 정부규제 준수 내에서 유지하기 위해 선형이어야 한다. 그러나, 실제 회로들의 선형성은, 특히 이들 회로들이 동작 한계들 근처에서 구동된다면 제한된다. 적합한 시스템 코스트 및 동작 효율을 유지하기 위해서, 동작 한계 근처에서 동작하는 부품들이 요망된다. 부품 한계 근처에서 동작하면서도 적합한 시스템 선형성 및 효율을 제공하는 한 방법은 신호 변환, 변조, 및 증폭에 앞서 신호 전치왜곡을 제공하는 것이다. 전치왜곡은 신호 변환, 변조, 및 증폭의 비선형 영향들을 제거하기 위해서 소스 신호를 수정한다.
대부분의 종래의 전치왜곡 회로들에서, 순시적 전치왜곡 보정들이 소스 파형에 곱하여진다. 이러한 방식에서, 순시 전치왜곡 보정들은 전치왜곡기 입력으로부터 증폭기 출력까지의 역 순시 이득을 산출함으로써 결정된다. 이 역 이득은 전치왜곡기 입력을 증폭기 출력으로 나눈 비를 취함으로써 계산된다. 그때, 이러한 방식으로 계산된 순시 전치왜곡 보정들은 원하는 신호에 곱해진다. 그러므로 전치왜곡 보정들의 측정 및 계산에 있어서의 에러들이 원하는 신호에 곱해진다. 입력 신호에 대한 신호 측정 및 계산 에러들의 영향은 매우 두드러질 수 있으며 실제로 경우에 따라서는 신호의 질을 향상시키기보다는 저하시킬 수 있다.
특히, 위에 언급한 방법에서 야기되는 에러들은 소스 신호 또는 출력 신호가 매우 작아지게 될 때 또는 제로를 통과하게 될 때 현저할 수 있다. 출력 신호가 제로를 통과하거나 매우 작아지게 되지만 입력 신호는 그렇지 않다면, 전치왜곡 보정들은 무한한 또는 매우 큰 이득 계산에 기초하게 될 것이다. 입력 신호가 제로를 통과하거나 매우 작아지게 되지만 출력 신호는 그렇지 않다면, 전치왜곡 보정들은 매우 작은 또는 제로 이득 계산에 기초하게 될 것이다. 이들 큰 또는 작은 이득 계산 어느 것이든 실수(real)가 아니다. 이들 값들에 기초한 순시 전치왜곡 계산들은 부정확할 것이다.
종래의 방법에 있어서의 추가의 그러나 유사한 문제는, 모든 실제의 증폭기들이 메모리를 갖는다는 것이다. 이것은 증폭기의 지연을 보정한 후에, 출력 신호 가 입력 신호와 동시에 제로를 결코 통과하지 않음을 의미한다. 입력 및 출력 신호측정들에서 어떠한 오류도 존재하지 않을지라도, 입력 또는 출력 신호들이 작게될 때라도 증폭기 메모리 효과들은 매우 큰 이득 계산 및 매우 작은 이득 계산이 행해지게 할 수도 있다. 또한, 일반적으로 말하여 디지털 전치왜곡 시스템에서 사용되는 어떠한 계산 기술이든, 특정의 구현에서 사용되는 계산 회로 또는 프로세서의 유한한 신호 양자화 및 유한한 계산 능력들에 기인하여 정확성에 본질적인 한계들이 있다. 이상적으로는, 이들 에러들은, 필요한 정도의 전치왜곡을 제공하는 능력이 보존된다면 신호에 가능한 한 적게 영향을 미칠 것이다.
따라서, 종래 기술의 위에 기술한 문제들을 회피하는 디지털 전치왜곡 시스템 및 방법에 대한 필요성이 존재한다.
제 1 면에서, 본 발명은 동상 성분 및 직교 성분을 갖는 직교 좌표의 디지털 신호를 수신하는 입력을 포함하는 디지털 전치왜곡 회로를 제공한다. 제 1 신호 경로는 상기 입력에 결합되고, 동상 및 직교상 전치왜곡 보정 가산 회로들을 포함한다. 제 1 신호 경로는 상기 입력을 상기 전치왜곡 보정 가산 회로들에 직교 좌표로 제공한다. 제 2 신호 경로는 상기 제 1 신호 경로에 병렬로 상기 입력과 상기 전치왜곡 보정 가산 회로들에 결합된다. 제 2 신호 경로는 상기 동상 및 직교상 입력 신호를 크기 및 위상 성분들로 변환하는 직교-극 좌표 변환 회로 및 상기 입력 신호의 상기 크기를 수신하는 입력과 전치왜곡 보정 신호를 출력하는 전치왜곡 보정 회로를 포함한다. 상기 제 2 신호 경로는 상기 전치왜곡 보정 신호에 대응하는 동상 및 직교상 전치왜곡 보정값들을 상기 제 1 신호 경로 내 상기 전치왜곡 보정 가산 회로들에 제공한다. 상기 전치왜곡 보정 가산 회로들은 상기 보정값들을 상기 입력 신호에 가산하여, 전치왜곡된 동상 및 직교상 신호들을 출력한다.
바람직한 실시예에서, 상기 전치왜곡 보정 회로는 크기 보정 성분과 제 1 위상 보정 성분을 갖는 극 좌표 전치왜곡 보정 신호를 출력하는 룩업 테이블을 포함한다. 상기 제 2 신호 경로는 상기 입력 신호의 상기 위상 성분과 상기 제 1 위상 보정 성분을 결합하여 조정된 위상 보정 성분을 제공하는 위상 보정 회로 및 상기 크기 보정 성분 및 조정된 위상 보정 성분을 수신하여 동상 및 직교상 전치왜곡 보정값들을 출력하는 극-직교 좌표 변환 회로를 더 포함한다. 위상 보정 회로는 바람직하게는 입력 신호의 위상 성분과 제 1 위상 보정 성분을 가산하는 가산 회로를 포함한다. 제 1 신호 경로는 바람직하게는 입력과 전치왜곡 보정 가산 회로들 사이에 결합된 동상 및 직교상 지연 회로들을 또한 포함한다. 직교-극 좌표 변환 회로 및 극-직교 좌표 변환 회로는 바람직하게는 CORDIC(COordinate Rotation Digital Computer) 회로를 포함할 수 있다. 디지털 전치왜곡 회로는 병렬로 제 1 및 제 2 신호 경로들에 결합된 제 3 신호 경로를 또한 포함할 수 있다. 제 3 신호 경로는 룩업 테이블에 대한 갱신들을 계산하기 위한 전치왜곡 보정 계산 회로를 포함한다. 전치왜곡 보정 계산 회로는 입력, 전치왜곡 보정 룩업 테이블 및 직교-즉 좌표 변환 회로의 출력에 결합된다. 제 3 신호 경로는 또한 바람직하게는 입력과 전치왜곡 보정 계산 회로간에 결합된 동상 및 직교상 지연 회로들 및 직교-극 좌표 변환 회로의 출력과 전치왜곡 보정 계산 회로간에 결합된 크기 및 위상 신호 지연 회로들을 포함한다.
또 다른 면에 따라서, 본 발명은 직교 좌표들의 디지털 입력 통신 신호를 수신하는 입력을 포함하는 선형화된 전력 증폭기 시스템을 제공한다. 주 전치왜곡 신호 경로는 상기 입력에 결합된 것이며, 직교 좌표들의 전치왜곡된 신호를 제공하는 직교 좌표 전치왜곡 회로를 포함한다. 병렬 전치왜곡 신호 경로는 상기 입력에 결합되고, 상기 입력 신호를 크기 및 위상 성분으로 변환하는 직교-극 좌표 변환 회로를 포함한다. 전치왜곡 보정 회로는 상기 직교-극 좌표 변환 회로에 결합되어 상기 크기 성분에 응하여 극 좌표의 전치왜곡 보정을 출력한다. 위상 조정기는 상기 입력 신호의 상기 위상 성분을 수신하여 상기 전치왜곡 보정의 상기 위상 성분을 조정하며, 극-직교 변환 회로는 극 좌표의 상기 조정된 전치왜곡 보정을 수신하여 직교 좌표의 전치왜곡 보정을 상기 주 전치왜곡 신호 경로 내 상기 직교 좌표 전치왜곡회로에 출력한다. 디지털-아날로그 변환기 회로는 상기 주 전치왜곡 신호 경로에 결합된 것으로서, 상기 전치왜곡된 신호를 수신하여 전치왜곡된 아날로그 신호를 출력한다. 변조기는 상기 전치왜곡된 아날로그 신호를 수신하여 대응하는 RF 신호를 제공한다. 전력 증폭기는 상기 RF 신호를 수신하고 증폭하여 RF 출력 신호를 제공한다.
선형화 전력 증폭기 시스템의 바람직한 실시예에서, 상기 전치왜곡 보정 회로는 크기 및 위상 전치왜곡 보정값들을 저장하는 룩업 테이블을 포함한다. 상기 직교 좌표 전치왜곡 회로는 바람직하게, 각각의 동상 및 직교상 전치왜곡 보정값들을 상기 입력 신호에 가산하기 위한 동상 가산 회로 및 직교상 가산 회로를 포함한다. 선형화 전력 증폭기 회로는 상기 RF 출력 신호를 샘플링하는 출력 샘플링 결합기, 상기 출력 샘플링 결합기에 결합되어 다운 변환된 샘플된 출력 신호를 제공하는 복조기, 상기 복조기에 결합되어 디지털 샘플된 출력 신호를 제공하는 아날로그-디지털 변환기를 포함한다. 전치왜곡 보정 계산기는 상기 입력 및 상기 아날로그-디지털 변환기에 결합되어 새로운 전치왜곡 보정값들을 계산하여 이들을 상기 룩업 테이블에 기입한다. 지연 회로는 상기 입력과 상기 전치왜곡 보정 계산기 간에 제공된다. 상기 전치왜곡 보정 계산기는 바람직하게, 상기 디지털 샘플된 출력 신호와 상기 지연된 입력 신호간의 차이를 결정하여 동상 및 직교상 에러 신호들을 제공하는 감산회로를 포함한다. 제 2 직교-극 좌표 변환 회로는 상기 감산회로에 결합되어 상기 동상 및 직교상 에러 신호들을 크기 및 위상 에러 신호들로 변환한다. 상기 전치왜곡 보정 계산기는 상기 병렬 전치왜곡 신호 경로 내 상기 직교-극 좌표 변환 회로에 결합되어, 상기 입력 신호의 상기 위상 성분을 사용하여 상기 위상 에러 신호들의 위상을 조정한다. 제 2 극-직교 좌표 변환 회로는 상기 크기 에러 신호 및 조정된 위상 에러 신호들을 수신하여 순시 동상 및 직교상 보정값들로 변환한다. 인덱싱 및 평균화 회로는 상기 순시 동상 및 직교상 보정값들을 상기 입력 신호의 크기에 인덱싱하여 복수의 상기 인덱싱된 동상 및 직교상 보정값들을 평균하기 위해 사용될 수 있다. 제 3 직교-극 좌표 변환 회로는 상기 인덱싱 및 평균화 회로에 결합되어 갱신된 크기 및 위상 전치왜곡 보정값들을 상기 룩업 테이블에 출력한다.
또 다른 면에 따라서, 본 발명은 디지털 입력 통신 신호를 선형화하는 방법을 제공한다. 상기 방법은 직교 좌표들의 디지털 입력 통신 신호를 수신하는 단계; 상기 입력된 통신 신호를 병렬 제 1 및 제 2 신호 경로들로 분할하는 단계; 상기 제 2 신호 경로 내 상기 입력된 통신 신호를 직교 좌표에서 크기 및 위상 성분을 포함하는 극 좌표로 변환하는 단계를 포함한다. 상기 방법은 또한 극 좌표 전치왜곡 보정을 상기 입력 신호의 상기 크기 성분을 사용하여 결정하는 단계를 포함한다. 상기 극 좌표들 전치왜곡 보정은 직교 좌표들 전치왜곡 보정으로 변환되고, 상기 직교 좌표들 전치왜곡 보정은 상기 제 1 신호 경로에 제공된다. 상기 제 1 신호 경로에서 상기 입력 신호는 상기 직교 좌표들 전치왜곡 보정을 사용하여 전치왜곡된다.
본 발명은 디지털 입력 통신 신호를 선형화하는 방법의 바람직한 실시예에서, 상기 입력 신호를 전치왜곡하는 상기 단계는 상기 직교 좌표들 전치왜곡 보정을 상기 입력 신호에 가산하는 단계를 포함한다. 구체적으로, 입력 신호 및 전치왜곡 보정의 동상 및 직교 성분들은 개별적으로 함께 더해진다. 상기 방법은 또한, 입력 신호의 위상 성분을 사용하여 상기 극 좌표들 전치왜곡 보정의 상기 위상 성분의 위상을 조정하는 단계를 한다. 구체적으로, 상기 위상 성분의 위상을 조정하는 상기 단계는 상기 입력 신호의 상기 위상 성분을 상기 극 좌표 전치왜곡 보정의 상기 위상 성분에 가산하는 단계를 포함한다. 상기 방법은 또한, 상기 입력 신호를 제 3 병렬 신호 경로에 분할하고 보정값 갱신들을 상기 제 3 신호 경로 상의 입력 신호를 사용하여 계산하는 단계를 포함한다. 상기 제 2 신호 경로 내 상기 입력된 통신 신호를 직교 좌표들로부터 극 좌표들로 변환하는 상기 단계는 바람직하게 CORDIC 알고리즘을 사용하는 단계를 포함한다. 유사하게, 상기 극 좌표들 전치왜곡 보정을 직교 좌표들 전치왜곡 보정으로 변환하는 단계는 바람직하게 상기 CORDIC 알고리즘을 사용하는 것을 포함한다. 극 좌표 전치왜곡 보정을 상기 입력 신호의 상기 크기 성분을 사용하여 결정하는 단계는 상기 입력 신호의 상기 크기 성분을 어드레스로서 사용하여 룩업 테이블로부터 전치왜곡 보정값을 액세스하는 단계를 포함할 수 있다.
본 발명의 다른 특징들 및 면들은 본 발명의 다음의 상세한 설명의 검토함으로써 알게 될 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 디지털 전치왜곡 시스템의 블록도.
도 2는 디지털로 샘플된 피드백 경로를 포함하는 RF 출력 증폭기로의 디지털 입력의 블록도.
도 3은 도 1의 실시예에 관련하여 사용된 전치왜곡 보정 계산기의 블록도.
도 1은 바람직한 실시예에 따른 본 발명의 디지털 전치왜곡 시스템의 블록도이다. 본 발명의 디지털 전치왜곡 시스템은 후속되는 전송 경로에서의 비선형성들을 보정하기 위해서 디지털 입력 신호(100)을 수신하여 전치왜곡시킨다. 그 후, 전치왜곡된 신호(121)는 출력으로서 제공된다. 선형화 전력 증폭기의 일부로서의 디지털 전치왜곡 시스템의 구체적인 실시예를 도 2에 관련하여 이하 기술한다.
도 1에 도시된 바와 같이, 입력 신호(100)는 3개의 병렬 신호 경로들에 결합된다. 제 1 신호 경로는 지연만을 제공하는 입력(100)으로부터 출력(121)으로 직행한다. 입력 신호는 통상적으로 동상 및 직교상(I, Q) 신호로서, 즉 직교 좌표 형태로 제공될 것이며, 전체 제 1 신호 경로는 이러한 직교 좌표들에 있다. 이 경로의 지연 회로들(103)은 전치왜곡 보정 회로(118)에서 부가될 전치왜곡의 량을 결정하는데 필요한 계산 시간을 보상한다. 이 제 1 신호 경로는 전치왜곡 계산 회로, 좌표 변환 회로, 또는 그 외 계산 에러들에 기인하여 신호에 에러들을 야기시킬 수도 있을 다른 회로는 구비하지 않는다. 출력 신호(121)의 주요 성분은 전치왜곡 보정 회로(118)에서 전치왜곡 보정이 가해진 왜곡되지 않은 입력 신호(100)이다. 전치왜곡 보정 회로(118)는 동상 및 직교상 가산 회로들을 포함한다.(여기서 사용되는, "가산(addition)"은 보정의 부호가 단순히 반대로 될 수도 있으므로 감산도 포함한다.) 입력 신호에 더해지는 전치왜곡 보정값들은 통상적으로 비교적 작을 것이기 때문에, 이러한 보정값들을 계산함에 있어 어떤 에러들의 영향도 최소가 될 것이다.
제 2 신호 경로는 소스 입력 신호에 더해지는 전치왜곡 보정을 결정한다. 제 2 신호 경로는 먼저, 직교 좌표들로부터의 입력 신호를 직교-극 좌표 변환기 회로(106)를 사용하여 극 좌표로 변환한다. 도 1, 도 2, 도 3에 도시한 본 발명은 직교 좌표를 극 좌표로 또는 극 좌표를 직교 좌표로 신호 좌표들을 변환하기 위한 몇 개의 계산블록들(106, 115, 309, 315, 324, 406, 509, 515, 533, 536)을 포함한다. 이들 블록들 각각은 CORDIC(COordinate Rotation Digital Computer) 알고리즘 의 사용을 나타낸다. CORDIC 알고리즘은 좌표 변환을 위한 매우 효율적인 계산방법으로서 당업자들에 공지되어 있다. 이것은 특히 복소수 곱셈 연산을 위한 하드웨어가 사용불가일 때 그러하다. CORDIC 알고리즘의 사용은 특히 본 발명이 FPGA(Field Programmable Gate Array)로 또는 ASCI(Application Specific Integrated Circuit)으로 구현된다면 이점이 있다. 그러나, 본 발명은 이들 도면들에 도시된 위치들의 일부 또는 모든 곳(106, 115, 309, 315, 324, 406, 509, 515, 533, 536)에서 다른 좌표 변환방법들을 사용하여 기능할 것이다. 좌표 변환기(106)의 출력은 극 좌표들로 전치왜곡 보정값들을 생성하기 위해 전치왜곡 보정 회로에 의해 사용되는 크기 성분과, 보정값들의 위상 일치를 위해 사용되는 위상 성분을 포함한다. 바람직하게, 전치왜곡 보정 회로는 룩업 테이블(LUP)(109)로서 구현되나, 전치왜곡 보정 회로의 다른 구현들도 사용될 수도 있다. 구체적으로, 직교-극 좌표 변환기(106)의 출력은 크기 신호(Ms) 및 위상신호(θs)이다. 직교-극 좌표 변환기(106)의 크기 출력(Ms)은 고정된 스텝들로 양자화된다. 이들 고정된 스텝 Ms 값들은 극 좌표들의 가산 전치왜곡 보정값들의 전치왜곡 보정 룩업 테이블(109)의 메모리 위치 인덱스를 어드레스하는데 사용된다. 이어서, 룩업 테이블 위상 성분(φc)이 가산 회로(112)에서 입력 신호의 위상 성분(θs)에 더해진다. 112에서 이러한 위상 가산은 복소 전치왜곡 값의 위상을, 소스 입력 신호와 적합하게 일치되어 조정된 위상 보정값(θc)로 회전시킨다. 그때, 위상 보정된 순시 극 전치왜곡 보정값(Mc, θc)는 극-직교 좌표 변환기(115)에서 직교 좌표들로 변환된다. 직교 좌표(동상 및 직교상) 전치왜곡 보정값들(Ic, Qc)은 전치왜곡 보정 회로(118)에서 소스 입력 신호에 가산된다. 전치왜곡된 직교 좌표 신호가, 전치왜곡 선형화를 요하는 전송 경로에 출력(121)된다.
룩업 테이블(109)의 적응형 갱신들을 위해 제 3 신호 경로가 사용된다. 구체적으로, I 및 Q 지연 회로들(124)을 사용하여 신호 지연을 적용한 후에 LUT 전치왜곡 보정 계산기(130)로 제 3 신호 경로를 따라 입력(100)이 제공된다. 지연 회로들(124)은 직통 경로 지연 회로들(103), 전치왜곡 가산 회로들(118), 및 신호 증폭 및 피드백 경로들(도 2에 도시됨)의 것과 일치되어야 한다. 소스 입력 신호는 극 좌표(139)들로 LUT 계산기(130)에도 또한 제공된다. 지연 회로(136)는 극 좌표 신호(139)의 도착 시간을 전치왜곡 보정 계산기(130)에의 입력들에의 직교 좌표신호(127)의 도착 시간에 맞춘다. 전치왜곡 보정 계산기는 이전 룩업 테이블 값들(109), 입력 신호(127, 139), 및 증폭기(133; 도 2)로부터의 피드백에 기초하여 새로운 룩업 테이블 값들(142)을 계산한다. 도 2에 도시한 전력 증폭기로부터의 적응형 피드백 경로를 논한 후에, 전치왜곡 보정 계산기(130)의 동작을 도 3에 관련하여 이하 상세히 기술한다.
도 2는 도 1의 전치왜곡 시스템에 의해 제공된 전치왜곡된 디지털 입력 신호(121)를 수신하는 전력 증폭기의 개략적인 블록도이다. 전력 증폭기는 도 1의 전치왜곡 시스템에 의해 보정되는 입력 신호를 증폭함에 있어 비선형들을 유발시킬 것이다. 도 1의 디지털 전치왜곡 시스템 및 도 2의 전력 증폭기와의 조합은 디지털 입력 및 아날로그 RF 출력을 갖는 선형화된 전력 증폭기 시스템을 포함한다.
도 2를 참조하면, 도 1의 전치왜곡 시스템에 의해 제공되는 전치왜곡된 신호 (121)는 통상의 디지털-아날로그 변환기들(203)에 의해 디지털로부터 기저대로 변환되고, 통상의 변조기 회로(206)를 사용하여 RF로 변조된다. 이어서, RF 신호는 전력 증폭기(209)에 의해 증폭되고 시스템으로부터 출력(215)된다. 신호 출력(215)에 앞서, 증폭된 신호는 샘플링 결합기(212)를 통해 피드백 경로로 결합된다. 샘플된 출력은 시스템 이득을 제거하기 위해 감쇄기 회로(218)에 의해 감쇄되는 것이 바람직하고, 이어서 복조기(221)에 의해 기저대로 복조된다. 복조된 신호는 LUT 계산기(130)에서 처리를 위해(도 1) 아날로그-디지털 변환기들(224)에 의해 샘플링된다. 데이터 클록(230)은 입력 신호 데이터 레이트에서 입력 신호를 기저대로 변환한다. (도 1의 모든 회로는 이 데이터 클록 레이트로 동작하는 것이 바람직하다). 이 클럭 레이트는 가산된 전치왜곡 신호의 대역폭에 대한 나이키스트 요건을 충족시키기에 충분히 고속이어야 한다(도 1에서 118). 이 대역폭은 통상적으로, 디지털-아날로그 변환 회로(203), 변조회로(206) 및 RF 전력 증폭기(209)의 비선형 특성들에 따라 입력 신호(100) 대역폭의 4 내지 7배일 것이다. 증폭기 피드백(133) 데이터 레이트는 D/A 변환 코스트를 감소시키고 샘플링 선형성을 향상시키기 위해 입력 신호보다는 느린 레이트로 동작되는 것이 바람직하다. 클럭 레이트 다운 변환기(233)는 신호 레이트를 'D' 배로 감소시킨다. 기저대-RF 변조기(206) 및 RF-기저대 복조기(221) 모두가 공통의 국부 발진기(227)로부터 동작하는 것이 바람직하다. 이것은 전치왜곡 룩업 테이블 계산들을 잘못되게 하는 것으로부터 국부 발진기(227)의 위상 및 주파수 드리프트를 제거한다. 당업자들은 다른 변조, 복고, 및 샘플링 방법들이 유사한 결과를 달성하는데 사용될 수 있음을 알 것이다.
도 3은 전치왜곡 보정 계산기(130)의 바람직한 구현의 블록도이다. 먼저 전치왜곡이 시작할 때, 모든 룩업 테이블(109) 엔트리들은 제로 크기 및 제로 위상 전치왜곡 값들로 채워지는 것이 바람직하다. 그러므로, 먼저 전치왜곡이 시작할 때, 출력 전치왜곡 조합(118) 동안에는 입력 신호에 어떠한 보정도 적용되지 않는다. 먼저 소스 신호(127)를 취하고 증폭기 피드백 신호(133)와 동일한 데이터 레이트로 다운 샘플링을 행함으로써 룩업 테이블 갱신들이 계산된다. 이러한 다운 샘플링은 소스 신호에 대한 직교(127) 버전 및 극(139) 버전 둘 다에 대해서 통상의 다운 샘플링 회로들(303)에 의해 수행된다. 일단 소스 및 증폭기 피드백 샘플 레이트들이 일치하게 되면, 극좌표들에서 소스 신호(127)와 피드백 신호(133)간의 차이가 가산 회로들(306)에서 취해진다. 결과적인 차이는 직교-극 좌표 변환기(309)를 사용하여 직교 좌표들에서 극 좌표들로 변환된다. 이러한 변환에 이어서 가산 회로들(312)에서, 소스 입력 신호(139)의 순시 위상을 감산한다. 이러한 위상 조정은 위상 보정값들을 공통의 기준, 예를 들면 제로 위상으로 정규화한다. 312에서 제거된 소스 신호 순시 위상에 의해, 차 신호들은 다시 극-직교 좌표 변환기(315)에 의해 직교 좌표로 변환된다. (이러한 변환은 이하 기술되는 바와 같이 복수의 보정값들의 평균하는 것을 용이하게 하기 위해 사용되나, 일부 구현들에서는 없어도 된다. 이러한 대안적 구현에서, 좌표 변환기(324)는 불필요할 것이다.) 직교 좌표 차 신호들은 소스 신호(139)의 다운 샘플된 크기(Ms)에 인덱스되고, 인덱스된 값들은 인덱싱 및 평균화 회로(318)에 의해 평균된다. 이러한 인덱싱 및 평균화 연산은 동일한 또는 근사하게 동일한 소스 크기들 Ms(139)을 갖는 보정값들을 함께 평균한다. 일반 적으로, 증분적으로 증가하는 소스 크기 범위들 내에서의 보정들은 필요한 룩업 테이블 값들의 수를 줄이기 위해 함께 평균될 것이다. 인덱싱 및 평균화가 수행됨으로써, I, Q 가산 회로들(321)에 메모리(327)에 저장이 되어 있는 이전의 룩업 테이블 값들에 룩업 테이블 갱신들이 가산된다. 메모리(327)는 룩업 테이블(109)과 동일한 데이터를 보존하는데, 직교 좌표로 보존한다. 도 1의 룩업 테이블(109)의 초기 엔트리들에서와 같이, 메모리(327) 내 이들 메모리 값들은 초기에는 제로 값이다. 321에서 가산 후에, 새로운 룩업 테이블 전치왜곡 보정값들은 메모리(327)에 직교 좌표로 저장되고, 직교-극 좌표 변환기(324)에 의해 극 좌표들로 변환된다. 갱신된 극 좌표 전치왜곡 보정값들은 도 1에 도시한 룩업 테이블(109)에 기입된다. 룩업 테이블의 초기 제로값의 엔트리들이 일단 대체되었으면, 룩업 테이블 갱신들은 시스템 수행 변화들을 처리하기 위해서 때때로 수행되는 것만이 필요하다.
이상으로부터, 본 발명의 전치왜곡 시스템 및 방법은 다수의 바람직한 특징들 및 이점들을 제공함을 알 것이다. 본 발명의 방법은 병렬 신호 경로에서 모든 이러한 계산들을 수행함으로써 입력 신호 자체에 대해 전치왜곡 계산들, 좌표 변환들, 또는 그 외 입력 신호를 전치왜곡하는데 필요한 계산들 또는 조작들에서의 오류들의 영향을 최소화한다. 또한, 본 발명의 방법은 증폭기 출력 및 전치왜곡 입력 신호 차이들(비들이 아닌)에 기초해서 순시 전치왜곡 보정들을 계산한다. 출력 및 입력 신호 진폭들의 제로까지의 상대적 거리는 무관계하다. 출력 신호와 입력 신호간의 상대적 거리만이 중요하다. 이것은 전치왜곡기 수행에 대한 측정 오류 및 증폭기 메모리의 영향을 크게 감소시킨다. 본 발명은 또한 복소 신호값들을 직교에서 극 좌표로 및 극 좌표에서 직교 좌표로 변환하기 위한 CORDIC(COordinate Rotation Digital Computer) 알고리즘을 이용할 수도 있다. 이 알고리즘은 2진 컴퓨터들에서는 계산적으로 매우 효율적이다. 알고리즘은 계산속도, 정확성, 및 사용가능한 디지털 회로 및 메모리에 맞게 작성될 수 있다. 적합하게 구성되었을 때, CORDIC 알고리즘은 시프트 및 가산 연산들에만 의존하여, 곱셈 연산들을 위한 모든 필요성을 제거할 수 있다. 그러므로, 과도한 회로 복잡성이 회피될 수 있다. 본 발명의 추가의 특징들 및 이점들은 당업자들이 알 것이다.
위의 상세한 구현의 각종의 수정들이 사용될 수 있음을 당업자들은 알 것이다. 따라서, 구체적으로 예시한 실시예는 제한을 의미하는 것이 아니고, 본 발명은 상세히 기술하기에는 너무 많아 구체적인 구현들 전부를 다 커버할 수 없다.

Claims (30)

  1. 디지털 전치왜곡 회로에 있어서,
    동상 성분(in-phase component) 및 직교 성분을 갖는 직교 좌표들의 디지털 신호를 수신하는 입력;
    상기 입력에 결합되고, 동상 및 직교상 전치왜곡 보정 가산 회로들을 포함하는 제 1 신호 경로로서, 상기 입력 신호를 상기 전치왜곡 보정 가산 회로들에 직교 좌표들로 제공하는, 상기 제 1 신호 경로; 및
    상기 제 1 신호 경로에 병렬로 결합되고, 상기 입력과 상기 전치왜곡 보정 가산 회로들에 결합된 제 2 신호 경로로서, 상기 동상 및 직교상 입력 신호를 크기 및 위상 성분들로 변환하는 직교-극 좌표 변환 회로(rectangular to polar coordiante conversion circuit) 및 상기 입력 신호의 크기를 수신하는 입력을 갖고 전치왜곡 보정 신호를 출력하는 전치왜곡 보정 회로를 포함하는, 상기 제 2 신호 경로를 포함하며,
    상기 제 2 신호 경로는 상기 전치왜곡 보정 신호에 대응하는 동상 및 직교상 전치왜곡 보정값들을 상기 제 1 신호 경로 내 상기 전치왜곡 보정 가산 회로들에 제공하고, 상기 전치왜곡 보정 가산 회로들은 상기 보정값들을 상기 입력 신호에 가산하여 전치왜곡된 동상 및 직교상 신호들을 출력하는, 디지털 전치왜곡 회로.
  2. 제 1 항에 있어서,
    상기 전치왜곡 보정 회로는 크기 보정 성분과 제 1 위상 보정 성분을 갖는 극 좌표 전치왜곡 보정 신호를 출력하는 룩업 테이블을 포함하고, 상기 제 2 신호 경로는 상기 입력 신호의 상기 위상 성분과 상기 제 1 위상 보정 성분을 결합하여 조정된 위상 보정 성분을 제공하는 위상 보정 회로, 및 상기 크기 보정 성분 및 조정된 위상 보정 성분을 수신하여 동상 및 직교상 전치왜곡 보정값들을 출력하는 극-직교 좌표 변환 회로를 더 포함하는, 디지털 전치왜곡 회로.
  3. 제 1 항에 있어서,
    상기 제 1 신호 경로는 상기 입력과 상기 전치왜곡 보정 가산 회로들 사이에 결합된 동상 및 직교상 지연 회로들을 더 포함하는, 디지털 전치왜곡 회로.
  4. 제 1 항에 있어서,
    상기 직교-극 좌표 변환 회로는 CORDIC 회로를 포함하는, 디지털 전치왜곡 회로.
  5. 제 2 항에 있어서,
    상기 극-직교 좌표 변환 회로는 CORDIC 회로를 포함하는, 디지털 전치왜곡 회로.
  6. 제 2 항에 있어서,
    상기 제 1 및 제 2 신호 경로들에 병렬로 결합되고, 상기 입력 및 상기 전치왜곡 보정 룩업 테이블에 결합된 제 3 신호 경로를 더 포함하고, 상기 제 3 신호 경로는 상기 룩업 테이블에 대한 갱신들을 계산하기 위한 전치왜곡 보정 계산 회로를 포함하는, 디지털 전치왜곡 회로.
  7. 제 6 항에 있어서,
    상기 전치왜곡 보정 계산 회로는 상기 직교-극 좌표 변환 회로의 출력에 결합된, 디지털 전치왜곡 회로.
  8. 제 6 항에 있어서,
    상기 제 3 신호 경로는 상기 입력과 상기 전치왜곡 보정 계산 회로들 사이에 결합된 동상 및 직교상 지연 회로들을 더 포함하는, 디지털 전치왜곡 회로.
  9. 제 7 항에 있어서,
    상기 제 3 신호 경로는 상기 직교-극 좌표 변환 회로의 출력과 상기 전치왜곡 보정 계산 회로간 결합된 크기 및 위상 신호 지연 회로들을 더 포함하는, 디지털 전치왜곡 회로.
  10. 제 2 항에 있어서,
    상기 위상 보정 회로는 상기 입력 신호의 상기 위상 성분과 상기 제 1 위상 보정 성분을 가산하는 가산 회로를 포함하는, 디지털 전치왜곡 회로.
  11. 선형화된 전력 증폭기 시스템에 있어서,
    직교 좌표들의 디지털 입력 통신 신호를 수신하는 입력;
    상기 입력에 결합되고, 직교 좌표 전치왜곡 회로를 포함하는 주 전치왜곡 신호 경로로서, 상기 직교 좌표 전치왜곡 회로는 직교 좌표들의 전치왜곡된 신호를 제공하는 상기 주 전치왜곡 신호 경로;
    상기 입력 신호를 크기 및 위상 성분으로 변환하는 직교-극 좌표 변환 회로, 상기 직교-극 좌표 변환 회로에 결합되고 상기 크기 성분에 응답하여 극 좌표들의 전치왜곡 보정을 출력하는 전치왜곡 보정 회로, 상기 입력 신호의 상기 위상 성분을 수신하여 상기 전치왜곡 보정의 상기 위상 성분을 조정하는 위상 조정기, 및 극 좌표들의 상기 조정된 전치왜곡 보정을 수신하여 직교 좌표들의 전치왜곡 보정을 상기 주 전치왜곡 신호 경로 내 상기 직교 좌표 전치왜곡 회로에 출력하는 극-직교 변환 회로를 포함하고 상기 입력에 결합되는, 병렬 전치왜곡 신호 경로;
    상기 주 전치왜곡 신호 경로에 결합되고, 상기 전치왜곡된 신호를 수신하여 전치왜곡된 아날로그 신호를 출력하는 디지털-아날로그 변환기 회로;
    상기 전치왜곡된 아날로그 신호를 수신하여 대응하는 RF 신호를 제공하는 변조기; 및
    상기 RF 신호를 수신하고 증폭하여 RF 출력 신호를 제공하는 전력 증폭기를 포함하는, 선형화 전력 증폭기 시스템.
  12. 제 11 항에 있어서,
    상기 전치왜곡 보정 회로는 크기 및 위상 전치왜곡 보정값들을 저장하는 룩업 테이블을 포함하는, 선형화 전력 증폭기 시스템.
  13. 제 11 항에 있어서,
    상기 직교 좌표 전치왜곡 회로는 동상 및 직교상 전치왜곡 보정값들을 상기 입력 신호에 각각 가산하기 위한 동상 가산 회로 및 직교상 가산 회로를 포함하는, 선형화 전력 증폭기 시스템.
  14. 제 12 항에 있어서,
    상기 RF 출력 신호를 샘플링하는 출력 샘플링 결합기, 상기 출력 샘플링 결합기에 결합되어 다운 변환된 샘플된 출력 신호를 제공하는 복조기, 상기 복조기에 결합되어 디지털 샘플된 출력 신호를 제공하는 아날로그-디지털 변환기, 및 상기 입력 및 상기 아날로그-디지털 변환기에 결합되고, 새로운 전치왜곡 보정값들을 계산하여 이들을 상기 룩업 테이블에 기입하는 전치왜곡 보정 계산기를 더 포함하는, 선형화 전력 증폭기 시스템.
  15. 제 14 항에 있어서,
    상기 입력과 상기 전치왜곡 보정 계산기 사이에 결합된 지연 회로를 더 포함 하는, 선형화 전력 증폭기 시스템.
  16. 제 15 항에 있어서,
    상기 전치왜곡 보정 계산기는 상기 디지털 샘플된 출력 신호와 상기 지연된 입력 신호간 차이를 결정하여 동상 및 직교상 에러 신호들을 제공하는 감산회로를 포함하는, 선형화 전력 증폭기 시스템.
  17. 제 16 항에 있어서,
    상기 전치왜곡 보정 계산기는, 상기 감산회로에 결합되고 상기 동상 및 직교상 에러 신호들을 크기 및 위상 에러 신호들로 변환하는 제 2 직교-극 좌표 변환 회로를 더 포함하는, 선형화 전력 증폭기 시스템.
  18. 제 17 항에 있어서,
    상기 전치왜곡 보정 계산기는 상기 병렬 전치왜곡 신호 경로 내 상기 직교-극 좌표 변환 회로에 결합되고, 상기 입력 신호의 상기 위상 성분을 사용하여 상기 위상 에러 신호들의 위상을 조정하는, 선형화 전력 증폭기 시스템.
  19. 제 18 항에 있어서,
    상기 전치왜곡 보정 계산기는 상기 크기 에러 신호 및 조정된 위상 에러 신호들을 수신하여 순시(instantaneous) 동상 및 직교상 보정값들로 변환하는 제 2 극-직교 좌표 변환 회로를 더 포함하는, 선형화 전력 증폭기 시스템.
  20. 제 19 항에 있어서,
    상기 전치왜곡 보정 계산기는 상기 순시 동상 및 직교상 보정값들을 상기 입력 신호의 크기로 인덱싱하여 복수의 상기 인덱싱된 동상 및 직교상 보정값들을 평균하는 인덱싱 및 평균화 회로를 더 포함하는, 선형화 전력 증폭기 시스템.
  21. 제 20 항에 있어서,
    상기 전치왜곡 보정 계산기는 상기 인덱싱 및 평균화 회로에 결합되고, 갱신된 크기 및 위상 전치왜곡 보정값들을 상기 룩업 테이블에 출력하는 제 3 직교-극 좌표 변환 회로를 더 포함하는, 선형화 전력 증폭기 시스템.
  22. 디지털 입력 통신 신호를 선형화하는 방법에 있어서,
    직교 좌표들의 디지털 입력 통신 신호를 수신하는 단계;
    상기 입력 통신 신호를 병렬 제 1 및 제 2 신호 경로들로 분할하는 단계;
    상기 제 2 신호 경로 내 상기 입력 통신 신호를 직교 좌표들로부터 크기 및 위상 성분을 포함하는 극 좌표들로 변환하는 단계;
    상기 입력 신호의 상기 크기 성분을 사용하여 극 좌표들 전치왜곡 보정을 결정하는 단계;
    상기 극 좌표들 전치왜곡 보정을 직교 좌표들 전치왜곡 보정으로 변환하는 단계;
    상기 직교 좌표들 전치왜곡 보정을 상기 제 1 신호 경로에 제공하는 단계; 및
    상기 직교 좌표들 전치왜곡 보정을 사용하여 상기 제 1 신호 경로에서 상기 입력 신호를 전치왜곡하는 단계를 포함하는, 디지털 입력 통신 신호 선형화 방법.
  23. 제 22 항에 있어서,
    상기 입력 신호를 전치왜곡하는 단계는 상기 직교 좌표들 전치왜곡 보정을 상기 입력 신호에 가산하는 단계를 포함하는, 디지털 입력 통신 신호 선형화 방법.
  24. 제 23 항에 있어서,
    상기 입력 신호는 동상 및 직교 성분을 포함하며, 상기 직교 좌표들 전치왜곡 보정은 동상 및 직교 성분을 포함하며, 상기 가산단계는 상기 입력 신호 및 상기 직교 좌표들 전치왜곡 보정의 동상 및 직교 성분들을 개별적으로 가산하는 단계를 포함하는, 디지털 입력 통신 신호 선형화 방법.
  25. 제 22 항에 있어서,
    상기 극 좌표들 전치왜곡 보정은 크기 성분 및 위상 성분을 가지며, 상기 방법은 상기 입력 신호의 위상 성분을 사용하여 상기 극 좌표들 전치왜곡 보정의 상기 위상 성분의 위상을 조정하는 단계를 더 포함하는, 디지털 입력 통신 신호 선형 화 방법.
  26. 제 25 항에 있어서,
    상기 위상 성분의 위상을 조정하는 단계는 상기 입력 신호의 상기 위상 성분을 상기 극 좌표들 전치왜곡 보정의 위상 성분에 가산하는 단계를 포함하는, 디지털 입력 통신 신호 선형화 방법.
  27. 제 22 항에 있어서,
    상기 입력 신호를 제 3 병렬 신호 경로 상에 분할하고 상기 제 3 신호 경로 상의 입력 신호를 사용하여 보정값 갱신들을 계산하는 단계를 더 포함하는, 디지털 입력 통신 신호 선형화 방법.
  28. 제 22 항에 있어서,
    상기 제 2 신호 경로 내 상기 입력된 통신 신호를 직교 좌표들로부터 극 좌표들로 변환하는 단계는 CORDIC 알고리즘을 사용하는 단계를 포함하는, 디지털 입력 통신 신호 선형화 방법.
  29. 제 22 항에 있어서,
    상기 극 좌표들 전치왜곡 보정을 직교 좌표들 전치왜곡 보정으로 변환하는 단계는 상기 CORDIC 알고리즘을 사용하는 단계를 포함하는, 디지털 입력 통신 신호 선형화 방법.
  30. 제 22 항에 있어서,
    상기 입력 신호의 크기 성분을 사용하여 상기 극 좌표들 전치왜곡 보정을 결정하는 단계는 상기 입력 신호의 상기 크기 성분을 어드레스로서 사용하여 룩업 테이블로부터 전치왜곡 보정값을 액세스하는 단계를 포함하는, 디지털 입력 통신 신호 선형화 방법.
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