KR20160143556A

KR20160143556A - 적응형 디지털 전치 왜곡을 위한 디바이스 및 방법

Info

Publication number: KR20160143556A
Application number: KR1020160069275A
Authority: KR
Inventors: 토마스 마제사체르; 마르틴 마탈른; 피터 싱거흘
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2015-06-05
Filing date: 2016-06-03
Publication date: 2016-12-14
Also published as: CN106253860A; CN106253860B; KR101789924B1; US9484962B1; DE102016108864A1

Abstract

일 실시예는 전치 왜곡 유닛, 전력 증폭기 회로, 전력 증폭기 모델, 및 파라미터 추정 유닛을 포함하는 시스템에 관한 것이다. 전치 왜곡 유닛은 반복적인 방식으로 모델의 역을 직접 연산함으로써 모델 파라미터에 기초하여 입력 신호를 전치 왜곡하여 전치 왜곡 신호를 제공하도록 구성된다. 전력 증폭기 회로는 전치 왜곡 신호를 증폭하도록 구성된다. 전력 증폭기 모델은 전치 왜곡 신호 및 모델 파라미터에 기초하여 전력 증폭기 회로에 의해 전치 왜곡 신호의 증폭을 모델링하도록 구성된다. 전치 왜곡 신호 및 에러 신호에 기초하여, 파라미터 추정 유닛은 전치 왜곡 유닛 및 전력 증폭기 모델에 제공되는 모델 파라미터를 업데이트하도록 구성된다. 에러 신호는 전력 증폭기 회로로부터의 출력 신호와 전력 증폭기 모델로부터의 모델링된 출력 신호 간의 차이를 나타낸다.

Description

적응형 디지털 전치 왜곡을 위한 디바이스 및 방법{DEVICE AND METHOD FOR ADAPTIVE DIGITAL PRE-DISTORTION}

전력 증폭기 설계에서, 효율과 왜곡 사이에 트레이드 오프가 존재한다. "클래스 A" 조건 하에서 동작하는 증폭기는 적은 왜곡을 생성하지만 비효율적인 반면에, "클래스 C" 조건 하에서 동작하는 증폭기는 매우 효율적이지만 상당한 신호 왜곡을 초래한다. 예를 들어, "클래스 C" 전력 증폭기는 종종 비선형 방식으로 동작하며 이로 인해 전력 증폭기의 피크 출력 근처에서 동작하는 경우 전력 증폭기의 출력에서 입력 신호가 왜곡된다. 효율 및 왜곡 모두는 증폭기 설계에서 중요한 고려사항이지만, 고 전력 레벨에서는 효율의 중요성이 증가하고 있다. 이로 인해, 많은 현재의 송신기의 설계자들은 양호한 효율을 획득하기 위해 그 전력 증폭기에서 몇몇 비선형성을 수용하도록 선택한다.

비선형성 및 그 대응하는 왜곡을 제한하고자 하기 위해, 각종 선형화 기법이 통상적인 접근법으로 사용된다. 통상적인 선형화 기법은 광범위하게는 피드백, 피드포워드, 또는 전치 왜곡(pre-distortion)으로서 분류될 수 있다. 가장 나중에 언급한 기법인 전치 왜곡은, 전력 증폭기의 예상되는 비선형성을 예상하여 보상하도록 전력 증폭기 이전의 입력 신호를 의도적으로 왜곡시킨다. 이 기법에 따르면, 증폭기 동작과 반대의 방식으로 전치 왜곡 함수에 따라 입력 신호를 왜곡시킴으로써 선형화가 달성된다. 전치 왜곡 기법은 무선 주파수(RF), 중간 주파수(IF), 또는 베이스밴드에서 적용될 수 있다.

그러나 현재의 전치 왜곡 기법은 최적에는 미치지 못하고, 향상된 전치 왜곡 기능을 제공하는 전력 증폭기 시스템이 필요하다.

후술하는 상세한 설명 및 첨부 도면은 본 발명의 특정의 예시적인 측면 및 구현으로 상세하게 개시되어 있다. 이들은 본 발명의 원리가 채용될 수 있는 각종 방식 중 단지 일부를 나타낸다.
도 1은 몇몇 실시예에 따른 향상된 적응형 전치 왜곡을 갖는 송신 시스템을 도시하고,
도 2는 몇몇 실시예에 따른 I-Q 데이터를 사용하는 송신 시스템의 블록도를 도시하고,
도 3은 몇몇 실시예에 따른 전치 왜곡 유닛의 블록도를 도시하고,
도 4는 몇몇 실시예에 따른 플로우차트 포맷의 방법을 도시하고,
도 5는 몇몇 실시예에 따른 세그먼트 방식의 구간적 근사(a segment-wise piecewise approximation)를 사용하는 전치 왜곡 유닛의 블록도를 도시한다.

본 발명은 동일한 참조 부호가 동일한 부분을 나타내는 첨부 도면에 대해 기술될 것이다. 도면과 그 도면에 수반되는 설명은 예시적인 목적으로 제공되고, 특허청구범위의 범위를 어떠한 방식으로 제한하지 않는다.

본 개시 내용은 비선형 디바이스의 선형성을 향상시키도록 전치 왜곡을 사용하는 향상된 송신 시스템을 제공한다. 이러한 비선형 디바이스의 예들은 수신 기지국에서와 같은 전력 증폭기, 무선 트랜스듀서 내의 라인 드라이버, 광 섬유 통신 트랜시버에 대한 전기-광학 변환기, 전력 증폭기 테스트 및 특성화 설비를 포함할 수 있다.

도 1은 몇몇 실시예에 따른 향상된 적응형 전치 왜곡을 갖는 송신 시스템(100)의 예를 도시한다. 송신 시스템(100)은 복합 디지털 베이스밴드 신호와 같은 입력 신호 x(n)가 수신되는 시스템 입력(102)을 포함한다. 시스템(100)은 중간 주파수(IF) 또는 RF 신호와 같은 출력 신호 y'(t)가 제공되는 시스템 출력(104)을 또한 갖는다. 이상적으로, 출력 신호 y'(t)는 입력 신호 x(n)와 동일한 신호 특성을 갖지만 IF 또는 RF에서 증폭된 크기를 갖는다. 통상적인 출력 신호는 종종 비선형 방식으로 증폭되는 반면에(이 때문에 출력 신호는, 예를 들어, 포화로 인해 큰 신호 크기에서 바람직하지 않게 압축될 수 있음), 본 명세서에서 보다 상세하게 기술되는 바와 같이, 시스템(100)은 본 명세서에서 기술된 적응형 전치 왜곡 기법으로 인해 실질적으로 선형 증폭을 나타낼 수 있다. 따라서, 출력 신호의 크기가 시간 경과에 따라 비선형적인 방식으로 왜곡될 수 있는 통상적인 접근법에 비해, 시스템(100)은 출력 신호에 주입된 신호 왜곡의 양을 제한하고 이에 의해 시스템의 신호 품질을 향상시킨다.

이 동작을 달성하기 위해, 송신 시스템(100)은 전치 왜곡 유닛(106), 전력 증폭기 회로(108), 및 전력 증폭기 모델(110)을 포함하며, 전력 증폭기 모델(110)은 다항식 근사와 같은 수학적 모델을 이용하여 전력 증폭기 회로(108)에 의해 신호의 증폭을 모델링한다. 커플러(112)는 RF 출력 신호 y'(t)의 미소한 부분을 피드백 경로(114) 상으로 다시 우회시켜 베이스밴드 피드백 신호 y(n)를 생성하는 한편, 출력 신호의 거의 모든 전력은 출력(104) 및 송신(TX) 안테나로 계속해서 진행한다. 피드백 경로(114)는 커플러(112)로부터 전치 왜곡 유닛(106) 및 전력 증폭기 모델(110)로 다시 연장된다. 피드백 경로(114)는 비교기(116) 및 파라미터 추정 유닛(118)을 포함한다. 비교기(116)는 커플러(112)의 출력에 접속되는 제 1 비교기 입력, 전력 증폭기 모델(110)의 출력에 접속되는 제 2 비교기 입력 및 파라미터 추정 유닛(118)의 입력에 에러 신호 e(n)를 제공하는 비교기 출력을 갖는다.

이제 시스템(100)의 동작의 예가 기술된다. 제 1 시간 구간 동안, 입력 신호 x(n)는 전치 왜곡 유닛(106)의 입력에 제공되고, 전치 왜곡 유닛(106)은 모델 파라미터 h에 기초하여 입력 신호 x(n)를 전치 왜곡하여 전치 왜곡 유닛(106)의 출력에서 전치 왜곡 신호 z(n)를 제공한다. 통상적으로 디지털 신호인 이 전치 왜곡 신호 z(n)는 디지털-아날로그 변환기(DAC)에 의해 아날로그 신호로 변환되고 그 다음에 이 아날로그 신호의 주파수는 블록(120)의 업 변환 구성요소에 의해 업 변환된다. 전력 증폭기 회로(108)는 업 변환된 전치 왜곡 신호 z'(t)를 증폭하여 출력 신호 y(t)를 제공한다. 이상적으로, 출력 신호 y(t)는 입력 신호 x(n)의 선형적으로 증폭된(및 아날로그 업 변환된) 버전일 것이지만, 실제로 제 1 시간 구간 동안 출력 신호 y(t)는, 예를 들어, 신호 피크를 위한 압축 또는 포화(예를 들어, 언더슛(undershoot))와 같은 몇몇의 추가적인 비선형성을 나타낼 수 있다.

출력 신호 y(t)의 전력의 상당한 부분이 출력 신호 y'(t)에 의해 도시된 바와 같이 출력(104)을 통해 TX 안테나로 송신되지만, 커플러(112)는 출력 신호 전력의 작은 부분을 분석을 위한 피드백 경로(114)로 우회시킨다. 피드백 경로(114)는 다운 변환 및 ADC 구성요소(122)를 이용하여 출력 신호를 다운 변환하고 이 신호를 디지털 신호로 변환하여 베이스밴드 피드백 신호 y(n)를 생성한다. 비교기(116)는 전력 증폭기 모델(110)로부터의 모델링된 출력 신호 y(n)-e(n)와 베이스밴드 피드백 신호 y(n)를 비교하여 에러 신호 e(n)를 제공한다. 이 에러 신호 e(n)는 베이스밴드 피드백 신호 y(n)와 모델링된 출력 신호 곡선 y(n)-e(n)상에서의 대응하는 지점 간의 차이를 나타낸다. 에러 신호 e(n)와 전치 왜곡 신호 z(n)에 기초하여, 파라미터 추정 유닛(118)은 양 dh에 의해 모델 파라미터(들) h를 업데이트하고, 업데이트된 모델 파라미터 h는 전치 왜곡 유닛(106) 및 전력 증폭기 모델(110)에 피드백된다.

전력 증폭기 회로(108)에서 비선형성을 보상하기 위해, 파라미터 추정 유닛(118)은 모델 파라미터 h를 반복적으로 업데이트하고, 이 모델 파라미터 h를 사용하여(최소 자승 추정을 이용하여 에러 신호 e(n)를 최소화하는 방식으로) 전력 증폭기 모델(110) 및 전치 왜곡 유닛(106)을 조정한다. 이러한 방식으로, 시간이 경과함에 따라, 베이스밴드 피드백 신호 y(n) 및 보다 중요하게는 출력 신호 y'(t)는 입력 신호 x(n)에 대해 보다 선형적으로 된다(즉, 에러 e(n)는 시간 경과에 따라 보다 작아지게 됨). 예를 들어, 제 1 시간 구간 동안, 모델링된 전력 증폭기 출력 y(n)-e(n)은 입력 신호 x(n)의 선형 증폭된 버전이지만, 베이스밴드 피드백 신호 y(n)은 전력 증폭기 회로(108)의 포화로 인해 모델링된 출력 신호 y(n)-e(n)을 언더슛할 수 있다. 파라미터 추정 유닛(118)은 제 1 시간 구간 이후인 제 2 시간 구간 동안 입력 신호 x(n)에 대해, 전치 왜곡 신호 z(n)의 크기를 약간 증가시키도록 모델 파라미터 h를 업데이트한다. 따라서, 전치 왜곡 유닛(106) 및 전력 증폭기 모델(110)이 제 2 시간 구간 동안 업데이트된 모델 파라미터 h를 각각 수신하므로, 제 2 시간 구간 동안 베이스밴드 피드백 신호 y(n)은 전력 증폭기 모델 출력 신호 y(n)-e(n)에 훨씬 근접하고, 에러 신호 e(n)은 제 1 시간 구간에 비해 감소된다. 이 피드백은 몇몇의 업데이트 구간 이후에 진행하는 방식으로 계속되고, 베이스밴드 피드백 신호 y(n)은 입력 신호 x(n)의 실질적으로 선형 증폭된 버전이다. 따라서, 전치 왜곡 유닛(106)은 반복적인 방식으로 전력 증폭기 모델(110)의 역을 직접 연산함으로써 모델 파라미터 h에 기초하여 입력 신호 x(n)을 전치 왜곡한다. 전치 왜곡 유닛(106)은 전력 증폭기 모델(110)의 역을 연산하는 것과 모델 파라미터 h를 업데이트하는 것을 교대로 수행하여 전치 왜곡 신호 z(n)를 제공한다.

개시된 적응형 전치 왜곡 기법은 세그먼트 방식의 구간적 다항식 근사를 사용할 수 있음이 이해될 것이다. 따라서, 진폭 범위는 다수의 진폭 세그먼트로 분할되고, 모델 파라미터 h는 이들 진폭 세그먼트에 대해 연속적으로 업데이트된다. 전치 왜곡 유닛 및 전력 증폭기 모델은 각각의 진폭 세그먼트 내에서 연속적이고 미분 가능한 다항식을 사용할 수 있고 (다항식 차수에 따라) 진폭 세그먼트 경계에서 "킹크(kinks)"를 갖거나 가지지 않을 수 있다. 모델 파라미터는 각각의 진폭 세그먼트에 대해 업데이트되고, 전치 왜곡 유닛 및 전력 증폭기 모델은 진폭 세그먼트 내의 다항식을 사용하며 다항식 차수는 증폭기의 동작에 따라 진폭 세그먼트들 간에 변화할 수 있다.

몇몇 실시예에서, 도 1의 유닛 및/또는 회로의 몇몇은 하드웨어로 구현될 수 있는 반면, 도 1의 다른 유닛은 소프트웨어로 구현될 수 있다. 예를 들어, 몇몇 실시예에서, 전력 증폭기 회로(108)는 이산적 집적 회로에 포함되는 한편, 전치 왜곡 유닛(106), 전력 증폭기 모델(110), 비교기(116), 및 파라미터 추정 유닛(118)은, 예를 들어, ASIC(application specific integrated circuit), 또는 FPGA(field programmable gate array)로 구현된다. 다른 실시예에서, 전치 왜곡 유닛(106), 전력 증폭기 모델(110), 비교기(116), 및 파라미터 추정 유닛(118)은 반도체 메모리에 저장된 인스트럭션으로서 구현되고, 마이크로프로세서, 마이크로콘트롤러, 베이스밴드 프로세서, 또는 디지털 신호 프로세서와 같은 프로세서상에서 실행된다. 또 다른 실시예에서, 모든 구성요소는 하나의 모놀리식 IC에서 집적되거나, 또는 IC 패키지에서 서로에 대해 적층된 복수의 다이로 구성되는 3차원 패키지화된 IC에서 집적될 수 있다.

도 2는 적응형 전치 왜곡 기법이 IQ 송신기(200)의 맥락에서 이용되는 예를 도시한다. 이 예에서, 입력 신호는 베이스밴드 프로세서(202)로부터 베이스밴드 신호의 형태로 제공되는 I-데이터 및 Q-데이터 구성요소를 갖는다. 출력 신호 y'(t)는 RF 안테나(204)로부터 무선 송신된다. 이산 시간-연속 시간 변환, 이산 진폭-연속 진폭 변환 뿐만 아니라 전치 왜곡 신호의 주파수 업 변환은 디지털-아날로그 변환기(DAC)(206, 208), I-믹서와 Q-믹서(210, 212), 및 로컬 오실레이터(LO)(214)에 의해 달성되며, 로컬 오실레이터(LO)(214)는 I-데이터 경로와 Q-데이터 경로 사이에서 LO 신호에 90^o 위상 시프트를 제공한다. 도 2는 IQ 송신기를 도시하는 한편, 현재의 적응형 전치 왜곡 기법은, 예를 들어, 폴라(polar) 송신기와 같은 다른 타입의 송신기에 또한 적용 가능하며, 이는 본 개시 내용의 범위 내에 해당하는 것으로 간주된다.

예 1

이 시스템(100) 및 다른 송신 시스템에서 전치 왜곡 유닛(106) 및 전력 증폭기 모델(110)이 어떻게 구현될 수 있는지에 대해 보다 상세한 예를 제공하기 위해, 후술하는 상세한 설명은 시스템의 보다 정확한 수학적인 처리를 제공한다. 이 시스템에서, 전치 왜곡 유닛(106)은 전력 증폭기 회로(108)의 역(inverse)을 연속적으로 나타내도록 반복적으로 조정된다.

제 1 스텝에서, 초기 파라미터 h가 전력 증폭기 모델(110)에 제공되고, 초기 입력 데이터 x(n)가 프로세싱된다. 초기 파라미터 h로 획득된 모델 출력 y(n)-e(n)이 피드백 신호 y(n)와 비교되어, 에러 신호 벡터 e(n)가 생성된다. 그 후 파라미터 추정 유닛(118)이 에러 신호 벡터 e(n) 및 전치 왜곡 신호 벡터 z(n)를 사용하여, 최소 자승 추정기를 이용하여, 업데이트된 벡터 dh를 추정한다. 이것은 다음과 같은 매트릭스 연산에 의해 행해질 수 있다.

여기서 매트릭스 Z는 전력 증폭기 모델(110)에 따라 모든 비선형 입력 신호 결합을 포함하고, 위첨자 H는 에르미트 전치행렬(Hermitian transpose)을 나타낸다. 벡터 dh에 대한 해를 보정하기 위해, 수학식(1a)은 다음과 같은 방식으로 계수 μ를 가산함으로써 조정된다.

여기서 μ는 잔류 오차(residual error) 및 해 벡터 dh의 놈(norm)을 트레이드 오프하도록 선택될 수 있다. 이 조정화 스텝은 전치 왜곡 유닛(106)의 안정성을 보장하기 위해 (놈의 관점에서) "작은" 계수 벡터를 획득하는데 도움을 준다.

dh가 수학식(1b)에 따라 계산되면, 모델 파라미터 벡터 h는

에 따라 업데이트될 수 있고 모델 파라미터 벡터 h는 전력 증폭기 모델(110)에 제공되고 전치 왜곡 유닛(106)에 대한 전력 증폭기 역을 계산하는데 사용된다. 파라미터 μ는 업데이트 속도를 제어한다. 업데이트된 전력 증폭기 역이 계산되자마자, 파라미터 μ는 전력 증폭기 회로(108)의 실제의 역을 보다 잘 반영하도록 전력 증폭기 모델(110) 및 전치 왜곡 유닛(106)에 대해 업데이트된다. 전력 증폭기 회로(108)의 동작이 시간 경과에 따라 변화하는 경우 선형화를 반복적인 방식으로 향상시키고 사용된 전치 왜곡의 양을 추적하기 위해 루프 내에서 전체 프로시쥬어가 수행된다.

전치 왜곡 유닛(106)으로 양호한 전체 선형화 성능을 획득하기 위해, 전력 증폭기 모델(110)은 베이스밴드 피드백 신호 y(n)의 양호한 근사를 생성할 필요가 있다. 일반적으로, 위너(Wiener) 다항식, 에르미트 다항식, 메모리 다항식, 또는 일반화된 메모리 다항식과 같이, 메모리를 갖거나 갖지 않는 비선형 모델이 전력 증폭기 모델(110)에 대해 사용될 수 있다. 예시를 위해, 본 개시 내용은 다음과 같은 광대역 애플리케이션에 대해 양호한 기본 모델인 메모리 다항식에 관한 개념을 기술한다.

수학식(3)에서,

는 도 1의 에러 신호 e(n)의 제곱 크기를 최소화하도록 추정될 필요가 있는 파라미터 벡터 h의 구성요소를 나타낸다. 수학식(3)의 우변에서 첫 번째 2개의 항들(terms)은 비메모리(memory-less) 다항식이고 다른 항들은 메모리 다항식이다. 메모리 다항식의 출력은 현재의 입력 신호의 함수일 뿐만 아니라, 과거의 입력 신호 및/또는 출력 신호의 함수인 반면에, 비메모리 다항식은 단지 현재의 입력 신호의 함수이다.

베이스밴드 피드백 신호 y(n)는 이상적으로 입력 신호 x(n)와 동일하므로, 수학식(3)의 좌변

은 입력 신호 x(n)와 동일하게 설정되고 수학식(3)은

에 따라 전치 왜곡 신호 z(n)를 산출하도록 재구성된다. 따라서, 전치 왜곡 유닛(106)에 의해 제공되는 바와 같이, 전치 왜곡 신호 z(n)는 비메모리 다항식(H1) 및 메모리 다항식(H2)의 합산을 수행함으로써 계산될 수 있다.

도 3의 블록도에 도시된 바와 같이, 수학식(4)의 전치 왜곡 신호 z(n)는 비선형 피드백을 갖는 전치 왜곡 유닛(300)에 의해 연산될 수 있다. 전치 왜곡 유닛(300)은 입력 신호 x(n)를 버퍼(302)에 저장할 수 있다. 계수 1/h₀₀(304)는 버퍼(302)에 버퍼링된 입력 신호 x(n)에 적용될 수 있다. 지연 구성요소(버퍼)(306)는 비메모리 다항식 프로세서(308)에 대해 입력을 제공한다. 수학식(4)에 의해 제공되는 전치 왜곡 신호 z(n)가 수학식(4)의 우변에서 요구되므로, z(n)은 반복적인 방식으로 연산된다. 첫 번째 반복에서, 수학식(4)의 우변에서 (미지의) z(n)은 수학식(4)의 우변에서 z(n) 등을 대신하여 두 번째 반복에서 사용되는 z(n)의 제 1 근사치를 산출하는 x(n)으로 대체된다. 전치 왜곡 신호 z(n)를 연산하기 위해 전치 왜곡 신호 z(n)를 이용하는 것은 통상적이지 않은 동작이므로, 블록(310)에서 H1은 클록 속도 fclk x K에서 실행된다. 몇 회의 반복(일반적으로, K회) 후에, z(n)은 수렴할 것이고 다음의 샘플 z(n+1)을 생성하기에 충분히 정확할 것이며, 이 z(n+1)은 또한 근사치이고 정확한 결과를 획득하기 위해 K회 반복을 또한 필요로 한다. 이 반복적인 동작을 수행하기 위해, (수학식(4)에서 H1 및 H2에 대응하는) 블록(310)에서의 H1 및 블록(312)에서의 H2는 상이한 클록 속도로 실행된다. 전치 왜곡 유닛이 원하는 전치 왜곡 신호 z(n)의 하나의 샘플을 결정하도록 K회 반복을 수행하므로, 블록(310)에서의 H1은 주파수 fclk x K에서 실행되는 한편, 블록(312)에서의 H2는 주파수 fclk에서 실행된다(즉, 블록(310)에서의 H1은 블록(312)에서의 H2보다 K배 빠르게 실행됨). 이로 인해, 수학식(4)은 다음과 같은 최종 형태로 재작성될 수 있고,

여기서 z⁽⁰⁾(n) = x(n)이고, j는 전치 왜곡 신호 z(n)를 근사화하는 반복 횟수이다.

도 4는 전력 증폭기 모델(110) 및 전치 왜곡 유닛(106)을 향상시키는데 요구되는 동작을 재차 강조하기 위한 플로우차트(400)로서 전치 왜곡 동작을 도시한다.

방법(400)은 (402)에서 시작하고, 여기서 입력 신호 x(n)가 수신된다. 몇몇 실시예에서, 입력 신호는 디지털 베이스밴드 신호이다. 예를 들어, 입력 신호는 IQ 베이스밴드 신호 형태의 복합 디지털 베이스밴드 신호이거나, 또는 디지털 폴라 베이스밴드 신호일 수 있다.

(404)에서, 입력 신호 x(n)는 모델 파라미터 h에 기초하여 전치 왜곡되어 전치 왜곡 신호 z(n)를 획득한다. 블록(404) 내의, (414)에서 전치 왜곡 신호 z(n)에 대한 샘플이 전치 왜곡 유닛에서 계산된다. 전력 증폭기 회로의 역의 양호한 근사를 제공하기 위해 K회의 반복에 걸쳐 샘플이 반복적으로 계산된다.

(406)에서, 전치 왜곡 신호는 전력 증폭기 회로를 이용하여 디지털-아날로그 변환 및 업 변환 이후에, 증폭된 신호이며, 이에 의해 커플링, 다운 변환 및 아날로그-디지털 변환을 통해 베이스밴드 피드백 신호 y(n)를 제공한다.

(408)에서, 에러 신호 e(n)를 제공하도록 모델링된 출력 신호 또는 전치 왜곡 신호 z(n)의 N개의 샘플이 베이스밴드 피드백 신호 y(n)의 N개의 샘플과 비교된다. 에러 신호는 비교 신호들 간의 차이를 나타낸다.

(410)에서, 에러 신호 e(n)를 최소화하도록 최소 자승 추정을 이용하여 모델 파라미터 h에 대한 업데이트 dh가 계산된다.

(412)에서, 전력 증폭기 모델 및 전치 왜곡 유닛은 업데이트된 모델 파라미터 (h⁽ⁱ⁺¹⁾=h⁽ⁱ⁾+μdh)에 기초하여 업데이트된다.

예 2

도 3에 도시된 전치 왜곡 유닛(300) 및 대응하는 수학식(3 내지 5)에서, 본 개시 내용은 모델링을 위한 메모리 다항식을 고려한다. 메모리 다항식은, 예를 들어, 도허티(Doherty) 아키텍처와 같이, 특히 보다 복잡한 고 효율 전력 증폭기 아키텍처에서 달성 가능한 선형화 성능을 제한할 수 있는 일반적인 볼테라 커넬(Volterra kernel)의 대각선상에서만 메모리를 포함한다. 따라서, 본 개시 내용은

로 기술되는 강력한 모델의 클래스를 실현할 수 있는 유연성 있는 아키텍처를 또한 제공하며, 여기서 L_i는 계수 종속적인 연산자이고 최종 항은 과거로부터의 입력 샘플에만 의존한다. 일례로서, 잘 알려진 일반화된 메모리 다항식(GMP) 모델이 이 아키텍처상에 매핑될 수 있다. 또한 이 아키텍처상에서 세그먼트 방식의 구간적 다항식 근사를 채용하는 것이 유리할 수 있다. 세그먼트 방식의 구간적 다항식 모델은 다음과 같이 작성될 수 있다.

수학식(6)은 메모리 다항식 모델과 유사하게 재구성될 수 있고 이 아키텍처상에 매핑될 수 있으며, 이에 의해 전치 왜곡 신호에 대해 다음과 같은 근사식을 획득한다.

여기서 연산자 L은 수학식(6)에서의 합산 표시를 기술한다. 연산자 L은 함수들 또는 룩업 테이블들로서 구현될 수 있다.

도 5는 수학식(7)에 의해 기술된 전치 왜곡 유닛 아키텍처(500)를 도시한다. 도 5에서, 입력 신호 x(n)가 버퍼(502)에서 수신된다. 제 1 합산 구성요소(504)는 버퍼(506)에 저장되는 제 1 다항식 세트에 입력 신호를 적용한다. (508)에서 결과 신호는 전치 왜곡 신호 z(n)를 제공할 제 2 합산 구성요소(510)에 제공된다. 전력 증폭기의 역을 나타내도록 조정된(tuned) 전치 왜곡 신호를 유지하기 위해, (512)에서 전치 왜곡 신호가 버퍼링되고 그 다음에 절대값 결정 구성요소(514) 뿐만 아니라 승산기 또는 믹서(516)에 제공된다. 그 다음에 z^j(n)의 절대값(또는 크기)이 제 1 연산자 L0에 적용된다. 버퍼(518,...,520)에 각각 저장되는 다른 연산자 L1,...,Lg가 제 3 합산 구성요소(522)에서 또한 고려된다. 이 결과는 송신 시스템에 대해 양호한 선형성을 제공하는 세그먼트 방식의 구간적 다항식 근사이다.

본 명세서에서 기술된 방법은 일련의 동작 또는 이벤트로서 도시되고 기술되어 있으나, 본 발명은 이러한 동작 또는 이벤트의 도시된 순서에 의해 제한되지 않는다는 것이 이해될 것이다. 예를 들어, 몇몇 동작은 본 발명에 따라 본 명세서에서 도시되고 및/또는 기술된 동작 또는 이벤트와 별개의 다른 동작 또는 이벤트와 상이한 순서로 및/또는 동시에 발생할 수 있다. 또한, 본 발명에 따른 방법을 구현하는 데에 도시된 스텝이 모두 요구되는 것은 아니다. 또한, 본 발명에 따른 방법은 본 명세서에서 도시되고 기술되는 시스템의 동작에 따라, 그리고 도시되지 않은 다른 시스템에 따라 구현될 수 있고, 모든 이러한 구현예는 본 발명의 범위 및 첨부되는 특허청구범위 내에 해당하는 것으로 간주된다.

본 발명은 하나 이상의 구현예에 대해 도시되고 기술되었으나, 첨부되는 특허청구범위의 사상 및 범위로부터 벗어나지 않고 도시된 예들에 대해 변형 및/또는 수정이 이루어질 수 있다.

본 발명의 도시된 예시적인 구현예에서 기능을 수행하는 개시된 구조와 구조적으로 동등하지 않더라도, 특히 앞에서 기술된 구성요소 또는 구조(블록, 유닛, 엔진, 어셈블리, 디바이스, 회로, 시스템 등)에 의해 수행되는 각종 기능에 대해, 이러한 구성요소를 기술하는데 사용되는 용어("수단"에 대한 참조를 포함)는 달리 표시되지 않는 한, 기술된 구성요소(또는 다른 기능 설비의 실시예)의 특정된 기능을 수행하는 임의의 구성요소 또는 구조에 대응하는 것으로 의도된다.

또한, 본 발명의 특정의 특징은 몇몇 구현예 중 단지 하나에 대해 기술되었으나, 임의의 주어진 또는 특정의 애플리케이션에 대해 요구되고 유용한 바와 같이 이러한 특징은 다른 구현예의 하나 이상의 다른 특징과 조합될 수 있다. 또한, "구비하는", "갖는"과 같은 용어 또는 그 변형이 상세한 설명 및 특허청구범위에서 사용되며, 이러한 용어는 "포함하는"이란 용어와 유사한 방식으로 포함하는 것으로 의도된다. 또한, "수", "복수의", "일련의"란 용어 또는 그 변형이 상세한 설명 및 특허청구범위에서 사용되며, 이러한 용어는 양의 정수, 음의 정수, 0, 및 다른 값들을 포함하는 임의의 수를 포함하며, 이들로만 제한되지 않는다.

Claims

반복적인 방식(iterative fashion)으로 모델의 역(an inverse)을 직접 연산함으로써 모델 파라미터에 기초하여 입력 신호를 전치 왜곡(pre-distort)하도록 구성되고, 상기 역을 연산하는 것과 상기 모델 파라미터를 업데이트하는 것을 교대로 수행하여 전치 왜곡 신호를 제공하도록 구성된 전치 왜곡 유닛과,
상기 전치 왜곡 신호를 증폭하도록 구성된 전력 증폭기 회로와,
상기 전치 왜곡 신호 및 상기 모델 파라미터에 기초하여, 상기 전력 증폭기 회로에 의해 상기 전치 왜곡 신호의 증폭을 모델링하도록 구성된 전력 증폭기 모델과,
상기 전치 왜곡 신호 및 에러 신호에 기초하여, 상기 전치 왜곡 유닛 및 상기 전력 증폭기 모델에 제공되는 상기 모델 파라미터를 업데이트하도록 구성되고, 상기 전치 왜곡 유닛에 의해 상기 모델 파라미터를 업데이트하는 것과 상기 모델의 상기 역을 연산하는 것을 교대로 수행함으로써 상기 모델 파라미터를 반복적으로 업데이트하도록 구성된 파라미터 추정 유닛(parameter-estimation unit) - 상기 에러 신호는 상기 전력 증폭기 회로로부터의 출력 신호와 상기 전력 증폭기 모델로부터의 모델링된 출력 신호 간의 차이를 나타냄 - 을 포함하는
시스템.
제 1 항에 있어서,
상기 파라미터 추정 유닛은 상기 전치 왜곡 유닛의 입력 및 상기 전력 증폭기 모델의 입력에 상기 전력 증폭기 회로의 출력을 접속하는 피드백 경로상에 배치되는
시스템.
제 2 항에 있어서,
상기 피드백 경로상에 배치되고 상기 전력 증폭기 회로의 출력에 접속되는 제 1 비교기 입력, 상기 전력 증폭기 모델의 출력에 접속되는 제 2 비교기 입력 및 상기 파라미터 추정 유닛의 입력에 상기 에러 신호를 제공하는 비교기 출력을 갖는 비교기를 더 포함하는
시스템.
제 1 항에 있어서,
상기 입력 신호는 복합 디지털 베이스밴드 신호인
시스템.
제 1 항에 있어서,
상기 전력 증폭기 회로의 증폭 특성은 상기 입력 신호의 크기의 변화로 인해 비선형 방식으로 변화하고,
상기 에러 신호는 상기 전력 증폭기 회로의 출력에서 제공되는 상기 출력 신호의 크기가 상기 입력 신호의 크기에 대해 실질적으로 선형을 유지하도록 상기 모델 파라미터를 변화시키는
시스템.
제 1 항에 있어서,
상기 모델 파라미터는 상기 파라미터 추정 유닛으로부터 상기 전치 왜곡 유닛으로 직접 제공되고 또한 상기 전력 증폭기 모델로 직접 제공되는
시스템.
제 1 항에 있어서,
진폭 세그먼트 경계에서 서로 간에 인접하는 진폭 세그먼트 세트를 상기 시스템으로 제공하는 유닛을 더 포함하며,
상기 모델 파라미터는 각각의 진폭 세그먼트에 대해 업데이트되고, 상기 전치 왜곡 유닛 및 상기 전력 증폭기 모델은 상기 진폭 세그먼트 내에서 다항식을 사용하되, 상기 다항식의 차수는 상기 증폭기의 동작에 따라 진폭 세그먼트들 간에 변화할 수 있는
시스템.
제 1 항에 있어서,
상기 전치 왜곡 유닛은 모델 파라미터에 기초하여 조정되는 메모리 다항식 및 비메모리(memoryless) 다항식의 합산에 따라 상기 전치 왜곡 신호를 계산하는
시스템.
제 1 항에 있어서,
상기 전치 왜곡 유닛은 함수

에 따라 상기 전치 왜곡 신호를 계산하되,
h₀₀, h_0k, 및 h_mk는 계수이고, x(n)은 상기 입력 신호를 나타내는
시스템.
제 1 항에 있어서,
상기 전치 왜곡 유닛은 함수

에 따라 상기 전치 왜곡 신호를 계산하되,
x(n)은 상기 입력 신호를 나타내는
시스템.
모델 파라미터에 기초하여 입력 신호를 전치 왜곡하여 전치 왜곡 신호를 제공하도록 구성된 전치 왜곡 유닛과,
상기 전치 왜곡 신호의 주파수를 업 변환하여(up-convert) 업 변환된 전치 왜곡 신호를 제공하는 주파수 업 변환 구성요소와,
상기 업 변환된 전치 왜곡 신호를 증폭하여 업 변환된 출력 신호를 제공하도록 구성된 전력 증폭기 회로와,
상기 전치 왜곡 신호 및 상기 모델 파라미터에 기초하여 상기 전력 증폭기에 의해 상기 업 변환된 전치 왜곡 신호의 증폭을 모델링하도록 구성된 전력 증폭기 모델과,
상기 전치 왜곡 유닛 및 상기 전력 증폭기 모델에 상기 전력 증폭기 회로의 출력을 접속하는 피드백 경로를 포함하며,
상기 피드백 경로는,
상기 업 변환된 출력 신호를 다운 변환하여(down-convert) 다운 변환된 출력 신호를 제공하는 다운 변환 구성요소를 포함하며,
상기 피드백 경로는 상기 다운 변환된 출력 신호와 상기 전력 증폭기 모델로부터의 모델링된 증폭 출력 신호 간의 차이에 기초하여 상기 모델 파라미터를 업데이트하도록 구성되는
시스템.
제 11 항에 있어서,
상기 모델 파라미터는 상기 피드백 경로 상에 위치하는 파라미터 추정 유닛으로부터 상기 전치 왜곡 유닛으로 직접 제공되고 또한 상기 전력 증폭기 모델로 직접 제공되는
시스템.
제 11 항에 있어서,
상기 피드백 경로는, 상기 전치 왜곡 신호 및 에러 신호에 기초하여 상기 모델 파라미터를 업데이트하도록 구성되는 파라미터 추정 유닛을 포함하며, 상기 에러 신호는 상기 다운 변환된 출력 신호와 상기 모델링된 증폭 출력 신호 간의 차이를 나타내는
시스템.
제 13 항에 있어서,
상기 피드백 경로는, 상기 피드백 경로상에 배치되고 상기 전력 증폭기 회로의 출력에 접속되는 제 1 비교기 입력, 상기 전력 증폭기 모델의 출력에 접속되는 제 2 비교기 입력 및 상기 파라미터 추정 유닛의 입력에 상기 에러 신호를 제공하는 비교기 출력을 갖는 비교기를 더 포함하는
시스템.
제 11 항에 있어서,
상기 전치 왜곡 유닛은 모델 파라미터에 기초하여 조정되는 메모리 다항식 및 비메모리 다항식의 합산에 따라 상기 전치 왜곡 신호를 계산하는
시스템.
제 15 항에 있어서,
상기 비메모리 다항식은 제 1 클록 주파수를 갖는 제 1 클록을 이용하여 계산되고, 상기 메모리 다항식은 제 2 클록 주파수를 갖는 제 2 클록을 이용하여 계산되며, 상기 제 1 클록 주파수는 상기 제 2 클록 주파수보다 큰
시스템.
제 11 항에 있어서,
상기 전치 왜곡 유닛은 함수

에 따라 상기 전치 왜곡 신호를 계산하되,
h₀₀, h_0k, 및 h_mk는 계수이고, x(n)은 상기 입력 신호를 나타내는
시스템.
제 11 항에 있어서,
상기 전치 왜곡 유닛은 함수

에 따라 상기 전치 왜곡 신호를 계산하되,
x(n)은 상기 입력 신호를 나타내는
시스템.
제 11 항에 있어서,
상기 입력 신호는 복합 디지털 베이스밴드 신호인
시스템.
제 11 항에 있어서,
상기 전력 증폭기 회로의 증폭 특성은 상기 입력 신호의 크기의 변화로 인해 비선형 방식으로 변화하고,
상기 에러 신호는 상기 전력 증폭기 회로의 출력에서 제공되는 출력 신호의 크기가 상기 입력 신호의 크기에 대해 실질적으로 선형을 유지하도록 상기 모델 파라미터를 변화시키는
시스템.
모델 파라미터에 기초하여 입력 신호를 전치 왜곡하여 전치 왜곡 신호를 제공하도록 구성된 전치 왜곡 유닛과,
상기 전치 왜곡 신호를 프로세싱하도록 구성된 비선형 회로와,
상기 전치 왜곡 신호 및 상기 모델 파라미터에 기초하여 상기 비선형 회로에 의해 상기 전치 왜곡 신호의 프로세싱을 모델링하도록 구성된 비선형 회로 모델과,
상기 전치 왜곡 유닛 및 상기 비선형 회로 모델에 상기 비선형 회로의 출력을 접속하는 피드백 경로를 포함하며,
상기 피드백 경로는 상기 비선형 회로로부터의 출력 신호와 상기 비선형 회로 모델로부터의 모델링된 출력 신호 간의 차이에 기초하여 상기 모델 파라미터를 업데이트하고, 상기 업데이트된 모델 파라미터를 상기 피드백 경로 상에 위치하는 상기 파라미터 추정 유닛으로부터 상기 전치 왜곡 유닛으로 직접 제공하고 또한 상기 비선형 회로 모델로 직접 제공하도록 구성되는
시스템.
무선 데이터를 송신하는 방법으로서,
입력 신호를 수신하는 단계와,
모델 파라미터 h에 기초하여 상기 입력 신호를 전치 왜곡하여 전치 왜곡 신호를 획득하는 단계와,
전력 증폭기 회로를 이용하여 상기 전치 왜곡 신호를 증폭하여 출력 신호를 제공하는 단계와,
모델링된 출력 신호의 샘플을 상기 출력 신호의 샘플과 비교하여 에러 신호를 제공하는 단계 - 상기 에러 신호는 상기 모델링된 출력 신호의 샘플과 상기 출력 신호의 샘플 간의 차이를 나타냄 - 와,
상기 에러 신호를 최소화하기 위해 최소 자승 추정(a least-squares estimation)을 이용하여 상기 모델 파라미터를 업데이트하는 단계와,
상기 업데이트된 모델 파라미터에 기초하여 상기 모델링된 출력 신호 및 상기 전치 왜곡 신호를 업데이트하는 단계를 포함하는
무선 데이터 송신 방법.
제 22 항에 있어서,
상기 모델 파라미터를 업데이트하는 단계는, K회의 반복에 걸쳐 비메모리 다항식을 추정하고 M회의 반복에 걸쳐 메모리 다항식을 추정함으로써 상기 전력 증폭기 회로의 역을 반복적으로 근사화함으로써 업데이트되고, 상기 K는 M보다 큰
무선 데이터 송신 방법.
제 22 항에 있어서,
상기 전치 왜곡 신호는 함수

에 따라 계산되되,
h₀₀, h_0k, 및 h_mk는 계수이고, x(n)은 상기 입력 신호를 나타내는
무선 데이터 송신 방법.
제 22 항에 있어서,
상기 전치 왜곡 신호는 함수

에 따라 계산되되,
x(n)은 상기 입력 신호를 나타내는
무선 데이터 송신 방법.