CN113381705B - 一种在硬件场景下的数字预失真实现系统及方法 - Google Patents

Abstract

本发明公开了一种在硬件场景下的数字预失真实现系统及方法，涉及通信领域，可应用于功率放大器数字预失真(Digital Predistortion，DPD)技术的实际电路场景，解决因DPD模块内部的迭代过程与其输出之间反复关联而带来的时序匹配问题。在技术方案上，基带数据分别发送给函数f₀及求逆模块以及各个函数模块，判决模块判断迭代过程是否结束，若迭代未结束，将输入信号发送给延时模块，反之，将输入信号作为整个DPD模块的输出发送给PA模块。在各个函数模块，通过将过去时刻的输入信号设定为当时DPD模块的输出值，然后开始内部迭代过程，从而消除了DPD模块输出与迭代中间过程之间的关联。

Description

一种在硬件场景下的数字预失真实现系统及方法

技术领域

本发明涉及通信领域，特别涉及功率放大器(Power Amplifier，PA)的数字预失真(Digital Predistortion，DPD)处理技术，可应用于数字预失真技术的实际电路实现场景。

背景技术

在无线通信系统中，功率放大器(Power Amplifier，PA)对整个系统性能起着至关重要的作用。理想功放可对输入信号进行线性放大，但实际功放的输入和输出信号之间并不具有线性关系，而是产生了非线性失真，并引入了一定的记忆性，即输出信号不仅与当前时刻的输入信号有关，还受到以前多个时刻的输入信号影响，如图1所示。为了解决功率放大器的非线性失真问题，目前常采用数字预失真(Digital Predistortion，DPD)技术。

DPD技术的实现框架如图2所示，在图2中，参数计算模块依据采集的PA输入输出数据，辨识、获取PA模型参数；数字预失真模块按照获取的模型参数，对输入的基带数据进行预处理，使输入的基带数据与PA的输出数据保持线性关系。由此看出，PA的数学建模、预失真处理是其中的关键。

对于PA建模，有获取PA逆模型、PA模型这两种方式，由于存在不可逆的情况，在求取PA逆模型的时候，往往得到的是近似解。因此，采用直接获取PA模型的方式，其精确度更高。但是在预失真处理环节，如果采用PA模型参数，在处理当前输入数据时，就需要知道前几个时刻预失真模块的输出值。这是因为，既然PA具有记忆性，预失真也需要有一定的记忆性，也就是预失真的输出，不仅与当前时刻的输入有关，还受到以前时刻输入信号的影响。在硬件实现电路中，从信号输入到获取相应时刻的输出，存在一定的时延，这个时延远大于1个时钟周期，也就是对于连续输入数据流，当数据到达时，前面数据对当前时刻的影响还在处理过程中，无法得到，从而影响对当前数据的处理，使其无法及时输出。因此，存在因时延较长而无法及时处理数据的问题。

综上所述，在DPD技术中，有两种建立PA数学模型的方式，PA模型和PA逆模型。由于存在不可逆的情况，PA逆模型的精确度不高。而对于PA模型，在进行预失真处理时，又需要及时获取过去时刻对当前时刻的影响值，这一点在实际电路中因时延问题很难实现。为了解决该问题，本发明提出一种在硬件场景下的数字预失真实现方法。

发明内容

为解决上述问题，本发明提出一种在硬件场景下的数字预失真实现系统及方法，通过下述技术方案实现：

一种在硬件场景下的数字预失真实现系统，包括基带数据模块、数字预失真模块、功率放大器模块和参数计算模块，其特征在于，所述数字预失真模块是一种循环迭代结构，包括函数f₀及求逆模块、判决模块、多个延时模块以及多个函数模块，延时模块和函数模块的数量由功率放大器的记忆深度确定；

其中，所述函数f₀及求逆模块的一个输入端连接所述基带数据模块的输出端，其输出端连接所述判决模块的输入端；

所述判决模块的一个输出端连接所述功率放大器模块和参数计算模块的输入端，另一个输出端连接所述延时模块的输入端；

所述多个延时模块的输出端分别连接所述多个函数模块的一个输入端，所述多个函数模块的另一个输入端连接至所述基带数据模块的输出端；

所述多个函数模块的输出端均连接至所述函数f₀及求逆模块的输入端。

上述方案的有益效果是，可以将参数计算模块获取的PA模型函数分配到各个函数模块，以便在DPD模块内部形成一个循环迭代结构。

进一步的，所述多个延时模块为级联连接，其第一级延时模块的输入端连接至所述判决模块的输出端，其每一级延时模块的输出端均连接一个对应函数模块以及下一级延时模块的输入端。

上述方案的有益效果是，可以按照获取的PA模型函数中各子函数的输入输出关系、时延特性，分别进行处理，以获得更精确结果。

还提供一种在硬件场景下的数字预失真实现方法，包括如下步骤：

S1、设定迭代次数k，将当前时刻以前第k+1至第k+t时刻的输入数据作为初始值，分别送入对应的函数f_i(i＝1，2，…，t)模块，其中t为功率放大器的记忆深度；

S2、各函数f_i(i＝1，2，…，t)模块根据功率放大器模型函数，分别计算对应输入的计算结果，并将结果发送给函数f₀及求逆模块；

S3、在函数f₀及求逆模块中按照

公式进行计算，并对计算结果进行求逆运算，输出结果给判决模块，其中，k为设定的迭代次数，t为功率放大器的记忆深度，x_n-k为当前时刻以前k时刻的基带输入数据，y_n-k为函数f₀及求逆模块的输出数据，y_n-i为函数f_i模块的输入数据，f_i(y_n-i)为函数f_i模块的输出数据；

S4、由判决模块判断迭代次数是否完成，如果已经完成，将输入数据发送给功率放大器模块，当前迭代过程结束；若未完成迭代，则将输入数据经延时后依次发送给各函数模块，同时迭代次数k＝k-1；

S5、重复步骤S2-S4，直至迭代次数k＝0，得到当前时刻数字预失真模块的输出值。

上述方案的有益效果是，给出了一种DPD模块的内部迭代方法，该方法只与输入的基带数据相关，而与DPD模块的输出无关，而且，可以按照不同的精度要求以及硬件资源条件，设置不同的迭代次数k。

进一步的，当且仅当迭代过程结束，所述函数f₀及求逆模块的输出会通过判决模块发送给功率放大器模块；在迭代过程中，所述函数f₀及求逆模块的输出只参与迭代过程。

上述方案的有益效果是，可以在DPD模块内部实现一个与其输出相独立的迭代过程，也就是整个迭代过程的中间结果不会作为DPD模块的输出，避免了时序障碍。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1为记忆非线性功率放大器输入输出幅度关系图。

图2为数字预失真框架示意图。

图3为本发明硬件场景下数字预失真模块内部结构示意图。

图4为本发明实施例记忆深度为2时的预失真模块内部结构示意图。

图5为本发明实施例迭代次数1、3、6时的PA输出功率谱对比图。

具体实施方式

下面对本发明的具体实施方式进行描述，以便于本技术领域的技术人员理解本发明。但应该清楚，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定，对本技术领域的技术人员来讲，只要各种变化在所附的权利要求限定和确定的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

在如图2所示的数字预失真框架中，DPD模块当前时刻的输出y_n不仅与当前时刻的输入x_n相关，而且与过去时刻的输入相关，其目的是要实现PA模块的输出z_n与x_n保持线性关系。假设在获取的PA模型中，当前时刻、过去1个时刻、过去2个时刻、……、过去t时刻(t为PA的记忆深度)的输入，对PA当前输出的影响值分别是f₀(y_n)、f₁(y_n-1)、f₂(y_n-2)、……、f_t(n-t)，则有：

z_n＝f₀(y_n)+f₁(y_n-1)+f₂(_n-2)+……+f_t(y_n-t) (1)

且

z_n＝x_n (2)

于是，有

f₀(y_n)＝x_n-f₁(y_n-1)-f₂(y_n-2)-……-f_t(y_n-t) (3)

由式(3)可知，当DPD模块得到f₀、f₁、f₂、……、f_t等PA模型函数后，便可依据DPD模块前几个时刻的输出值y_n-1、y_n-2、……、y_n-t以及当前DPD模块的输入值x_n，得到当前时刻DPD模块输出对PA输出的影响值f₀(y_n)，进而可以依据f₀的函数关系，获得当前DPD模块的输出值y_n，也就是经过DPD模块处理后的当前输出值。

在实际的硬件电路实现场景，输入数据是按照时钟节拍连续进入DPD模块，而由式(3)可以看出，当数据进入DPD模块后，需要在1个时钟周期以内获得输出值，以便在下一个时钟周期到来时按照式(3)进行计算。但是，在实际的硬件电路中，从数据进入DPD模块到获取相应输出值之间的时延远超1个时钟周期，也就是当n时刻数据x_n到达DPD模块时，由于硬件处理存在时延，前面几个时刻输入数据的处理结果y_n-1、y_n-2、……、y_n-t还无法得到，从而导致无法按照式(3)进行操作，进而还将影响后续各个时刻结果的获取，出现时序无法匹配的问题。

为此，提出一种在硬件场景下的DPD模块实现方案，如图3所示，包括函数f₀及求逆模块、判决模块、多个延时模块以及多个函数模块，延时模块和函数模块的数量由功率放大器的记忆深度确定；

其中，所述函数f₀及求逆模块的一个输入端连接所述基带数据模块的输出端，其输出端连接所述判决模块的输入端；

所述判决模块的一个输出端连接所述功率放大器模块和参数计算模块的输入端，另一个输出端连接所述延时模块的输入端；

所述多个延时模块的输出端分别连接所述多个函数模块的一个输入端，所述多个函数模块的另一个输入端连接至所述基带数据模块的输出端；

所述多个函数模块的输出端均连接至所述函数f₀及求逆模块的输入端。

具体而言，多个延时模块为级联连接，其第一级延时模块的输入端连接至所述判决模块的输出端，其每一级延时模块的输出端均连接一个对应函数模块以及下一级延时模块的输入端。多个函数模块的函数计算式均由所述参数计算模块提供。

在如图3所示的方案中，函数f₁模块依据f₁函数关系获取输入信号所对应的输出值，其中，初始状态的输入信号来自基带数据，后续各次迭代的输入信号来自延时模块输出；函数f₂模块依据f₂函数关系获取输入信号所对应的输出值，其中，初始状态、第一次迭代的输入信号均来自基带数据，后续各次迭代的输入信号来自延时模块输出；……；函数f_t模块依据f_t函数关系获取输入信号所对应的输出值，其中，初始状态、第一次迭代、……、第t-1次迭代的输入信号均来自基带数据，后续各次迭代的输入信号来自延时模块输出；延时模块将输入信号延时一个时钟周期后输出；函数f₀及求逆模块首先依据各输入信号并按照式(3)计算函数f₀的结果，然后运用f₀的逆函数获取本模块的输出；判决模块首先判断迭代过程是否结束，然后决定将输入信号从哪个端口发出，如果迭代过程未完成，输入信号发送给延时模块，如果迭代过程已完成，输入信号作为整个DPD模块的输出发送给功率放大器模块。

在采用的具体方法上，本实施方式采用首先假定过去时刻DPD的输出值，然后通过迭代来获取当前时刻DPD模块输出值。也就是，整个过程只需要采集DPD模块的基带输入数据，DPD模块发送给PA模块的输出信号并不参与迭代过程。这就消除了硬件电路时延与迭代过程的关联，将迭代的中间过程与DPD模块的输出进行分离，把“在线”迭代变为“离线”迭代。

具体而言，包括如下步骤：

S1、设定迭代次数k，将当前时刻以前第k+1至第k+t时刻的输入数据作为初始值，分别送入对应的函数f_i(i＝1，2，…，t)模块，其中t为功率放大器的记忆深度；

S2、各函数f_i(i＝1，2，…，t)模块根据功率放大器模型函数，分别计算对应输入的计算结果，并将结果发送给函数f₀及求逆模块；

S3、在函数f₀及求逆模块中按照上述式(3)进行计算，并对计算结果进行求逆运算，输出结果给判决模块；

S4、由判决模块判断迭代次数是否完成，如果已经完成，将输入数据发送给功率放大器模块，当前迭代过程结束；若未完成迭代，则将输入数据经延时后依次发送给各函数模块，同时迭代次数k＝k-1；

S5、重复步骤S2-S4，直至迭代次数k＝0，得到当前时刻数字预失真模块的输出值。

下面以记忆深度为2的情况进行说明。因为记忆深度为2，所以PA的模型函数有f₀、f₁、f₂，图4是记忆深度为2情况下的DPD模块内部结构示意图。获得DPD模块输出的迭代步骤如下。

1)初始化。设定迭代次数为k，将当前时刻以前第k+1、k+2时刻的输入数据x_n-k-1、x_n-k-2作为初始值，即令y_n-k-1＝x_n-k-1、y_n-k-2＝x_n-k-2，分别送入函数f₁、函数f₂模块。

2)依据PA模型函数f₁、f₂，分别得到相关输入对输出的影响值f₁(y_n-k-1)、f₂(y_n-k-2)，并发送给函数f₀及求逆模块。

3)在函数f₀及求逆模块，依据输入数据x_n-k、f₁(y_n-k-1)、f₂(y_n-k-2)，按照式(3)计算f₀(y_n-k)，即：f₀(y_n-k)＝x_n-k-f₁(y_n-k-1)-f₂(y_n-k-2)。

4)在函数f₀及求逆模块，按照上一步骤f₀(y_n-k)的计算结果，依据PA模型函数f₀的逆函数获得y_n-k，并输出给判决模块。

5)在判决模块，判断迭代次数是否达到要求，如果达到要求，就将输入发送给PA模块，本次迭代过程结束；如果迭代次数还未达到要求，就将输入经延时后依次发送给函数f₁、函数f₂模块，同时k＝k-1。

6)重复上述步骤2)～5)，直到k＝0，便可得到当前时刻输入数据的DPD输出。

由此可以看出，本方案采用直接假定过去时刻DPD输出值的方式，缩短了DPD处理过程的累计时间。进一步地，由于整个迭代过程是采用DPD模块内置的迭代机制，经过设定的迭代次数后完成，迭代的中间过程不再受DPD模块输出数据给PA模块的具体时刻限制，即：只有当迭代过程结束后，才会把函数f₀及求逆模块的输出发送给PA模块，在迭代过程中，函数f₀及求逆模块的输出只参与迭代，不会发送给PA模块。这就将DPD模块的迭代进程与其最终输出相隔离，实现了“离线”迭代，从而消除了前述的时序无法匹配问题。

实验验证

具体的验证实施框架如图2、图4所示，即按照图2采用FPGA搭建预失真硬件场景，对于图2中的数字预失真(DPD)模块，按照图4的方式实现。另外，在图2中，功率放大器具备记忆非线性特征，其输入输出关系及相关参数如式(4)所示，参数计算模块获取PA模型参数后，将相关参数传递给数字预失真(DPD)模块。

c₁₀＝1.0513，c₃₀＝-0.0542，c₅₀＝-0.9657，

c₁₁＝-0.0680，c₃₁＝0.2234，c₅₁＝-0.2451，

c₁₂＝0.0289，c₃₂＝-0.0621，c₅₂＝0.1229 (4)

在验证方案中，PA的记忆深度为2，另外，将DPD的迭代次数k分别设置为0、1、2、…、6，以便对比观察随着迭代次数的变化，预失真效果的改善情况，作为最终确定所需硬件资源(与迭代次数相关)的依据。下面以迭代次数k＝3为例，说明当输入数据为x_n时，为了产生输出给PA模块的数据y_n，DPD模块的内部迭代过程。

1)初始化。将当前时刻以前第4、5时刻的输入数据x_n-4、x_n-5，分别假设为n-4、n-5时刻DPD发送给PA的数据，即：y_n-4＝x_n-4、y_n-5＝x_n-5，并将它们分别送入函数f₁、函数f₂模块。

2)依据PA模型函数f₁、f₂，分别得到y_n-4、y_n-5对n-3时刻输出的影响值f₁(y_n-4)、f₂(y_n-5)，并发送给函数f₀及求逆模块。

3)在函数f₀及求逆模块，依据输入数据x_n-3、f₁(y_n-4)、f₂(y_n-5)，按照式(3)计算f₀(y_n-3)，即：f₀(y_n-3)＝x_n-3-f₁(y_n-4)-f₂(y_n-5)。

4)按照上一步骤f₀(y_n-3)的计算结果，依据PA模型函数f₀的逆函数获得y_n-3，并输出给判决模块。

5)在判决模块，由于此时k＝3，表明迭代次数还未达到要求。因此，将输入的y_n-3经延时后依次发送给函数f₁、函数f₂模块，同时k＝k-1＝2。此时，函数f₁、函数f₂模块的输入分别是y_n-3、y_n-4。

6)在函数f₁、函数f₂模块，分别得到y_n-3、y_n-4对n-2时刻输出的影响值f₁(y_n-3)、f₂(y_n-4)，并发送给函数f₀及求逆模块。

7)在函数f₀及求逆模块，依据输入数据x_n-2、f₁(y_n-3)、f₂(y_n-4)，按照式(3)计算f₀(y_n-2)，即：f₀(y_n-2)＝x_n-2-f₁(y_n-3)-f₂(y_n-4)。

8)按照上一步骤f₀(y_n-2)的计算结果，依据PA模型函数f₀的逆函数获得y_n-2，并输出给判决模块。

9)在判决模块，由于此时k＝2，表明迭代次数还未达到要求。因此，将输入的y_n-2经延时后依次发送给函数f₁、函数f₂模块，同时k＝k-1＝1。此时函数f₁、函数f₂模块的输入分别是y_n-2、y_n-3。

10)在函数f₁、函数f₂模块，分别得到y_n-2、y_n-3对n-1时刻输出的影响值f₁(y_n-2)、f₂(y_n-3)，并发送给函数f₀及求逆模块。

11)在函数f₀及求逆模块，依据输入数据x_n-1、f₁(y_n-2)、f₂(y_n-3)，按照式(3)计算f₀(y_n-1)，即：f₀(y_n-1)＝x_n-1-f₁(y_n-2)-f₂(y_n-3)。

12)按照上一步骤f₀(y_n-1)的计算结果，依据PA模型函数f₀的逆函数获得y_n-1，并输出给判决模块。

13)在判决模块，由于此时k＝1，表明迭代次数还未达到要求。因此，将输入的y_n-1经延时后发送给函数f₁模块，同时k＝k-1＝0。此时，函数f₁、函数f₂模块的输入分别是y_n-1、y_n-2。

14)在函数f₁、函数f₂模块，分别得到y_n-1、y_n-2对n时刻输出的影响值f₁(y_n-1)、f₂(y_n-2)，并发送给函数f₀及求逆模块。

15)在函数f₀及求逆模块，依据输入数据x_n、f₁(y_n-1)、f₂(y_n-2)，按照式(3)计算f₀(y_n)，即：f₀(y_n)＝x_n-f₁(y_n-1)-f₂(y_n-2)。

16)按照上一步骤f₀(y_n)的计算结果，依据PA模型函数f₀的逆函数获得y_n，并输出给判决模块。

17)在判决模块，由于此时k＝0，表明迭代次数已经达到要求。因此，将输入的y_n发送给PA模块，本次迭代过程结束。

从上述过程可以看出，当迭代次数设置为3时，步骤1)～5)是首轮计算过程，步骤6)～9)是第一轮迭代过程，步骤10)～13)是第二轮迭代过程，步骤14)～17)是第三轮迭代过程。

由此可以看出，当设置迭代次数为0时，表示不进行迭代过程；当设置迭代次数为1时，在步骤1)，需将当前时刻以前第2、3时刻的输入数据x_n-2、x_n-3作为初始值，分别送入函数f₁、函数f₂模块；又例如，当设置迭代次数为6时，在步骤1)，需将当前时刻以前第7、8时刻的输入数据x_n-7、x_n-8作为初始值，分别送入函数f₁、函数f₂模块。当迭代次数为其它情况时，以此类推。

随着迭代次数k的变化，功率放大器输出与基带输入数据的归一化均方误差(NMSE)如表1所示。由表1可以看出，如果在DPD模块不进行迭代，直接将以前时刻的输入数据假设为以前时刻DPD模块的输出值，也就是k为0的情况，预失真的线性化改善较差(-62.9dB)。随着迭代次数的增加，改善效果逐渐提高。当迭代次数超过3时，NMSE一直保持在-75.8附近，说明只需要3次迭代就可以获得较好效果，趋于稳定状态。

表1PA输出与基带数据的归一化均方误差

迭代次数k	0	1	2	3	4	5	6
								NMSE(dB)	-62.9	-66.3	-74.9	-75.8	-75.8	-75.8	-75.8

为了展示频域效果，图5显示了迭代次数分别为1、3、6时功率放大器的输出频谱图。图中显示了未加数字预失真时功率放大器的输出频谱、加入数字预失真后功率放大器的输出频谱(DPD模块的迭代次数分别设置为1、3、6)。由图可以看出，加入DPD后，PA的杂散输出得到明显抑制，而且，3次迭代的抑制效果明显优于1次迭代，6次迭代的抑制效果与3次迭代效果基本相同。这表明，本方法只需要3次迭代过程就可以获得较好效果，因而只需要少量硬件资源就可以实现。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种在硬件场景下的数字预失真实现系统，包括基带数据模块、数字预失真模块、功率放大器模块和参数计算模块，其特征在于，所述数字预失真模块是一种循环迭代结构，包括函数f₀及求逆模块、判决模块、多个延时模块以及多个函数模块，延时模块和函数模块的数量由功率放大器的记忆深度确定；

其中，所述函数f₀及求逆模块的一个输入端连接所述基带数据模块的输出端，其输出端连接所述判决模块的输入端；

所述判决模块的一个输出端连接所述功率放大器模块和参数计算模块的输入端，另一个输出端连接所述延时模块的输入端；

所述多个延时模块的输出端分别连接所述多个函数模块的一个输入端，所述多个函数模块的另一个输入端连接至所述基带数据模块的输出端；

所述多个函数模块的输出端均连接至所述函数f₀及求逆模块的输入端。

2.根据权利要求1所述的一种在硬件场景下的数字预失真实现系统，其特征在于，所述多个延时模块为级联连接，其第一级延时模块的输入端连接至所述判决模块的输出端，其每一级延时模块的输出端均连接一个对应函数模块以及下一级延时模块的输入端。

3.一种基于权利要求1-2中任意一项所述系统的预失真实现方法，其特征在于，包括如下步骤：

S1、设定迭代次数k，将当前时刻以前第k+1至第k+t时刻的输入数据作为初始值，分别送入对应的函数f_i(i＝1，2，…，t)模块，其中t为功率放大器的记忆深度；

S2、各函数f_i(i＝1，2，…，t)模块根据功率放大器模型函数，分别计算对应输入的计算结果，并将结果发送给函数f₀及求逆模块；

S3、在函数f₀及求逆模块中按照

公式进行计算，并对计算结果进行求逆运算，输出结果给判决模块，其中，k为设定的迭代次数，t为功率放大器的记忆深度，x_n-k为当前时刻以前k时刻的基带输入数据，y_n-k为函数f₀及求逆模块的输出数据，y_n-i为函数f_i模块的输入数据，f_i(y_n-i)为函数f_i模块的输出数据；

S4、由判决模块判断迭代次数是否完成，如果已经完成，将输入数据发送给功率放大器模块，当前迭代过程结束；若未完成迭代，则将输入数据经延时后依次发送给各函数模块，同时迭代次数k＝k-1；

S5、重复步骤S2-S4，直至迭代次数k＝0，得到当前时刻数字预失真模块的输出值。

4.根据权利要求3所述的数字预失真实现方法，其特征在于，当且仅当迭代过程结束，所述函数f₀及求逆模块的输出会通过判决模块发送给功率放大器模块；在迭代过程中，所述函数f₀及求逆模块的输出只参与迭代过程。

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