CN103401513A - 一种功率放大器的数字预失真处理方法和装置 - Google Patents

Abstract

本发明涉及一种功率放大器的数字预失真处理方法和装置，包括预失真模块、前向数据采集模块、反馈数据采集模块、微处理器模块、控制模块；采集消峰后进入预失真模块的前向数据和经过功率放大器放大后反馈回来的同一数据源通道的反馈数据；采用基于QR分解的RLS方法计算预失真模块中记忆多项式的参数；当系数计算完成后，以并行方式更新到预失真模块的记忆多项式中的参数；经过消峰模块处理后的信号进入预失真模块进行记忆多项式计算，进行消除功率放大器非线性效应的预失真处理；循环采集、迭代计算使数字预失真处理处于收敛状态。从整体上提高了系统的实时性和降低了整个系统的资源消耗，能够对出现的异常情况进行处理，提高了系统的稳定性。

Description

一种功率放大器的数字预失真处理方法和装置

技术领域

本发明涉及通信领域中的数据处理方法和装置，特别涉及一种实现高效数字预失真处理的方法和装置，本发明属于通信领域。

背景技术

功率放大器（PA）是通信系统中影响系统性能关键部件，而非线性是功放的固有特性。PA的非线性会给系统带来误码率上升等方面的问题。为了降低非线性对系统性能的影响，一般使PA工作在较低的输入工作条件下（或称为回退），即，将PA工作曲线的线性部分作为工作区间。但是，对于目前新的传输体制，比如宽带码分复用（WCDMA）、正交频分复用（OFDM）、以及长期演进技术（LTE）等，输出的信号具有非常高的峰平比（PAPR），也就是说，信号包络的起伏非常大，这意味着PA需要从其饱和区回退很大的范围才能满足对信号峰值进行线性放大的要求，但是由于峰值信号并不经常出现，这样会大大降低PA的效率。

为了同时保证PA的线性和效率，可以使用多种方法对PA进行线性化处理，比如笛卡尔反馈技术、前馈线性化及数字预失真等方法。与反馈技术、前馈技术相比，数字预失真有着诸多优势：优异的线性化能力，充分利用数字信号处理器/变换器，保证系统的总体功率等等。因此，预失真技术是对功率放大器进行线性化的一种理想的技术。

预失真技术的基本思想是在调制后的输入信号与主功放级之间插入一个非线性模块，即预失真器，预失真器将输入信号扩展为非线性信号，而这种非线性特性正好和功放的压缩特性互补，这使得两者组合后的传输特征呈现线性化特性，从而消除PA输出的非线性特性。

数字预失真通常以两种方式实现，记忆模型和无记忆模型。无记忆模型主要是针对那些信号输出仅与当前通过该非线性系统的输入信号有关的PA类型。

实际上，当信号的带宽越来越宽时，PA的记忆效应越来越显著，其结果造成PA当前的输出不仅依赖于当前的输入信号，同时也和过去的输入相关，此时不能够忽略PA的记忆性。对于这种PA，无记忆预失真算法只能够提供非常有限的线化能力，因此，必须使用有记忆结构的数字预失真技术。

有记忆结构的数字预失真技术多采用记忆多项式预失真器来实现，对于记忆多项式预失真器的设计，就是用记忆多项式来逼近PA的非线性，其预失真器（PD）模型也是用多项式模型来描述。用数字预失真（DPDDigitalPre-DistortiON数字预失真）模块来更新PD模块的参数。一般来说，可以通过查找表（LTU），最小二乘法（RLS）和最小均方误差（LMS）算法来计算实时的系数值，并将这些参数复制给DPD模块，从而不断地更新DPD的预失真系数来得到正确的预失真结果。

现行的一些DPD数字预失真中存在的问题有：

1、为了使预失真器充分、正确。自适应算法需要处理大量的数据，并进行多次的迭代，这使算法的运算量大，耗时多，预失真器的系数更新缓慢，实时性不高，对快速变化的信号适应能力不佳，难以达到最佳的矫正效果。

2、由于要处理大量的源信号和反馈信号，自适应算法很复杂，需要的存储容量很大，这使整个系统对硬件要求很高，一些系统甚至需要额外的DSP处理器来运行算法，增加了系统成本，功耗和实现难度。

3、对数字预失真处理运行过程中出现的一些异常的情况的处理，恢复机制少，系统的稳定性和健壮性不高。

发明内容

本发明的目的在于克服现有技术的不足，提出一种功率放大器的数字预失真处理方法，极大地提高的处理效率。

本发明所采用的技术方案是：

一种功率放大器的数字预失真处理方法，包括以下步骤：（1）采集经过削峰模块消峰后进入预失真模块的前向数据和经过功率放大器放大后反馈回来的同一数据源通道的反馈数据；（2）将得到的前向数据和反馈数据进行数据延时计算，根据计算得到的延时进行数据对齐处理后，采用基于QR分解的RLS方法计算预失真模块中记忆多项式的参数，通过直接处理经QR分解的输入数据矩阵来完成最小二乘权向量的计算，快速计算出系数；（3）对得到的浮点型的系数进行2^9定点化处理以满足预失真模块中整数型系数要求，定点化处理的实现表达式为：

$y=x*(a_1*2^9+r$

$*(a_2*2^9+r$

$*(a_3*2^9+2^3*r$

$*(a_4*2^6+2*r*(a_5*2^5+r*(a_6*2^5+a_7*r*2^5)\left)\right)\left)\right))$

式中，a₁-a₇为多项式系数，x表示输入信号，r=|x|/2^15,y表示输出信号；

（4）当整数型系数计算完成后，以并行方式将该系数更新到预失真模块中，作为记忆多项式的参数；（5）经过消峰模块处理后的两路信号进入预失真模块进行记忆多项式计算，进行消除功率放大器非线性效应的预失真处理；预失真模块所采用的记忆多项式为：

$y\left(n\right)=\underset{k=1}{\overset{7}{\mathrm{\Σ}}}\underset{q=0}{\overset{3}{\mathrm{\Σ}}}{a}_{\mathrm{kq}}x(n-q){\left|x(n-q)\right|}^{k-1}$

其中，q取值0-3，表示记忆深度；k取值1-7，表示非线性的阶数；x(n-q)表示输入信号；y(n)表示经过记忆多项式后的输出；a_kq为记忆多项式的系数；

（6）重复步骤（1）重新开始采集预失真模块前的前向数据和功率放大器反馈回来的反馈数据，循环迭代计算使数字预失真处理处于收敛状态。

为了解决上述技术问题，本发明还提供了一种功率放大器的数字预失真处理装置，包括：预失真模块、前向数据采集模块、反馈数据采集模块、微处理器模块、控制模块；其中：前向数据采集模块和反馈数据采集模块均包括有触发监视模块、触发产生模块和RAM存储模块，前向数据采集模块和反馈数据采集模块在收到控制模块的采数命令后，前向数据采集模块采集经过消峰的前向数据并存储到前向数据采集模块的RAM存储模块中，反馈数据采集模块采集经过功率放大后反馈回来的反馈数据并存储到反馈数据采集模块的RAM存储模块中，完成前向数据和反馈数据的数据采集后，前向数据采集模块满足触发条件时向微处理器模块发送中断，同时微处理器模块通过控制模块控制前向数据采集模块和反馈数据采集模块同时停止数据采集；微处理器模块接收到外部中断后，通过外挂的快速单向链路总线读取前向和反馈数据后开始计算数据延时，进行数据对齐处理并计算记忆多项式的系数，当系数计算完成后，更新预失真模块的记忆多项式参数；经过消峰处理后的两路信号进入预失真模块进行记忆多项式计算，实现非线性数字预失真处理；微处理器模块对数字预失真处理过程中的异常情况进行处理。

本发明还提供了一种功率放大器的数字预失真处理装置，包括：预失真模块、前向数据采集模块、反馈数据采集模块、微处理器模块、控制模块；其中，所述预失真模块，通过数模转换模块连接到功率放大器的输入端，以记忆多项式形式对输入到功率放大器的信号进行数字预失真；所述前向数据采集模块，采集经过削峰处理后输入到所述预失真模块的前向数据，并将所述前向数据输出到所述微处理器模块；所述反馈数据采集模块，通过模数转换模块连接到功率放大器的输出端，采集经过功率放大器放大后的反馈数据，并将所述反馈数据输出到所述微处理器模块；所述微处理器模块，通过所述前向数据和所述反馈数据计算所述预失真模块的记忆多项式的系数，并将计算得到的系数更新到所述预失真模块；所述控制模块，控制所述前向数据采集模块和反馈数据采集模块的数据采集，对所述微处理器模块进行中断管理和异常处理。

本发明取得了以下技术效果：

1、将得到的前向和反馈数据进行计算数据延时，数据对齐处理并计算多项式的系数。

2、采用基于QR分解的RLS算法计算出多项式的参数，通过直接处理经QR分解的输入数据矩阵来完成最小二乘权向量的计算，快速计算出系数。

3、得到的浮点型的参数进行2^9定点化处理以满足PD模块中整型系数。

4、在FPGA实现中将定点化处理与记忆多项式进行结合，采用多个多项式并列方式实现定点化处理与记忆多项式计算，而不采用传统的滤波器计算方式，极大地提高了计算效率。

5、内置参数更新功能，负责更新PD的参数。

6、通过外挂FSL、AXI总线实现外界和微处理器数据的高速交换。从整体上提高了系统的实时性和降低了整个系统的资源消耗。

7、外挂一个控制模块，用于控制数字预失真过程，对出现的异常情况进行处理，提高了系统的稳定性。

附图说明

图1为运行DPD的硬件结构示意图；

图2为DPD数字预失真架构示意图；

图3为数据采集触发模块结构示意图；

图4为现有的PD记忆多项式滤波器计算形式示意图；

图5为优化后PD记忆多项式计算形式结构示意图；

图6为控制模块异常处理流程示意图；

具体实施方式

为了便于本领域普通技术人员理解和实施本发明，下面结合附图及具体实施方式对本发明作进一步的详细描述。

图1为在LTE数字中频系统中实施本发明的数字预失真处理方法的硬件结构示意图。

如图1中所示，基带单元101（BBU）对下行链路输入的基带信号经过的一系列处理后，将信号的频谱搬移到数字中频，并通过光纤接口106送到IR接口模块107。IR接口模块107完成解析IR接口协议的功能，解析后的数据首先送给DUC模块108进行数字上变频内插。由于OFDM调制的PAPR较高，内插后的数据进入CFR（CrestFactor Reduction削峰）模块109削峰，对中频信号的峰均比进行压缩，达到削峰的目的。CFR模块109输出的数据送入到DPD模块110进行数字预失真处理，DPD模块110输出的数据经过DAC接口111进入DAC模块114，转换为模拟信号后进入PA模块102。经过PA模块102功率放大后从同一通道反馈回来的数据经过ADC模块115转换为数字信号，转换后的反馈数据通过ADC接口112也进入到DPD模块110进行数字预失真处理。这样DPD模块110通过计算反馈数据和前向数据之间的延时，计算预失真装置的参数，并不断的更新参数并达到一个稳定的状态。从而保证PA的线性和效率不断地逼近理想的状态。

本发明提供的实现数字预失真处理方法的装置如图2所示，图2示出了图1所示实施例中DPD模块110的具体结构示意图。为简化起见，图2中的DAC模块104包括图1中的DAC接口111和DAC模块114的全部功能，图2中的ADC模块105包括图1中的ADC接口112和ADC模块115的全部功能

图2中虚线框所示出的DPD模块110为本发明提供的数字预失真处理装置，用于实现对功率放大器的输入信号进行数字预失真处理，其包括：PD模块201、微处理器模块202，控制模块203、前向数据采集模块204、反馈数据采集模块205；其中，经过CFR模块109消峰后输出的数据作为前向数据输入到PD模块201中，前向数据采集模块204在控制模块203的采数控制命令下采集输入到PD模块201中的前向数据，PD模块201使用记忆多项式对输入的前向数据进行预失真处理，输出的经过预失真处理的数据送入DAC模块104进行数模转换，转换为中频模拟信号输入到PA模块102进行功率放大；经过PA模块102功率放大后的模拟信号通过1/G模块103，消除放大增益后经过ADC模块105转换为反馈数据，反馈数据采集模块205在控制模块203的采数控制命令下采集该反馈数据；微处理器模块202读取前向数据采集模块204采集的前向数据和反馈数据采集模块205采集的反馈数据，计算前向数据和反馈数据的数据延时，进行数据对齐处理后依此来计算PD模块201所使用的记忆多项式的系数，并将计算完成的系数更新到PD模块201。

前向数据采集模块204和反馈数据采集模块205主要完成前向数据和反馈数据的采集/存储功能，前向数据采集模块204和反馈数据采集模块205可以采用相同硬件结构的数据采集触发模块300来实现。图3示出了本发明实施例中用于实现前向数据采集模块204和反馈数据采集模块205的数据采集触发模块结构示意图。该数据采集触发模块300由两个触发监视模块，即第一触发监视模块301和第二触发监视模块302、触发产生模块303和RAM存储模块304组成。该数据采集触发模块300所采集的输入数据Data_in被分为两路，同时输入第一触发监视模块301和第二触发监视模块302，第一触发监视模块301和第二触发监视模块302在数据采集Sync信号的控制下，分别对输入信号的幅值或者功率值进行累加处理分析，并和门限值进行比较判断，达到一定门限要求时输出对应的高低电平。第一触发监视模块301产生两位输出{t1,t2}到触发产生模块303，第二触发监视模块302产生两位输出{t3,t4}到触发产生模块303，到触发产生模块303根据输入的4位信号{t1,t2,t3,t4}是否满足触发条件来产生RAM存储模块304的读写控制信号Record和Stop，控制将采集的数据存储到RAM存储模块304中；触发产生模块303在数据采集结束时向外发送中断指示命令以通知数据采集结束。

数据采集触发模块300的数据采集工作的具体步骤如下：

步骤A、在控制模块203发出的外部采数命令控制下，数据采集触发模块300的第一触发监视模块301和第二触发监视模块302对输入信号的幅值或者功率值进行累加处理分析，并和门限值进行比较判断，达到一定门限要求时输出对应的高低电平。

步骤B、第一触发监视模块301和第二触发监视模块302产生4bit输出{t1,t2,t3,t4}，触发产生模块303根据此4bit输出是否满足一定的触发条件（4bit数据的值全为高电平{1,1,1,1}）来产生RAM存储模块304的读写控制信号Record和Stop，控制将采集的数据存储到RAM存储模块304中。

步骤C、同时，触发产生模块303在数据采集结束时向微处理器模块202发送中断指示命令interrupt，用于通知数据采集过程结束。

步骤D、微处理器模块202根据中断指示命令interrupt，读取数据采集触发模块300的RAM存储模块304中所存储的数据。

当微处理器模块202采用Xilinx微处理器（或者FPGA）来实现时，前向数据采集模块204和反馈数据采集模块205的RAM存储模块304中RAM的输出端口可以通过脉冲突发式缓存（PLB）或者AXI总线等方式连接到Xilinx微处理器的FSL（Fast Simplex Link）核。Xilinx微处理器模块通过FSL快速的读到采集的数据并进行处理，在一定程度上可以提高整个系统的实时性。

本发明还提供了一种实现高效数字预失真处理的方法，使用该方法可以提高预失真的实时性，有效的改善信号的非线性，尤其适合如图1-2所示出的硬件结构来使用，其实现步骤包括：

步骤1，在LTE的射频拉远单元（RRU）系统中，采集经过CFR模块消峰后的前向数据和经过PA后反馈回来的同一数据源通道的反馈数据。

步骤2，对得到的前向数据和反馈数据进行数据延时计算，将前向数据和反馈数据进行数据对齐处理，并依此计算记忆多项式的系数。优选地，采用基于QR分解的RLS算法计算出记忆多项式的参数，即通过直接处理经QR分解的输入数据矩阵来完成最小二乘权向量的计算，而不像标准RLS算法那样是通过处理输入数据的（时间平均）相关矩阵来完成权向量计算。故QR RLS算法在数值上比标准的RLS算法更稳定，且不需要进行矩阵求逆运算，大大减少了计算的复杂性，快速计算出系数。

步骤3，对得到的浮点型的系数进行2^9定点化处理以满足预失真模块中整数型系数要求。在本发明中，定点化系数采用2^9的量化定点化处理方式，达到了误差和数据溢出的一个较好的平衡。该定点化用以下表达式来表示：

$y=x*(a_1*2^9+r*(a_2*2^9+r*(a_3*2^9+2^3*r*(a_4*2^6+2*r*$

$(a_5*2^5+r*(a_6*2^5+a_7*r*2^5\left)\right)\left)\right)\left)\right)---\left(1\right)$

式中，a₁_a₇为多项式系数，x表示输入信号，r=|x|/2^15，y表示输出信号。

通过这种量化定点化的处理方式，本发明参数估计的准确性得到提升，提高了数字预处理对于功放非线性补偿的效果。步骤4，当整数型系数计算完成后，以并行方式将该系数更新到PD模块中，作为记忆多项式的参数。本发明在更新PD模块的参数之前，需要将得到的浮点型的参数进行定点化处理以满足PD模块中对所更新的系数需要是整型的要求。

步骤5，在射频拉远单元（RRU）系统中经过消峰模块CFR处理后的两路信号I、Q进入PD模块进行记忆多项式计算，实现非线性的预失真处理。采用以下记忆多项式作为预失真模型：

$y\left(n\right)={\mathrm{\Σ}}_{k=1}^7{\mathrm{\Σ}}_{q=0}^3{a}_{\mathrm{kq}}x(n-q){\left|x(n-q)\right|}^{k-1}---\left(2\right)$

其中，q取值0-3，表示记忆深度；k取值1-7，表示非线性的阶数；x(n-q)表示输入信号；y(n)表示经过记忆多项式后的输出；a_kq为多项式的系数。其展开式为：

$Y\left(n\right)={\mathrm{\Σ}}_{k=1}^7{\mathrm{\Σ}}_{q=0}^3{a}_{\mathrm{kq}}x(n-q){\left|r(n-q)\right|}^{k-1}={\mathrm{\Σ}}_{k=1}^7{a}_{0k}x\left(n\right){\left|r\left(n\right)\right|}^{k-1}+$

${\mathrm{\Σ}}_{k=1}^7{a}_{1k}x(n-1){\left|r(n-1)\right|}^{k-1}+{\mathrm{\Σ}}_{k=1}^7{a}_{2k}x(n-2){\left|r(n-2)\right|}^{k-1}+$

${\mathrm{\Σ}}_{k=1}^7{a}_{3k}x(n-3){\left|r(n-3)\right|}^{k-1}---\left(3\right)$

式中，r(n-q)=|x(n-q)|/2^15。

一般PD记忆多项式采用如图4所示的滤波器计算形式来实现。经过削峰的输出结果首先进入滤波器输入产生器，滤波器输入产生器根据输入x(n)产生公式3中的rk项（r(n),r(n)²,r(n)³,r(n)⁴,r(n)⁵,r(n)⁶）。采用7个并行的FIR滤波器来实现

项的计算，所有的预失真系数a_kq都以滤波器系数的形式写入，即当输入x(n)时，7个并行的FIR滤波器采用预失真系数a₀₁,a₀₂,a₀₃,a₀₄,a₀₅,a₀₆,a₀₇；当输入x(n-1)时，7个并行的FIR滤波器采用预失真系数a₁₁,a₁₂,a₁₃,a₁₄,a₁₅,a₁₆,a₁₇；当输入x(n-2)时，7个并行的FIR滤波器采用预失真系数a₂₁,a₂₂,a₂₃,a₂₄,a₂₅,a₂₆,a₂₇；当输入x(n-3)时，7个并行的FIR滤波器采用预失真系数a₃₁,a₃₂,a₃₃,a₃₄,a₃₅,a₃₆,a₃₇。该实现方式简洁易懂，但是由于现行的一些用于在FPGA中实现FIR滤波器计算的FIR-IP不支持系数的并行更新，在更新记忆多项式的系数时，每个滤波器系数需要采用串行方式写入到滤波器内，存在耗时较长的问题，而且更新系数过程中对于频谱出现紊乱的情况不容易控制。

为了解决上述技术问题，本发明了还提出了优化的PD记忆多项式计算形式结构，如图5所示，采用4个多项式并列就可以得到与图4功能等效的实现方式。

具体而言，就是将公式（3）中一个式子进行分解，得到下式的架构：

$x*(a_1+r*(a_2+r*(a_3+r*(a_4+r*(a_5+r*(a_6+a_7*r\left)\right)\left)\right)\left)\right)$

（4）

即每一个多项式的计算用公式（4）这种结构来实现对每个削峰输出的数据x(n)进行乘累加的运算，不采用滤波器的形式来实现，使四个表达为公式（4）的多项式分别输入x(n)，x(n-1)，x(n-2)，x(n-3)，将预失真多项式系数a_0ka_1k,a_2k,a_3k（k=1，2，…，7）更新到这四个多项式，即可通过式（4）的多项式形式来实现PD记忆多项式的功能。

这种记忆多项式的多项式实现形式可以采用硬件实现，微处理器模块或者其他CPU可以以并行方式将需要更新的系数发送到系数接口以快速完所有系数的更新。方便记忆多项式中的预失真系数a_kq在微处理器模块中计算、并由微处理器模块控制PD模块的系数更新，使得微处理器模块能够在1个时钟周期内能够完成对预失真器系数的更新。

步骤6，重复步骤1重新开始采集PD后的数据和PA反馈回来的数据进行下一步的计算，不断迭代计算使DPD处于收敛状态。

当采用如图2所示的DPD模块110来实现上述数字预失真处理方法时，DPD模块110的处理流程如下所述：

步骤1，前向数据采集模块204和反馈数据采集模块205在收到控制模块203的采数命令后，前向数据采集模块204采集经过CFR模块109消峰后的前向数据，反馈数据采集模块205采集经过PA放大后经过同一数据源通道反馈回来的反馈数据，并将采集到的前向数据和反馈数据分别存储到前向数据采集模块204和反馈数据采集模块205的RAM存储模块304中。

前向数据和反馈数据的数据采集完成后，在前向数据采集模块204满足触发条件时，向微处理器模块202发送中断，微处理器模块202通过控制模块203同时停止前向数据采集模块204和反馈数据采集模块205的数据采集。

步骤2，微处理器模块202接收到外部中断后，读取前向数据采集模块204中的前向数据和反馈数据采集模块205中的反馈数据，然后计算前向数据和反馈数据之间的数据延时，对前向数据和反馈数据进行数据对齐处理并计算PD模块201所使用的记忆多项式的系数。当记忆多项式的系数计算完成后，更新PD模块201的参数。当微处理器模块202使用Xilinx微处理器（或者FPGA）来实现时，可以通过外挂的快速单向链路总线（FSL总线）来读取前向数据采集模块204中的前向数据和反馈数据采集模块205中的反馈数据，以获得更好的实时性。

步骤3，RRU中经过CFR模块109消峰处理后的两路I、Q信号进入PD模块201进行记忆多项式计算，实现非线性的数字预失真处理（DPD）。其中，PD模块201所使用的记忆多项式如公式（3）所示，公式（3）的实现方式可以采用图4所示的FIR滤波器方式，也可以采用图5所示的多项式方式，优选采用图5所示的多项式方式。

在整个DPD工作的过程中，如果出现一些异常的情况，控制模块203还可以根据相应异常的情况做出不同的反应处理，以此提高系统的稳定性。

控制模块203可以是外挂在微处理器模块202上的一个控制单元，控制模块203的主要功能是发送数据采集命令，系数更新，中断管理，异常处理等功能。控制模块203的具体功能包括：

1、在运行DPD时向前向数据采集模块204和反馈数据采集模块205发送数据采集命令采集前向数据和反馈数据。

2、DPD在数据采集、系数计算完成后等操作完毕后更新对应的寄存器，通知微处理器模块202及时获取当前的状态，以进行下一步的操作。

3、通过使用中断的方法提高对外部信息采集的速率，提高实时性。

4、由于外部的中断源不止一个，故还可以进一步包括中断管理模块来对系统的中断源进行管理，采用设置优先级来区分不同中断的紧急情况。

5、对于异常情况，控制模块203还提供了一定的检测恢复机制，即控制模块203还提供了异常处理功能。这些异常情况包括有未采集到数据、计算过程中出现错误、无法实现时延对齐和其他的一些异常。控制模块203提供的异常处理流程如图6所示，其具体的流程如下：

步骤401：启动DPD处理流程，完成后进入步骤402；

步骤402：初始化微处理器，完成后进入步骤403；

步骤403：初始化DPD流程，完成后进入步骤404；

步骤404：发出数据采集命令，此时前向数据采集模块204和反馈数据采集模块205应当在收到数据采集的命令后开始数据采集工作，当控制模块203发出采数命令后，等待一定的时间后，如果控制模块203连续三次没有检测到数据采集完成信号，则判断为数据采集失败，直接完成该分支的代码，进入步骤408输出相关错误信息；否则，在数据采集完成后，进入步骤405；

步骤405、监视微处理器模块202进行的同步计算，同步计算包括将采集的前向和反馈的数据作相关运算，计算出数据的延时，然后根据延时将前向和反馈数据对齐；同步计算完成后进入步骤406，当检测到同步计算过程中出现错误，进入步骤408输出相关错误信息；

步骤406、监视微处理器模块202进行的系数计算，系数计算包括将对齐后的数据，进行基于QR分解的RLS算法，通过直接处理经QR分解的输入数据矩阵来完成最小二乘权向量的计算，计算出系数；系数计算完成后进入步骤407，当检测到同步计算过程中出现错误，进入步骤408输出相关错误信息；

步骤407、监视微处理器模块202进行的系数/状态更新，系数更新包括在系数计算完后，通过微处理器的总线将数据写入到FPGA中，来更新系数进行PD预失真计算的过程；状态更新包括更新一些状态寄存器的值，以供查询；系数/状态更新完成后进入步骤408输出相关完成信息，当检测到同步计算过程中出现错误，进入步骤408输出相关错误信息；

步骤408、在DPD运行信息中输出相关信息，输出完成后进入步骤403，重新进入DPD处理流程，循环执行。

为了实现本发明所提供的数字预失真处理方法和装置，用于进行记忆多项式系数计算和更新的微处理器模块202优选使用FPGA的软核来实现的，以得到处理数据速度快、占用资源少的优点，这很适合用来在DPD中对大量前向数据、反馈数据进行分析并快速计算记忆多项式系数。优选采用Xilinx FPGA来实现，可以利用FSL来读取采集到的前向数据和反馈数据，使用相应的软核来计算时延，然后通过基于QR分解的RLS算法计算出系数，并对系数进行定点化处理，同时还可以处理一些对外部的控制。采用Xilinx FPGA来实现微处理器模块的功能包括：

1、通过外挂FSL、AXI总线实现外界和微处理器数据的高速交换。从整体上提高了系统的实时性和降低了整个系统的资源消耗。

2、将得到的前向和反馈数据进行计算数据延时，数据对齐处理并计算多项式的系数。

采用基于QR分解的RLS算法计算出多项式的参数，通过直接处理经QR分解的输入数据矩阵来完成最小二乘权向量的计算，快速计算出系数。

3、得到的浮点型的参数进行2^9定点化处理以满足PD模块中整型系数。

4、内置参数更新功能，负责更新PD模块的参数。

5、外挂一个控制模块，用于控制数字预失真过程，对出现的异常情况进行处理，提供系统的稳定性。

整个DPD的设计通过使用微处理器模块做数据分析计算，不仅从硬件速度上，还是软件的算法上，都提高了参数计算速度，提高系统的实时性。在算法的量化定点化的处理上，参数估计的准确性得到提升，从而提高了数字预处理对于功放非线性补偿的效果。在平台上，经过多次迭代后，信号的邻近信道功率泄露比（ACRP）值可以得到有效的改善。通过控制模块对中断以及异常情况的处理措施，提高了整个系统的可靠性和稳定性。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种功率放大器的数字预失真处理方法，其特征在于包括以下步骤：

（1）采集经过削峰模块消峰后进入预失真模块的前向数据和经过功率放大器放大后反馈回来的同一数据源通道的反馈数据；

（2）将得到的前向数据和反馈数据进行数据延时计算，根据计算得到的延时进行数据对齐处理后，采用基于QR分解的RLS方法计算预失真模块中记忆多项式的参数，通过直接处理经QR分解的输入数据矩阵来完成最小二乘权向量的计算，快速计算出系数；

（3）对得到的浮点型的系数进行2^9定点化处理以满足预失真模块中整数型系数要求，定点化处理的实现表达式为：

$y=x*(a_1*2^9+r$

$*(a_2*2^9+r$

$*(a_3*2^9+2^3*r$

$*(a_4*2^6+2*r*(a_5*2^5+r*(a_6*2^5+a_7*r*2^5)\left)\right)\left)\right))$

式中，a₁-a₇为多项式系数，x表示输入信号，r=|x|/2^15,y表示输出信号；

（4）当整数型系数计算完成后，以并行方式将该系数更新到预失真模块中，作为记忆多项式的参数；

（5）经过消峰模块处理后的两路信号进入预失真模块进行记忆多项式计算，进行消除功率放大器非线性效应的预失真处理；预失真模块所采用的记忆多项式为：

$y\left(n\right)=\underset{k=1}{\overset{7}{\mathrm{\Σ}}}\underset{q=0}{\overset{3}{\mathrm{\Σ}}}{a}_{\mathrm{kq}}x(n-q){\left|x(n-q)\right|}^{k-1}$

其中，q取值0-3，表示记忆深度；k取值1-7，表示非线性的阶数；x(n-q)表示输入信号；y(n)表示经过记忆多项式后的输出；a_kq为记忆多项式的系数；

（6）重复步骤（1）重新开始采集预失真模块前的前向数据和功率放大器反馈回来的反馈数据，循环迭代计算使数字预失真处理处于收敛状态。

2.如权利要求1所述的功率放大器的数字预失真处理方法，其特征在于，所述步骤（1）中采集的前向数据由如下方式得到：

下行链路输入的基带信号通过基带单元BBU的处理后，将信号的频谱搬移到数字中频，并通过光纤将数字中频信号送到IR接口模块，IR接口模块完成解析IR接口协议的功能，解析后的数据首先送给数字上变频模块DUC进行内插，内插后的数据进入削峰模块对中频信号的峰均比进行压缩，削峰模块输出的数据送入到预失真模块，其中，将削峰模块输出到预失真模块的数据作为步骤（1）中所采集的前向数据；

所述步骤（1）中采集的反馈数据由如下方式得到：

预失真模块输出数据经过数模转换接口进入数模转换模块，转换为模拟信号后进入功率放大器，功率放大后从同一通道反馈回来的数据经过模数转换模块转换为数字信号；其中，将功率放大后从同一通道反馈回来的经过模数转换模块转换为数字信号的数据作为步骤（1）中所采集的反馈数据。

3.如权利要求1所述的功率放大器的数字预失真处理方法，其特征在于，其中的定点化处理与记忆多项式计算由FPGA完成，在FPGA实现中将预失真模块的记忆多项式与定点化处理相结合后表达为：

$y\left(n\right)=\underset{k=1}{\overset{7}{\mathrm{\Σ}}}\underset{q=0}{\overset{3}{\mathrm{\Σ}}}{a}_{\mathrm{kq}}x(n-q){\left|r(n-q)\right|}^{k-1}$

$=\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{0k}x\left(n\right){\left|r\left(n\right)\right|}^{k-1}+\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{1k}x(n-1){\left|r(n-1)\right|}^{\text{k-1}}$

$+\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{2k}x(n-2){\left|r(n-2)\right|}^{k-1}+\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{3k}x(n-3){\left|r(n-3)\right|}^{k-1}$

式中，r(n-q)=|x(n-q)|/2^15；

此时记忆多项式为4个多项式并列形式，4个多项式输入分别为x(n)，x(n-1)，x(n-2)，x(n-3)。

4.一种实现权利要求1或2或3所述的功率放大器的数字预失真处理方法的装置，其特征在于包括：预失真模块、前向数据采集模块、反馈数据采集模块、微处理器模块、控制模块；其中：

前向数据采集模块和反馈数据采集模块均包括有触发监视模块、触发产生模块和RAM存储模块，前向数据采集模块和反馈数据采集模块在收到控制模块的采数命令后，前向数据采集模块采集经过消峰的前向数据并存储到前向数据采集模块的RAM存储模块中，反馈数据采集模块采集经过功率放大后反馈回来的反馈数据并存储到反馈数据采集模块的RAM存储模块中，完成前向数据和反馈数据的数据采集后，前向数据采集模块满足触发条件时向微处理器模块发送中断，同时微处理器模块通过控制模块控制前向数据采集模块和反馈数据采集模块同时停止数据采集；

微处理器模块接收到外部中断后，通过外挂的快速单向链路总线读取前向和反馈数据后开始计算数据延时，进行数据对齐处理并计算记忆多项式的系数，当系数计算完成后，更新预失真模块的记忆多项式参数；

经过消峰处理后的两路信号进入预失真模块进行记忆多项式计算，实现非线性数字预失真处理；微处理器模块对数字预失真处理过程中的异常情况进行处理。

5.如权利要求4所述的装置，其特征在于，所述前向数据采集模块和反馈数据采集模块的触发监视模块对输入信号的幅值或者功率值进行分析和比较判断；

所述前向数据采集模块和反馈数据采集模块的触发产生模块根据触发监视模块的输出产生RAM存储模块的读写控制信号Record和Stop，控制将采集到的数据存储到RAM存储模块中，并在数据采集结束时向微处理器模块发送中断以通知微处理器模块数据采集结束。

6.如权利要求4所述的装置，其特征在于，所述微处理器模块在FPGA芯片上通过软核实现，通过外挂FSL、AXI总线实现外界和微处理器模块的数据高速交换。

7.如权利要求4所述的装置，其特征在于，所述控制模块的异常处理包括：

当发出采数命令后，等待一定的时间，如果连续三次没有检测到数据采集完成信号，在数字预失真运行信息中输出相关信息，并重新启动数字预失真处理流程。

8.如权利要求7所述的装置，其特征在于，所述控制模块的异常处理还包括：

监视微处理器模块的同步计算、系数计算、系数/状态更新流程，捕捉到错误异常后在数字预失真运行信息中输出相关信息，并重新启动数字预失真处理流程。

9.一种功率放大器的数字预失真处理装置，其特征在于包括：预失真模块、前向数据采集模块、反馈数据采集模块、微处理器模块、控制模块；其中，

所述预失真模块，通过数模转换模块连接到功率放大器的输入端，以记忆多项式形式对输入到功率放大器的信号进行数字预失真；

所述前向数据采集模块，采集经过削峰处理后输入到所述预失真模块的前向数据，并对所述前向数据进行存储；

所述反馈数据采集模块，通过模数转换模块连接到功率放大器的输出端，采集经过功率放大器放大后的反馈数据，并对所述反馈数据进行存储；

所述微处理器模块，从所述前向数据采集模块读取所述前向数据，从所述反馈数据采集模块读取所述反馈数据，通过所述前向数据和所述反馈数据计算所述预失真模块的记忆多项式的系数，并将计算得到的系数更新到所述预失真模块；

所述控制模块，控制所述前向数据采集模块和反馈数据采集模块的数据采集，对所述微处理器模块进行中断管理和异常处理。

10.如权利要求9所述的功率放大器的数字预失真处理装置，其特征在于，所述预失真模块采用的记忆多项式为：

$y\left(n\right)=\underset{k=1}{\overset{7}{\mathrm{\Σ}}}\underset{q=0}{\overset{3}{\mathrm{\Σ}}}{a}_{\mathrm{kq}}x(n-q){\left|r(n-q)\right|}^{k-1}$

$=\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{0k}x\left(n\right){\left|r\left(n\right)\right|}^{k-1}+\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{1k}x(n-1){\left|r(n-1)\right|}^{\text{k-1}}$

$+\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{2k}x(n-2){\left|r(n-2)\right|}^{k-1}+\underset{k=1}{\overset{7}{\mathrm{\Σ}}}{a}_{3k}x(n-3){\left|r(n-3)\right|}^{k-1}$

式中，q取值0-3，表示记忆深度；k取值1-7，表示非线性的阶数；a_kq为记忆多项式的系数；x(n-q)表示输入信号；r(n-q)=|x(n-q)|/2^15；y(n)表示经过记忆多项式后的输出；

该记忆多项式表达为4个多项式并列形式，4个多项式输入分别为x(n)，x(n-1)，x(n-2)，x(n-3)。

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