KR101113839B1 - 반도체칩 및 상기 반도체칩의 제조방법 - Google Patents

Abstract

본 발명은 반도체칩 및 반도체칩의 제조방법에 관한 것이다. 상기 반도체칩은, 소정의 내부 회로가 형성되어 있고 그 일측에는 상기 회로를 외부로 접속시키는 전극패드가 마련되어 있는 반도체칩에 있어서, 상기 반도체칩에는 상기 전극패드에 전기적으로 접속되며 전극패드보다 넓은 면적을 가지고 외부회로에 접하는 전도성패이스트가 도포된 것을 특징으로 한다.

또한 상기 제조방법은, 웨이퍼의 한쪽면에, 소정의 내부 회로 및 상기 회로를 외부로 접속시키는 전극패드를 갖는 다수의 반도체칩을 형성하는 칩형성단계와; 상기 칩형성단계를 통해 제작된 칩에 전도성패이스트를 도포하여 전극패드가 전도성패이스트에 커버되도록 하는 전도성패이스트도포단계와; 상기 전도성패이스트의 경화 후 웨이퍼를 절단하여 개별적인 칩을 얻는 절단단계를 포함하는 것을 특징으로 한다.

상기와 같이 이루어지는 본 발명은, 칩의 하부에 전극패드와 전기적으로 접속하는 도전성패이스트를 넓게 도포하여, 접속대상에 보다 넓은 면적으로 접속이 이루어져 본딩이 용이하며 본딩부위의 단락이 발생하지 않아 신뢰성이 높으며 생산성이 높다.

Description

반도체칩 및 상기 반도체칩의 제조방법{Semiconductor chip and Method of manufacturing the semiconductor chip}

도 1은 종래의 반도체칩이 탑재된 라디오주파수 인식태그를 도시한 구성도 이다.

도 2a는 상기 도 1에 도시한 반도체칩의 저면도이다.

도 2b는 상기 도 1에 도시한 반도체칩이 기판에 실장된 모습을 도시한 측면도이다.

도 3a 및 도 3b는 본 발명의 제 1실시예에 따른 반도체칩의 구성을 설명하기 위하여 도시한 도면이다.

도 4a 및 도 4b는 본 발명의 제 2실시예에 따른 반도체칩의 구성을 설명하기 위하여 도시한 도면이다.

도 5는 본 발명의 제 1실시예에 따른 반도체칩의 제조방법을 설명하기 위하여 도시한 도면이다.

도 6은 본 발명의 제 2실시예에 따른 반도체칩의 제조방법을 설명하기 위하여 도시한 도면이다.

도 7은 본 발명의 제 1실시예에 따른 반도체칩의 제조방법을 정리하여 나타낸 블록도이다.

도 8은 본 발명의 제 2실시예에 따른 반도체칩의 제조방법을 정리하여 나타낸 블록도이다.

<도면의 주요 부분에 대한 부호의 설명>

11:라디오주파수 인식태그(RFID tag)

13:기판 15:안테나

19,31,33:칩 19a,31b:전극패드

31a,33a:칩본체 31c:전도성패이스트(paste)

W:웨이퍼 X,Y:절단라인

S:슬릿

본 발명은 반도체칩 및 상기 반도체칩의 제조방법에 관한 것이다.

과학기술의 발전에 따라 반도체칩은 더욱 집적화 미세화하고 있다. 이러한 반도체칩은 거의 모든 전자제품에 필수적으로 사용되고 그 사용범위는 더욱 넓어지고 있다.

상기 반도체칩이 사용되는 분야의 하나로서 라디오주파수 인식태그(RFID tag)가 있다. 상기 인식태그는, 각종 필요한 데이터가 저장되어 있는 칩과, 상기 칩에 연결 접속되며 칩에 데이터를 입력하거나 입력된 데이터를 송출하는 송출 신호를 발신하는 안테나를 포함한다.

상기 태그를 이용하는 인식기술은, 칩에 저장되어 있는 각종 데이터를 무선주파수를 이용하여 비접촉방식으로 읽어내는 것으로서, 태그를 해당 상품이나 화물 또는 자재나 유가증권 또는 동식물 등에 부착하여, 대상물의 생산, 유통, 판매 등에 있어서의 관리 효율을 향상시킬 수 있게 한다.

도 1은 종래의 반도체칩이 사용된 일 예로서 라디오주파수 인식태그를 도시한 도면이다.

도시한 바와같이, 상기 라디오주파수 인식태그(11)는, 사각플레이트의 형태를 취하는 기판(13)과, 상기 기판(13)의 중앙에 위치하며 각종 정보가 입력되어 있는 칩(19)과, 상기 칩(19)의 단자 즉 전극패드(도 2a의 19a)에 접속되며 사각의 루프형태로 연장된 안테나(15)를 포함하여 구성된다.

상기 칩(19)의 내부에는 소정 회로(미도시)가 형성되어 있음은 물론 각종 정보가 저장되어 안테나(15)를 통해 외부의 판독기에 감응해 판독기에 링크된 컴퓨터를 통해 저장되어 있는 정보를 볼 수 있게 한다.

도 2a는 상기 도 1에 도시한 반도체칩의 저면도이다.

도시한 바와같이, 칩(19)의 저면에 두 개의 전극패드(19a)가 마련되어 있다. 상기 전극패드(19a)는 칩(19) 내부의 회로를 외부 회로 즉 안테나(15)와 접속시키는 역할을 하는 것이다. 상기 전극패드(19a)의 개수는 태그의 종류에 따라 달라질 수 있다.

도 2b는 상기 도 1에 도시한 반도체칩이 기판에 실장된 모습을 도시한 측면도이다.

도면을 참조하면, 기판(13)의 상면에 안테나(15)가 형성되어 있고, 상기 안테나(15)의 상부에 전극패드(19a)가 본딩되어 있음을 알 수 있다. 상기 안테나(15)에 대한 전극패드(19a)의 본딩은 플립칩본딩(flip chip bonding)이나 와이어본딩(wire bonding)에 의한다.

그런데 상기 칩(19)은 그 평면 크기가 보통 1mm×1mm 이하이므로 칩(19)의 저면에 마련되어 있는 전극패드(19a)의 크기는 눈에 잘 보이지 않을 정도로 매우 미세하다. 따라서 안테나(15)에 각 전극패드(19a)를 정확히 매칭시켜 본딩시키는 것은 매우 정확한 정밀성을 요구한다.

그러나 상기한 바와같이 전극패드(19a)의 크기가 안테나에 비해 워낙 작고 특히 전극패드(19a)가 칩(19)의 저면에 위치하므로 보이지 않아 안테나의 정확한 지점에 대한 전극패드(19a)의 위치 매김이 쉽지 않다. 상기 안테나(15)의 넓이가 넓다 하더라도 칩(19)의 안착시 정밀한 위치 선정이 힘들고 경우에 따라서 칩(19)이 화살표 a방향으로 돌아갈 경우 전극패드(19a)와 안테나의 접속 자체가 불가능해 질 수 있다.

또한 플립칩본딩을 하는 경우에는 안테나의 접합부위와의 거리는 물론 안테나간의 거리가 좁으므로 본딩 자체의 문제가 있다. 즉 안테나의 간격을 좁게 만들어야 하므로 본딩부위의 단락이 쉽게 발생할 수 있으며 전기접속의 에러가 있을 수 있다.

본 발명은 상기 문제점을 해소하고자 창출한 것으로서, 칩의 하부에 전극패 드와 전기적으로 접속하는 도전성패이스트를 넓게 도포하여, 접속대상에 보다 넓은 면적으로 접속이 이루어져 본딩이 용이하며 본딩부위의 단락이 발생하지 않아 신뢰성이 높은 반도체칩과 상기 반도체칩을 제조하는 반도체칩의 제조방법을 제공함에 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 반도체칩은, 소정의 내부 회로가 형성되어 있고 그 일측에는 상기 회로를 외부로 접속시키는 하나 이상의 전극패드가 마련되어 있는 반도체칩에 있어서, 상기 반도체칩에는 상기 전극패드의 상면에 형성되는 것으로 전극패드에 전기적으로 접속되며 전극패드보다 넓은 면적을 가지고 외부회로에 접하는 전도성층이 형성된 것을 특징으로 한다.

또한, 상기 전도성층은 각 전극패드를 커버한 상태로 칩의 상면과 측면에 밀착하는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명의 반도체칩 제조방법은, 웨이퍼의 한쪽면에, 소정의 내부 회로 및 상기 회로를 외부로 접속시키는 하나 이상의 전극패드를 갖는 다수의 반도체칩을 형성하는 칩형성단계와; 상기 칩형성단계를 통해 제작된 칩에 전도성층을 형성하여 전극패드가 전도성층에 커버되도록 하는 전도성층형성단계와; 상기 전도성층의 경화 후 웨이퍼를 절단하여 개별적인 칩을 얻는 절단단계를 포함하는 것을 특징으로 한다.

또한, 상기 전극패드는 하나의 칩에 적어도 두 개씩 마련되며, 각 전극패드는 이웃하는 칩의 적어도 하나의 전극패드와 함께 하나의 전도성층으로 커버되는 것을 특징으로 한다.

아울러, 상기 각 칩은 사각의 평면형상을 가지고 웨이퍼상에서 X방향 및 이에 직교하는 Y방향으로 배열되며, 상기 칩형성단계 완료후 각 칩과 칩의 사이에 X방향 또는 Y방향으로 연장되며 일정폭을 갖는 슬릿을 형성하는 슬릿가공단계가 더 포함되는 것을 특징으로 한다.

또한, 상기 전도성층 상기 전극패드를 그 내부에 포함하도록 소정폭을 가지고 그 중앙부에 상기 슬릿을 포함하는 것을 특징으로 한다.

또한, 상기 전도성층은 전도성패이스트이고 상기 전도성패이스트 도포 후에 경화시키는 단계를 더 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 하나의 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하기로 한다.

도 3a 및 도 3b는 본 발명의 제 1실시예에 따른 반도체칩의 구성을 설명하기 위하여 도시한 도면이다. 도 3a는 칩(31)의 저면도이다.

도 3a 및 도 3b를 참조하면, 본 실시예에 따른 반도체칩(31)은, 내부 회로가 형성되어 있는 칩본체(31a)와, 상기 칩본체(31a)의 저면에 위치하며 상기 내부회로를 외부로 접속시키기 위한 두 개의 전극패드(31b)와, 상기 각 전극패드(31b)를 커버하는 전도성패이스트(31c)를 포함하여 구성된다.

상기 전도성패이스트(31c)는 전도성 및 접착성이 있는 물질로서 그 내부에 전극패드(31b)를 포함한 상태로 접속대상인 안테나(15)에 밀착하여, 전극패드(31b)와 안테나(15)를 전기적으로 접속시킨다.

특히 상기 전도성패이스트(31c)는 칩본체(31a)의 저면에서 전극패드(31b)를 포함한 상태로 최대한 넓게 도포된다. 본 실시예에서 전도성패이스트(31c)는 전극패드(31b)가 두 개이므로 두 군데 위치하며 서로에 대해 이격됨은 물론이다. 경우에 따라 전극패드의 개수가 네 개 일 경우 전도성패이스트의 도포개소는 네 군데가 될 것이다.

상기 전도성패이스트(31c)는 접속대상에 비하여 매우 작은 크기의 전극패드(31b)를 커버하여 그 자체가 하나의 넓은 전극으로 기능하므로 안테나(15)에 칩(31)을 매우 쉽게 올릴 수 있다. 특히 전도성패이스트(31c)는 그 자체로 접착성이 있으므로 안테나(15)에 넓게 밀착할 수 있으므로 진동이나 충격에 의해 쉽게 단락될 염려가 없다.

도 4a 및 도 4b는 본 발명의 제 2실시예에 따른 반도체칩의 구성을 설명하기 위하여 도시한 도면이다.

도 4a 및 도 4b에 예를 든 반도체칩(33)은, 내부 회로가 형성되어 있는 칩본체(33a)와, 상기 칩본체(33a)의 저면에 배치되는 두 개의 전극패드(31b)와, 상기 칩본체(33a)의 저면 및 측면에 도포된 전도성패이스트(31c)를 포함하여 구성된다.

상기와 같이 칩본체(33a)의 측면에도 전도성패이스트(31c)를 도포하기 위하여 제 2실시예에 따른 반도체칩의 제작과정은 상기 제 1실시예의 제작과정과 달리 슬릿가공단계(도 8의 103)를 더 포함한다.

여하튼 상기와 같이 전도성패이스트(31c)가 칩본체(33a)의 측면에도 도포되어 있으므로 여건에 따라 접속대상부위 (본 실시예에서는 안테나(15))를 칩본체 (33a)의 측부에 접속시킬 수 도 있다.

도 5는 본 발명의 제 1실시예에 따른 반도체칩의 제조방법을 설명하기 위하여 도시한 도면이고, 도 7은 상기 제조방법을 정리하여 나타낸 순서도이다.

도시한 바와같이, 제 1실시예에 따른 반도체칩(31)의 제조방법은, 일단 웨이퍼(W)의 표면에 칩을 형성하는 칩형성단계(102)로 시작된다. 웨이퍼상에 원하는 회로패턴을 갖는 칩을 형성하는 공정은 공지의 방법에 의한다.

특히 상기 웨이퍼상에 형성되는 칩(31)은 사각형의 평면 형태를 취하며 웨이퍼상에서 X방향 및 이에 직교하는 Y방향으로 배열된다. 아울러 각 칩(31)의 내부에 형성되는 전극패드(31b)는 사각형태의 칩본체(31a)의 대각선 방향 귀퉁이부에 위치한다. 따라서 임의의 칩(31)의 한쪽 전극패드와 상기 칩에 X방향 또는 Y방향으로 이웃하는 칩의 전극패드(31b)는 칩 절단선(X 또는 Y)을 사이에 두고 근접 위치한다.

이는 전도성패이스트(31c)의 도포폭을 일정하게 유지한 상태로 상기 칩 절단선을 따라 도포할 경우 근접 위치하고 있는 두 개의 전극패드(31b)에 전도성패이스트(31c)를 효율적으로 도포할 수 있음을 의미한다.

상기 칩형성단계(102)가 완료된 후 전도성패이스트 도포단계(104)가 수행된다. 전도성패이스트 도포단계(104)는 웨이퍼의 표면에 일정폭의 전도성패이스트를 도포하여 전도성패이스트(31c)로 하여금 상기 각 전극패드(31b)를 커버하도록 하는 공정이다.

특히 상기 전도성패이스트(31c)를 도포하되, 도포폭 내에 상호 이웃하는 칩 의 두 개의 전극패드(31b)가 그 안에 포함되도록 조절한 후 절단라인(X 또는 Y)방향 (본 실시예에서는 Y방향으로 도포함)을 따라 도포한다. 도포두께는 전도성패이스트(31c)가 상기 전극패드(31b)를 가릴 수 있으면 충분하다.

상기 방법으로 일정폭의 전도성패이스트를 평행하게 다수 도포한 후 전도성패이스트(31c)가 경화되면 절단단계(106)가 이어진다. 상기 절단단계(106)는 공지의 소잉머신이나 레이져 커터를 이용하여 상기 절단라인(X 및 Y)을 따라 웨이퍼를 절단하여 완성된 개별칩을 얻는 단계이다.

상기 절단단계(106)를 마침으로써 칩(31)의 제조공정을 완료한다.

도 6은 본 발명의 제 2실시예에 따른 반도체칩의 제조방법을 설명하기 위하여 도시한 도면이고, 도 8은 제 2실시예에 따른 반도체칩의 제조방법을 정리하여 나타낸 블록도이다.

제 2실시예에 따른 제조방법은 상기한 제 1실시예의 제조방법과 거의 동일하며 다만 슬릿가공단계(103)가 더 포함된다.

즉 제 2실시예에 따른 반도체칩 제조방법은, 칩형성단계(102)를 마친 후 칩의 사이에 슬릿(S)을 형성하는 슬릿가공단계(103)를 포함한다.(도 6a). 상기 슬릿가공단계(103)는 상호 이웃하는 칩본체(33a)의 사이 사이에 일정폭 및 깊이의 슬릿을 X방향 또는 Y방향으로 형성하는 단계이다. 본 실시예에서는 상기 슬릿(S)을 Y방향 절단라인을 따라 형성하였다. 경우에 따라서 Y방향 대신 X방향으로 가공할 수 도 있음은 물론이다.

상기 슬릿가공단계(103)를 통해 소정폭 및 깊이의 슬릿(S)이 가공된 후 전도 성패이스트 도포단계(104)가 이어진다. 상기 전도성패이스트 도포단계(104)는 상기 슬릿(S)을 그 중심에 위치시킨 일정폭의 전도성패이스트(31c)를 도포하는 단계이다. 이 때 상기 전도성패이스트(31c)의 내부에 슬릿(S) 양측의 전극패드(31b)가 포함됨은 물론이다.

상기 전도성패이스트 도포단계(104)를 통해 도포된 전도성패이스트(31c)는 칩본체(33a)는 물론 슬릿(S)의 내부에도 충진된다.(도 6c 참조).

상기 전도성패이스트(31c)가 경화된 후 절단단계(106)가 이어진다. 상기 절단단계(106)는 상기한 절단라인(X 및 Y)을 따라 웨이퍼를 커팅하여 개별칩을 얻는 단계이다. 특히 Y방향 절단라인은 도 6c에 도시한 바와같이 슬릿(S)의 폭방향 중심을 통과하도록 하여 분리된 칩(33)의 양측벽(슬릿의 내벽면)에 전도성패이스트(31c)가 균등하게 남아있도록 한다.

상기 절단단계(106)를 통해 도 6d에 도시한 칩(33)을 얻음으로서 제 2실시예에 따른 반도체칩의 제조공정을 종료한다.

이상, 본 발명을 구체적인 실시예를 통하여 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정하지 않고, 본 발명의 기술적 사상의 범위내에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

상기와 같이 이루어지는 본 발명은, 칩의 하부에 전극패드와 전기적으로 접속하는 도전성패이스트를 넓게 도포하여, 접속대상에 보다 넓은 면적으로 접속이 이루어져 본딩이 용이하며 본딩부위의 단락이 발생하지 않아 신뢰성이 높으며 생산 성이 높다.

Claims (7)

1. 소정의 내부 회로가 형성되어 있고 그 일측에는 상기 내부 회로를 외부로 접속시키는 하나 이상의 전극패드가 마련되어 있는 반도체칩에 있어서,

   상기 반도체칩에는 상기 전극패드의 상면에 형성되는 것으로 상기 전극패드에 전기적으로 접속되며 상기 전극패드보다 넓은 면적을 가지고 외부회로에 접하는 전도성층이 형성되며,

   상기 전도성층은 상기 각 전극패드를 커버한 상태로 상기 반도체칩의 상면과 측면에 밀착하는 반도체칩.
2. 삭제
3. 웨이퍼의 한쪽면에, 소정의 내부 회로 및 상기 회로를 외부로 접속시키는 하나 이상의 전극패드를 갖는 다수의 반도체칩을 형성하는 칩형성단계와;

   상기 칩형성단계를 통해 제작된 칩에 전도성층을 형성하여 전극패드가 전도성층에 커버되도록 하는 전도성층형성단계와;

   상기 전도성층의 경화 후 웨이퍼를 절단하여 개별적인 칩을 얻는 절단단계를 포함하는 것을 특징으로 하는 반도체칩 제조방법.
4. 제 3항에 있어서,

   상기 전극패드는 하나의 칩에 적어도 두 개씩 마련되며, 각 전극패드는 이웃하는 칩의 적어도 하나의 전극패드와 함께 하나의 전도성층으로 커버되는 것을 특징으로 하는 반도체칩 제조방법.
5. 제 4항에 있어서,

   상기 각 칩은 사각의 평면형상을 가지고 웨이퍼상에서 X방향 및 이에 직교하는 Y방향으로 배열되며,

   상기 칩형성단계 완료후 각 칩과 칩의 사이에 X방향 또는 Y방향으로 연장되며 일정폭을 갖는 슬릿을 형성하는 슬릿가공단계가 더 포함되는 것을 특징으로 하는 반도체칩 제조방법.
6. 제 5항에 있어서,

   상기 전도성층 상기 전극패드를 그 내부에 포함하도록 소정폭을 가지고 그 중앙부에 상기 슬릿을 포함하는 것을 특징으로 하는 반도체칩 제조방법.
7. 제 3항 내지 제 6항 중 어느 하나의 항에 있어서,

   상기 전도성층은 전도성패이스트이고 상기 전도성패이스트 도포 후에 경화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체칩 제조방법.

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