KR101103775B1 - GaN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME - Google Patents

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Abstract

본 발명은 질화물계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다. The present invention relates to a structure for increasing a breakdown voltage of a nitride semiconductor device and reducing a leakage current and a manufacturing method thereof.

본 발명의 질화물계 반도체 소자는, 질화물 반도체 기판과; 상기 질화물 반도체 기판 위에, 적어도 하나의 콘택홀을 구비하여 형성된 유전층과; 상기 콘택홀을 통해 상기 질화물 반도체 기판과 접속되며, 상기 유전층 상으로 연장되어 있는 제1 전극; 및 상기 질화물 반도체 기판과 접속되는 제2 전극을 포함하며, 상기 제1 전극은, 역(방향) 바이어스될 경우 상기 제1 전극 모서리 하부의 상기 질화물 반도체 기판에 균일하게 전계를 전개시키는 경사면 필드플레이트를 형성하도록, 상기 콘택홀 내에 형성되는 상기 제1 전극 측벽은 상기 질화물 반도체 기판의 상부 표면에 대해 예각으로 경사지게 형성됨을 특징으로 한다. A nitride-based semiconductor device of the present invention comprises: a nitride semiconductor substrate; A dielectric layer formed on the nitride semiconductor substrate and having at least one contact hole; A first electrode connected to the nitride semiconductor substrate through the contact hole and extending on the dielectric layer; And a second electrode connected to the nitride semiconductor substrate, wherein the first electrode includes a sloped field plate for uniformly spreading an electric field on the nitride semiconductor substrate under the corner of the first electrode when biased in the reverse direction The first electrode sidewall formed in the contact hole is formed to be inclined at an acute angle with respect to the upper surface of the nitride semiconductor substrate.

질화물계 반도체 소자, 누설전류, 항복저항, 필드플레이트, 공핍영역 Nitride based semiconductor device, leakage current, yield resistance, field plate, depletion region

Description

질화물계 반도체 소자 및 그 제조방법{GaN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a nitride semiconductor device and a method of manufacturing the same. BACKGROUND ART [0002]

본 발명은 질화물계 반도체 소자에 관한 것으로, 특히 GaN계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키는 구조 및 그 제조방법에 관한 것이다. The present invention relates to a nitride semiconductor device, and more particularly, to a structure and a manufacturing method thereof for increasing a breakdown voltage of a GaN semiconductor device and reducing a leakage current.

와이드 밴드-갭 특성을 가진 질화갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압, 낮은 진성캐리어 밀도 등 전력용 스위치 분야에 적합한 특성을 가지고 있어 전력 반도체 분야에서 많은 관심을 받고 있다. GaN 물질 기반 반도체 소자로는 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계효과 트랜지스터(metal semiconductor field effect transistor), 고전자이동도 트랜지스터(high electron mobility transistor) 등이 있다. Gallium nitride (GaN) materials with wide band-gap characteristics are attracting much attention in the power semiconductor field because of their excellent forward characteristics, high breakdown voltage and low intrinsic carrier density, which are suitable for power switch applications. GaN material based semiconductor devices include Schottky barrier diodes, metal semiconductor field effect transistors, and high electron mobility transistors.

한편, 역방향 누설전류 특성은 GaN 소자뿐 아니라 다른 반도체 소자에서도 중요한 특성으로, 큰 역방향 누설전류는 소자의 전력소모를 증가시키고 항복전압을 감소시킨다. GaN 소자에서 발생하는 누설전류의 가장 큰 원인은 GaN 기판 성장 시에 발생하는 격자 불일치로 인한 다양한 결함으로 알려져 있다. 소자의 역방향 동 작시 쇼트키 게이트 모서리에 전계가 집중되는데, GaN 웨이퍼 상에 존재하는 결함 및 전위(dislocation)는 쇼트키 게이트 모서리의 터널링 현상을 가속화시켜 소자의 큰 누설전류와 낮은 항복현상의 원인이 된다. 따라서 쇼트키 게이트 모서리에서의 전계집중을 완화시키면 누설전류는 감소하고 항복전압은 증가한다.On the other hand, reverse leakage current characteristics are important characteristics not only in GaN devices but also in other semiconductor devices, and a large reverse leakage current increases the power consumption of the device and reduces the breakdown voltage. The most common cause of leakage currents in GaN devices is known as various defects due to lattice mismatch occurring during GaN substrate growth. In reverse operation of the device, the electric field is concentrated on the edge of the Schottky gate. Defects and dislocations on the GaN wafer accelerate the tunneling phenomenon of the Schottky gate edge, causing large leakage current and low yielding of the device. do. Therefore, when the field concentration at the Schottky gate edge is relaxed, the leakage current decreases and the breakdown voltage increases.

GaN 소자의 누설전류를 억제하기 위한 방법으로 플로팅 게이트(floating gate), 필드-모듈레이트 플레이트(field-modulating plate), 오버랩 게이트(overlapping gate structure), 소스 확장 필드플레이트(source extended field palte), 다중 필드플레이트(multiple field plates) 등 다양한 전계집중 완화 구조가 개발되고 있다. Methods for suppressing the leakage current of a GaN device include a floating gate, a field-modulating plate, an overlapping gate structure, a source extended field palette, Various field concentration mitigation structures such as multiple field plates are being developed.

필드플레이트는 게이트 전극 모서리의 전계집중을 완화시키기 위한 구조 중 하나로서, 도 1은 종래기술에 따른 필드플레이트가 적용된 AlGaN/GaN 고전자이동도 트랜지스터의 일반적인 구조를 개략적으로 나타낸 단면도이다. FIG. 1 is a cross-sectional view schematically showing a general structure of an AlGaN / GaN high electron mobility transistor to which a field plate according to the related art is applied.

도 1을 참조하면, 종래의 필드플레이트가 적용된 AlGaN/GaN 고전자이동도 트랜지스터는 AlGaN/GaN 이종접합 에피택셜층(110) 위에 서로 이격 배치된 소스 전극(120) 및 드레인 전극(130)과, 소스 전극(120) 및 드레인 전극(130) 사이의 에피택셜층(110) 위에 형성되며 콘택홀을 구비하고 있는 패시베이션층(140)과, 콘택홀을 통해 에피택셜층과 접속하고 있는 게이트 필드플레이트(150)로 구성된다. 상기 게이트 필드플레이트(150)는 패시베이션층(140) 상에서 드레인을 향하여 연장된 필드플레이트 확장부(150')를 구비하고 있다. 1, an AlGaN / GaN high electron mobility transistor to which a conventional field plate is applied includes a source electrode 120 and a drain electrode 130 spaced apart from each other on an AlGaN / GaN heterojunction epitaxial layer 110, A passivation layer 140 formed on the epitaxial layer 110 between the source electrode 120 and the drain electrode 130 and having a contact hole and a gate field plate 140 connected to the epitaxial layer through the contact hole. 150). The gate field plate 150 includes a field plate extension 150 'extending toward the drain on the passivation layer 140.

이와 같이 게이트 필드플레이트를 적용하게 되면 소자의 역방향 전압 인가시 게이트 전극뿐만 아니라 필드플레이트 확장부(150') 하단에도 공핍층(D)이 생성됨으로써 게이트 전극 모서리 부분에서의 전계집중을 완화 및 분산시킬 수 있다. When the gate field plate is applied in this way, a depletion layer D is formed not only in the gate electrode but also in the lower end of the field plate extension 150 'when a reverse voltage is applied to the device, thereby alleviating and dispersing the electric field concentration at the edge portion of the gate electrode .

그러나, 종래의 필드플레이트 구조 하에서는 도 1에 도시된 바와 같이 게이트 전극 모서리 부분 하단(E)에서 공핍층이 부채꼴 형태로 확장됨에 따라 소자의 누설전류와 항복전압 특성을 개선하는데 한계가 있다. However, under the conventional field plate structure, as shown in FIG. 1, the depletion layer expands at a lower end (E) of the edge portion of the gate electrode in a sector shape, thereby limiting a leakage current and a breakdown voltage characteristic of the device.

따라서 본 발명은 게이트 전극 모서리 부분에서의 전계집중을 효과적으로 완화할 수 있는 질화물계 반도체 소자 및 그 제조방법을 제공하고자 한다. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a nitride-based semiconductor device capable of effectively alleviating electric field concentration at a corner portion of a gate electrode and a method of manufacturing the same.

이를 위해 본 발명의 질화물계 반도체 소자는 질화물 반도체 기판과; 상기 질화물 반도체 기판 위에, 적어도 하나의 콘택홀을 구비하여 형성된 유전층과; 상기 콘택홀을 통해 상기 질화물 반도체 기판과 접속되며, 상기 유전층 상으로 연장되어 있는 제1 전극; 및 상기 질화물 반도체 기판과 접속되는 제2 전극을 포함하며, 상기 제1 전극은, 역(방향) 바이어스될 경우 상기 제1 전극 모서리 하부의 상기 질화물 반도체 기판에 균일하게 전계를 전개시키는 경사면 필드플레이트를 형성하도록, 상기 콘택홀의 측벽은 상기 질화물 반도체 기판의 상부 표면에 대해 예각으로 경사지는 경사각을 갖도록 형성되고, 상기 콘택홀의 측벽의 경사각은 식각선택비에 의해 조절됨을 특징으로 한다.To this end, the nitride-based semiconductor device of the present invention comprises a nitride semiconductor substrate; A dielectric layer formed on the nitride semiconductor substrate and having at least one contact hole; A first electrode connected to the nitride semiconductor substrate through the contact hole and extending on the dielectric layer; And a second electrode connected to the nitride semiconductor substrate, wherein the first electrode includes a sloped field plate for uniformly spreading an electric field on the nitride semiconductor substrate under the corner of the first electrode when biased in the reverse direction The sidewall of the contact hole is formed to have an inclined angle inclined at an acute angle with respect to the upper surface of the nitride semiconductor substrate, and the inclination angle of the sidewall of the contact hole is controlled by the etching selectivity.

상기 식각선택비는 상기 유전층의 식각을 위한 식각제의 희석 비율을 조절함으로써 결정됨을 특징으로 한다. Wherein the etch selectivity is determined by controlling the dilution rate of the etchant for etching the dielectric layer.

상기 질화물계 반도체 소자는 고전자 이동도 트랜지스터로서, 상기 제1 전극은 게이트 전극이고, 상기 제2 전극은 소스/드레인 전극임을 특징으로 한다. The nitride based semiconductor device is a high electron mobility transistor, wherein the first electrode is a gate electrode, and the second electrode is a source / drain electrode.

상기 질화물 반도체 기판은 AlGaN/GaN 이종접합구조를 포함하며, 상기 질화물계 반도체 소자는 GaN 이종접합 웨이퍼를 이용한 수평형 다이오드, GaN 금속-반도체 전계효과 트랜지스터, GaN 쇼트키 장벽 다이오드, 수직형 GaN 쇼트키 장벽 다이오드, GaN 금속-절연체-반도체 전계효과 트랜지스터 중 어느 하나인 것을 특징으로 한다. Wherein the nitride semiconductor substrate comprises an AlGaN / GaN heterojunction structure, wherein the nitride semiconductor device comprises a horizontal diode using a GaN heterojunction wafer, a GaN metal-semiconductor field effect transistor, a GaN Schottky barrier diode, a vertical GaN Schottky A barrier diode, and a GaN metal-insulator-semiconductor field-effect transistor.

또한, 본 발명에 따른 질화물계 반도체 소자의 제조방법은 기판 위에 질화물 반도체층을 형성하는 과정과; 상기 질화물 반도체층 위에 유전층을 형성한 다음 사진 및 식각 공정을 통해 상기 유전층을 일부 식각하여 콘택홀을 형성하되, 상기 콘택홀의 측벽이 상기 질화물 반도체층 표면에 대해 예각으로 경사진 경사각을 갖는 경사면 콘택홀을 형성하는 과정과; 상기 경사면 콘택홀 및 상기 유전층 위에 제1 전극물질을 적층한 다음 패턴 형성하여 측벽 경사면을 구비하는 제1 전극을 형성하는 과정; 및 제2 전극을 형성하는 과정을 포함하고, 상기 경사면 콘택홀의 경사각은 식각선택비에 의해 조절됨을 특징으로 한다.A method of manufacturing a nitride semiconductor device according to the present invention includes: forming a nitride semiconductor layer on a substrate; And forming a contact hole by partially etching the dielectric layer through a photolithography and etching process after forming a dielectric layer on the nitride semiconductor layer, wherein a sidewall of the contact hole is formed in an inclined surface contact hole having an inclined angle inclined at an acute angle with respect to a surface of the nitride semiconductor layer ; Depositing a first electrode material on the sloped contact hole and the dielectric layer, and patterning the first electrode material to form a first electrode having a sloped side wall; And forming a second electrode, wherein an inclination angle of the inclined surface contact hole is controlled by an etch selectivity ratio.

상기 식각선택비는 상기 유전층의 식각을 위한 식각제의 희석 비율을 조절함으로써 결정됨을 특징으로 한다. Wherein the etch selectivity is determined by controlling the dilution rate of the etchant for etching the dielectric layer.

상기 제1 전극은 리프트-오프 공정에 의해 패턴 형성됨을 특징으로 한다. The first electrode is patterned by a lift-off process.

본 발명에 의하면, 게이트 전극 모서리 부분 하단에서 공핍층이 경사면을 따라 직선에 가깝게 확장됨으로써 종래 부채꼴 형태로의 확장에 비해 전계집중이 크게 완화된다. 이에 따라 누설전류가 감소하고 항복전압이 증가하며, 순방향 전류-전압 특성을 저하시키지 않으면서 소자의 역방향 특성을 효과적으로 개선할 수 있다. According to the present invention, since the depletion layer extends close to a straight line along the inclined plane at the lower end of the gate electrode corner, electric field concentration is significantly reduced as compared with the expansion in the conventional sector form. As a result, the leakage current is reduced, the breakdown voltage is increased, and the reverse characteristic of the device can be effectively improved without deteriorating the forward current-voltage characteristic.

이하, 본 발명에 따른 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same components in the drawings are denoted by the same reference numerals and symbols as possible even if they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 2는 본 발명에 따른 경사면 필드플레이트가 적용된 질화물계 반도체 소자의 제1 실시예의 구성을 나타낸 도면으로, AlGaN/GaN 고전자이동도 트랜지스터(HEMT)(200)의 개략적인 단면도이다. FIG. 2 is a schematic cross-sectional view of an AlGaN / GaN high electron mobility transistor (HEMT) 200 showing the structure of a first embodiment of a nitride semiconductor device to which an inclined surface field plate according to the present invention is applied.

도 2를 참조하면, 본 발명에 따른 AlGaN/GaN 고전자이동도 트랜지스터(200)는, AlGaN/GaN 이종접합 에피택셜층(210)으로 된 질화물 반도체 기판(210) 위에 서로 이격 배치된 소스 전극(220) 및 드레인 전극(230)(제2 전극)과, 상기 소스 전 극(220) 및 드레인 전극(230) 사이의 상기 에피택셜층(210) 위에 형성되며 콘택홀을 구비하고 있는 유전층(240)과, 콘택홀을 통해 상기 에피택셜층과 접속하도록 형성된 게이트 전극(250)(제1 전극)을 포함한다. 상기 게이트 전극(250)은 유전층(240) 상에서 소스 전극(220)과 드레인 전극(230)을 향하여 각각 연장된 필드플레이트 확장부(250')를 구비하고 있으며, 콘택홀 내의 측벽 부분(S)이 상기 에피택셜층(210) 상부 표면에 대해 경사지게 형성된 경사면 구조이다. 필드플레이트 확장부(250')를 구비하는 게이트 전극(250)은 역(방향) 바이어스 시 게이트 전극 모서리 하부의 질화물 반도체 기판으로 전계(electric field)를 균일하게 전개시키는 필드플레이트(tapered field plate)를 형성하게 되며, 특히, 측벽(S)을 경사지게 형성하는 경우, 역(방향) 바이어스 시에 게이트 전극 모서리 하부의 공핍층(D')이 경사면을 따라 직선에 가깝게(E') 확장함으로써 전계집중을 효과적으로 완화할 수 있다.2, an AlGaN / GaN high electron mobility transistor 200 according to the present invention includes a source electrode (not shown) disposed on a nitride semiconductor substrate 210 formed of an AlGaN / GaN heterojunction epitaxial layer 210, A dielectric layer 240 formed on the epitaxial layer 210 between the source electrode 220 and the drain electrode 230 and having a contact hole, And a gate electrode 250 (first electrode) formed to be connected to the epitaxial layer through a contact hole. The gate electrode 250 includes a field plate extension 250 'extending from the dielectric layer 240 toward the source electrode 220 and the drain electrode 230. The sidewall portion S' And an inclined surface structure inclined with respect to the upper surface of the epitaxial layer 210. The gate electrode 250 having the field plate extension 250 'may be a tapered field plate for uniformly developing an electric field to the nitride semiconductor substrate under the edge of the gate electrode in reverse bias In particular, when the side wall S is formed to be inclined, the depletion layer D 'under the edge of the gate electrode at the edge of the gate electrode is extended to a straight line E' Can be effectively mitigated.

도 3은 경사면 구조에 따른 전계집중 완화 효과를 시뮬레이션한 것으로, 필드플레이트를 구비하지 않는 AlGaN/GaN HEMT(■), 측벽이 수직(90°)인 일반적인 필드플레이트가 적용된 AlGaN/GaN HEMT(●) 및 본 발명에 따른 경사면(30°) 필드플레이트가 적용된 AlGaN/GaN HEMT(△) 소자의 게이트 모서리에서의 전계를 비교하여 나타낸 도면이다. 본 시뮬레이션에서 게이트 전극의 길이는 4㎛로 동일하며 필드플레이트는 소스 전극 쪽으로 1㎛, 드레인 전극 쪽으로 2㎛ 연장시키고, 경사면의 각도는 30°로 하였다. FIG. 3 is a graph simulating the effect of field concentration relaxation according to the inclined plane structure. The AlGaN / GaN HEMT (.circle-solid.) With no field plate and the AlGaN / GaN HEMT And an AlGaN / GaN HEMT (DELTA) element to which a slope (30 DEG) field plate according to the present invention is applied. In this simulation, the length of the gate electrode is equal to 4 mu m, and the field plate extends 1 mu m toward the source electrode and 2 mu m toward the drain electrode, and the angle of the slope is 30 DEG.

도 3에 도시된 바와 같이, 필드플레이트 적용시 게이트 모서리의 전계는 1.16e7 V/cm에서 8.48e6 V/cm로 감소하고, 경사면(30°) 필드플레이트 적용시 전계는 6.06e6 V/cm로 감소한다. 즉, 필드플레이트를 적용하지 않는 것에 비해 측벽이 수직인 필드플레이트를 적용하면 전계집중이 완화되며, 측벽이 수직인 필드플레이트에 비해 경사면 필드플레이트를 적용하면 게이트 모서리에서의 전계집중이 더욱 완화되는 것을 시뮬레이션을 통해 확인할 수 있다.As shown in FIG. 3, the electric field of the gate edge is reduced from 1.16e7 V / cm to 8.48e6 V / cm when the field plate is applied, and the electric field is decreased to 6.06e6 V / cm when the field plate is sloped do. That is, application of a field plate having a side wall perpendicular to that of a field plate is mitigated, and concentration of an electric field at a gate edge is further alleviated by applying an inclined field plate to the field plate having a side wall perpendicular Simulation can be confirmed.

상기 구성을 갖는 본 발명에 따른 경사면 필드플레이트를 구비하는 AlGaN/GaN 고전자이동도 트랜지스터(200)의 구체적인 구성 및 제조방법은 다음과 같다. A detailed structure and manufacturing method of the AlGaN / GaN high electron mobility transistor 200 having the slope field plate according to the present invention having the above-described structure will be described below.

다시 도 2를 참조하면, 상기 AlGaN/GaN 이종접합 에피택셜층(210)은 반절연성(semi-insulating) 4H-SiC 기판(201) 위에 금속유기화학기상증착법(MOCVD) 등에 의해 성장된 결정핵 생성층(202), GaN 버퍼층(203), AlGaN 장벽층(204) 및 GaN 캡층(205)을 포함한다. 2, the AlGaN / GaN heterojunction epitaxial layer 210 is formed on a semi-insulating 4H-SiC substrate 201 by a metal organic chemical vapor deposition (MOCVD) process, Layer 202, a GaN buffer layer 203, an AlGaN barrier layer 204, and a GaN cap layer 205.

상기 기판(201)은 반절연성 기판 외에도 고저항을 갖거나 n형 또는 p형으로 도핑될 수 있으며, 실리콘 카바이드(silicon carbide), 실리콘, 사파이어 또는 다른 적절한 기판 물질을 사용할 수 있다. In addition to the semi-insulating substrate, the substrate 201 may have a high resistance, be doped with n-type or p-type, and may use silicon carbide, silicon, sapphire or other suitable substrate material.

상기 결정핵 생성층(202)은 기판(201)과 그 위에 형성될 질화물 반도체층(203) 사이의 결정격자 부정합으로 인한 결함을 최소화하기 위한 것이다. The crystal nucleation layer 202 is for minimizing defects due to crystal lattice mismatch between the substrate 201 and the nitride semiconductor layer 203 to be formed thereon.

상기 GaN 버퍼층(203)과 AlGaN 장벽층(204)은 헤테로 구조(hetero-structure)로써, AlGaN은 GaN 보다 밴드갭이 더 넓으며, GaN 버퍼층(203)과 AlGaN 장벽층(204) 사이에 이차원 전자가스(two-dimensional electron gas; 2DEG) 농도를 갖는 채널을 형성한다. 2DEG는 높은 전자 이동도를 가지며 고주파수에서 HEMT에 매우 높은 상호 컨덕턴스(trans-conductance)를 제공한다.The GaN buffer layer 203 and the AlGaN barrier layer 204 have a hetero structure such that AlGaN has a wider bandgap than that of GaN and a two dimensional electron barrier layer is formed between the GaN buffer layer 203 and the AlGaN barrier layer 204. [ To form a channel with a two-dimensional electron gas (2DEG) concentration. 2DEG has a high electron mobility and provides very high trans-conductance to HEMTs at high frequencies.

상기 GaN 캡층(205)은 항복전압 개선 및 표면누설전류 감소를 위한 에피택셜층으로, AlGaN 장벽층(204)과 GaN 캡층(205)은 비의도적 도핑층(unintentionally doped; UID)으로 구성하는 것이 소자의 항복전압을 더 높일 수 있다. GaN 캡층(205)은 소자응용분야에 따라서 생략할 수도 있다. The GaN cap layer 205 is an epitaxial layer for improving the breakdown voltage and reducing the surface leakage current and the AlGaN barrier layer 204 and the GaN cap layer 205 are formed of an unintentionally doped (UID) Lt; RTI ID = 0.0 > breakdown voltage. ≪ / RTI > The GaN cap layer 205 may be omitted depending on the application field of the device.

상기 소스 전극(220) 및 드레인 전극(230)은 오믹 콘택으로 Ti/Al/Ni/Au(각각 10nm/80nm/20nm/100nm 두께)의 적층구조로써 전자-빔 증착기(e-beam evaporator)를 이용하여 증착한 다음 리프트-오프(lift-off) 공정에 의해 패턴을 형성한다. The source electrode 220 and the drain electrode 230 are formed using an e-beam evaporator having a stacked structure of Ti / Al / Ni / Au (10 nm / 80 nm / 20 nm / And then a pattern is formed by a lift-off process.

상기 유전층(240)은 예를 들면, 실리콘산화막, 실리콘질화막 등을 ICP-CVD 공정에 의해 증착한 다음, 통상의 사진 공정 및 식각 공정을 통해 식각함으로써 콘택홀 측벽이 경사지도록 형성한다. 이와 같이 콘택홀 측벽을 경사지게 형성함으로써 이후 콘택홀 내에 형성되는 게이트 필드플레이트의 하부 측벽 또한 경사면을 갖게 되며, 경사면의 각도는 콘택홀 측벽의 경사각에 의해 결정된다. 콘택홀 측벽의 경사각은 습식식각의 식각 선택비에 의해 결정되며, 식각 선택비는 예를 들면, 식각제의 희석비율을 변경함으로써 간단하게 조절할 수 있다. 일 예로, HF:NH4F가 1:10의 비율로 희석된 식각제(etchant)로 실리콘산화막을 식각할 경우 콘택홀 측벽의 경사각은, 도 4의 (a)에 도시된 바와 같이, 약 20°도 정도가 된다. 만일, 나머 지 공정 조건은 동일하게 하고 HF:NH4F의 희석 비유을 1:5로 변화시키면 콘택홀 측벽의 경사각은 약 35°가 되며(도 4의 (b)), HF:NH4F의 희석 비유을 1:15로 변화시키면 경사각은 약 15°가 된다(도 4의 (c)). 따라서, 구현하고자 하는 게이트 필드플레이트의 경사각에 따라 유전체 식각제의 희석비율을 변경하여 콘택홀 측벽의 경사각을 조절한다. 또한, 콘택홀 측벽의 경사는 본 실시예에서 설명하고 있는 습식식각 뿐만 아니라 건식식각 공정에 의해서도 구현할 수 있음은 물론이다. The dielectric layer 240 is formed by, for example, depositing a silicon oxide film, a silicon nitride film, or the like by an ICP-CVD process, and then etching through a normal photolithography process and an etching process so that the side walls of the contact hole are inclined. By forming the contact hole sidewalls in such a manner as to be inclined, the lower sidewall of the gate field plate formed in the contact hole also has an inclined surface, and the angle of the inclined surface is determined by the inclination angle of the sidewall of the contact hole. The tilt angle of the contact hole sidewall is determined by the etch selectivity of the wet etch, and the etch selectivity can be easily controlled, for example, by changing the dilution rate of the etchant. For example, when the silicon oxide film is etched with an etchant diluted with a ratio of HF: NH 4 F of 1:10, the inclination angle of the contact hole side wall is about 20 Degrees. If, rest of the processing conditions are the same, and HF: NH 4 F was diluted biyueul 1: When 5 change in inclination angle of the contact hole, the side wall is about 35 ° ((b) of Fig. 4), HF: NH 4 F of the When the dilution analog is changed to 1:15, the inclination angle becomes about 15 (Fig. 4 (c)). Therefore, the inclination angle of the side wall of the contact hole is adjusted by changing the dilution ratio of the dielectric etchant according to the inclination angle of the gate field plate to be implemented. It is needless to say that the inclination of the sidewalls of the contact hole can be realized not only by the wet etching described in this embodiment but also by the dry etching process.

상기 게이트 전극(250)은, 본 실시예에서, 하단 모서리 부분(콘택홀 측벽 부분)이 약 20°정도 경사지게 형성된 경사면을 구비하며, 이러한 경사면 구조에 의해 역방향 전압 인가시(역 바이어스 시) 게이트 전극 모서리 부분(E')에서 공핍층(D')이 경사면을 따라 직선에 가깝게 확장하게 된다. 즉, 게이트 전극(250) 하단 모서리 부분을 경사지게 형성함으로써 역 바이어스 시에 전극 모서리 하부의 상기 질화물 반도체 기판에 균일하게 전기장을 전개시키는 경사면 필드플레이트(tapered field plate)를 형성하게 된다. In the present embodiment, the gate electrode 250 has a sloped surface formed by inclining the bottom edge (contact hole sidewall portion) by about 20 DEG. By this sloped surface structure, when the reverse voltage is applied (reverse bias) And the depletion layer D 'extends near the straight line along the inclined surface at the edge portion E'. That is, by forming the lower edge portion of the gate electrode 250 to be inclined, a tapered field plate for uniformly developing an electric field on the nitride semiconductor substrate under the edge of the electrode during reverse bias is formed.

상기 게이트 전극(250)은 콘택홀을 통해 상기 에피택셜층(210)과 쇼트키 콘택을 이루며, 오믹콘택과 마찬가지로 전자-빔 증착기에 의해 상기 콘택홀 및 유전층(240) 상부에 Ni/Au/Ni(각각 50nm/270nm/50nm의 두께)의 적층구조를 증착한 다음 리프트-오프(lift-off) 공정에 의해 패턴을 형성한다. The gate electrode 250 forms a schottky contact with the epitaxial layer 210 through a contact hole and is formed on the contact hole and the dielectric layer 240 by an electron-beam evaporator in the same manner as the ohmic contact Ni / Au / Ni (Each having a thickness of 50 nm / 270 nm / 50 nm) is deposited, and then a pattern is formed by a lift-off process.

게이트 전극(250) 하단 모서리 부분의 경사구조 및 경사각도는 상기 제1 전극과 상기 제2 전극 사이의 거리, 필드플레이트의 길이, 유전층의 두께 등 소자설 계에 따라 최적화하여 설정하며, 콘택홀을 형성하는 상기 유전층(240)의 측벽을 상응하는 각도로 경사지게 식각함으로써 용이하게 조절할 수 있다. The inclined structure and the inclination angle of the bottom edge of the gate electrode 250 are optimized and set according to the device design such as the distance between the first electrode and the second electrode, the length of the field plate, the thickness of the dielectric layer, The side walls of the dielectric layer 240 can be easily adjusted by inclining them at a corresponding angle.

도 5는 본 발명에 따른 경사면 필드플레이트 구조가 적용된 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지스터의 게이트 누설전류 특성을 비교하여 나타낸 도면이다. FIG. 5 is a graph illustrating the relationship between the gate leakage current of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 and the AlGaN / GaN high electron mobility transistor without a field plate according to the prior art, Fig.

도 5를 참조하면, 게이트-소스 전압(VGS)-5V, 드레인-소스 전압(VDS) 100V를 인가한 경우 누설전류는 각각 29.58㎂/mm, 49.18nA/mm으로, 본 발명에 따른 고전자 이동도 트랜지스터의 누설전류는 종래의 고전자 이동도 트랜지스터의 누설전류에 비해 약 1000배 이상 감소한다. 이러한 결과로부터, 본 발명에 따른 경사면 필드플레이트는 종래의 수직면 필드플레이트에 비해 게이트 전극 모서리 부분에서의 전계집중을 효과적으로 억제함을 알 수 있다. 5, when the gate-source voltage V GS is -5 V and the drain-source voltage V DS is 100 V, the leakage currents are 29.58 μA / mm and 49.18 nA / mm, respectively, The leakage current of the electron mobility transistor is reduced by about 1000 times as compared with the leakage current of the conventional high electron mobility transistor. From these results, it can be seen that the inclined surface field plate according to the present invention effectively suppresses the electric field concentration at the edge portion of the gate electrode compared to the conventional vertical surface field plate.

도 6은 본 발명에 따른 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지스터의 항복전압 특성을 비교하여 나타낸 도면이다. 본 발명에 따른 고전자 이동도 트랜지스터의 항복전압은 약 1400V인데 비해 종래의 고전자 이동도 트랜지스터의 항복전압은 약 1000V로써 본 발명에 의해 항복전압 특성이 크게 개선됨을 알 수 있다. 6 is a graph comparing the breakdown voltage characteristics of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 according to the present invention and an AlGaN / GaN high electron mobility transistor without a field plate according to the prior art . The breakdown voltage of the high electron mobility transistor according to the present invention is about 1400 V, whereas the breakdown voltage of the conventional high electron mobility transistor is about 1000 V, which indicates that the breakdown voltage characteristic is greatly improved by the present invention.

도 7은 본 발명에 따른 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지스터의 전달특성을 비교하여 나타낸 도면이다. 게이트-소스 전압이 0V일 때, 최대 트랜스컨덕턴스는 각각 104.2mS/mm, 106.6mS/mm이고, 드레인 전류는 각각 294.1mA/mm, 293.7mA/mm로써 전달특성이 유사함을 알 수 있다. FIG. 7 is a graph comparing transmission characteristics of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 according to the present invention and an AlGaN / GaN high electron mobility transistor without a field plate according to the prior art. When the gate-source voltage is 0V, the maximum transconductances are 104.2mS / mm and 106.6mS / mm, respectively, and the drain currents are 294.1mA / mm and 293.7mA / mm, respectively.

도 8은 본 발명에 따른 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지스터의 전류-전압 특성곡선이다. 게이트 전압을 1V에서 -5V까지 2V씩 강하시키면서 드레인 전압-전류를 측정한 것으로, 두 소자 모두 20V까지 핀치-오프 특성을 유지하고 있으며, 최대 드레인 전류 또한 유사함을 알 수 있다. FIG. 8 is a current-voltage characteristic curve of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 according to the present invention and an AlGaN / GaN high electron mobility transistor without a field plate according to the prior art. The drain voltage-current was measured while the gate voltage was lowered from 1V to -5V by 2V. Both devices maintained the pinch-off characteristic up to 20V and the maximum drain current was also similar.

도 5, 도 6, 도 7 및 도 8에서 살펴본 바와 같이, 본 발명에 따른 경사면 필드플레이트 구조를 적용할 경우 GaN 소자의 순방향 특성을 저하시키지 않으면서 누설전류를 효과적으로 감소시키고 항복전압을 증가시킬 수 있다.5, 6, 7 and 8, when the slope field plate structure according to the present invention is applied, the leakage current can be effectively reduced and the breakdown voltage can be increased without deteriorating the forward characteristics of the GaN device have.

한편, 본 발명에 따른 경사면 필드플레이트 구조는 AlGaN/GaN 고전자 이동도 트랜지스터뿐만 아니라 예를 들면, GaN 금속-반도체 전계효과 트랜지스터(MESFET), GaN 쇼트키 장벽 다이오드, 수직형 GaN 쇼트키 장벽 다이오드, 금속-절연체-반도체 전계효과 트랜지스터(MOSFET) 등 다양한 질화물계 반도체 소자에 적용 가능하다.The slope field plate structure according to the present invention can be applied to a GaN metal-semiconductor field effect transistor (MESFET), a GaN Schottky barrier diode, a vertical GaN Schottky barrier diode, an AlGaN / GaN high electron mobility transistor, And a nitride-based semiconductor device such as a metal-insulator-semiconductor field-effect transistor (MOSFET).

도 9는 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제2 실시예의 구성을 나타낸 도면으로, GaN 이종접합 웨이퍼를 이용한 수평형 다이오드의 단면도이다. FIG. 9 is a cross-sectional view of a horizontal diode using a GaN heterojunction wafer, showing a structure of a nitride semiconductor device according to a second embodiment of the present invention; FIG.

도 9에서, 상기 수평형 다이오드는 AlGaN/GaN 이종접합 에피택셜층(310) 위 에 서로 이격 배치된 캐소드 전극(320) 및 애노드 전극(330)과, 캐소드 전극(320) 및 애노드 전극(330) 사이의 상기 에피택셜층(310) 위에 형성된 유전층(340)을 포함한다. 상기 애노드 전극(330)은 하단 모서리 부분(콘택홀 측벽 부분)이 에피택셜층(310) 표면(콘택홀 바닥면)에 대해 소정 각도로(바람직하게는, 예각으로) 경사지게 형성된 경사면을 구비하며, 이러한 경사면 구조에 의해 에노드 전극은 역방향 전압 인가시(역 바이어스 시) 에노드 전극 모서리 하부의 상기 에피택셜층(310)에서 전기장을 직선에 가깝도록 전개시키는 경사면 필드플레이트를 형성하게 된다. 9, the horizontal diode includes a cathode 320 and an anode 330 spaced apart from each other on the AlGaN / GaN heterojunction epitaxial layer 310, a cathode 320 and an anode 330, And a dielectric layer (340) formed on the epitaxial layer (310). The anode electrode 330 has an inclined surface formed at an angle (preferably at an acute angle) with respect to the surface of the epitaxial layer 310 (the contact hole bottom surface) at the lower edge portion (the contact hole side wall portion) According to such an inclined surface structure, the anode electrode forms an inclined surface field plate which expands the electric field from the epitaxial layer 310 under the edge of the node electrode toward a straight line when a reverse voltage is applied (reverse bias).

도 10은 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제3 실시예의 구성을 나타낸 도면으로, GaN 금속-반도체 전계효과 트랜지스터의 단면도이다.10 is a cross-sectional view of a GaN metal-semiconductor field-effect transistor, showing a structure of a nitride-based semiconductor device to which an inclined field plate structure according to the present invention is applied, according to a third embodiment of the present invention.

도 10에서, 상기 금속-반도체 전계효과 트랜지스터는 GaN 기판(410) 위에 서로 이격 배치된 소스 전극(420) 및 드레인 전극(430)과, 소스 전극(420)과 드레인 전극(430) 사이의 상기 GaN 기판(410) 위에 형성되며 콘택홀을 구비하고 있는 유전층(440)과, 상기 콘택홀을 통해 GaN 기판(410)과 접속하고 있는 경사면 필드플레이트 구조의 게이트 전극(450)을 포함한다. 10, the metal-semiconductor field effect transistor includes a source electrode 420 and a drain electrode 430 spaced apart from each other on a GaN substrate 410 and a source electrode 420 and a drain electrode 430 disposed between the source electrode 420 and the drain electrode 430, A dielectric layer 440 formed on the substrate 410 and having a contact hole and a gate electrode 450 having an inclined surface field plate structure connected to the GaN substrate 410 through the contact hole.

도 11은 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제4 실시예의 구성을 나타낸 도면으로, GaN 쇼트키 장벽 다이오드의 단면도이다. 11 is a cross-sectional view of a GaN Schottky barrier diode showing the structure of a fourth embodiment of a nitride semiconductor device to which an inclined field plate structure according to the present invention is applied.

도 11에서, 상기 GaN 쇼트키 장벽 다이오드는 GaN 기판(510) 위에 서로 이격 배치된 캐소드 전극(520) 및 경사면 필드플레이트 구조의 애노드 전극(530)과, 상기 캐소드 전극(520)과 애노드 전극(530) 사이의 상기 GaN 기판(510) 위에 형성된 유전층을 포함한다. 11, the GaN Schottky barrier diode includes a cathode electrode 520 and an anode electrode 530 having a slope field plate structure disposed on the GaN substrate 510 and a cathode electrode 520 and an anode electrode 530 And a dielectric layer formed on the GaN substrate 510.

도 12는 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제5 실시예의 구성을 나타낸 도면으로, 수직형 GaN 쇼트키 장벽 다이오드의 단면도이다.FIG. 12 is a cross-sectional view of a vertical GaN Schottky barrier diode of a fifth embodiment of a nitride-based semiconductor device to which an inclined field plate structure according to the present invention is applied.

도 12에서, 상기 수직형 GaN 쇼트키 장벽 다이오드는 GaN 기판(610) 위에 콘택홀을 구비하여 형성된 유전층(620)과, 콘택홀을 통해 상기 GaN 기판(610)과 접속하도록 형성된 경사면 필드플레이트 구조의 애노드 전극(630)과, 상기 GaN 기판(610) 배면에 오믹 콘택으로 접속된 캐소드 전극(640)을 포함한다. 12, the vertical GaN Schottky barrier diode includes a dielectric layer 620 formed with a contact hole on a GaN substrate 610, a dielectric layer 620 formed of a sloped field plate structure formed to be connected to the GaN substrate 610 through a contact hole And an anode electrode 630 and a cathode electrode 640 connected to the back surface of the GaN substrate 610 by ohmic contact.

도 13은 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제6 실시예의 구성을 나타낸 도면으로, GaN 금속-절연체-반도체 전계효과 트랜지스터(MOSFET)의 단면도이다. 13 is a sectional view of a GaN metal-insulator-semiconductor field-effect transistor (MOSFET) showing the structure of a sixth embodiment of a nitride-based semiconductor device to which an inclined field plate structure according to the present invention is applied.

도 13에 도시된 바와 같이, 상기 GaN 금속-절연체-반도체 전계효과 트랜지스터는 GaN 기판(710) 위에 형성된 제1 유전층(720)과, 상기 제1 유전층(720) 위에 서로 이격 배치된 소스 전극(730) 및 드레인 전극(740)과, 소스 전극(730)과 드레인 전극(740) 사이의 상기 제1 유전층(720) 위에 형성되며 콘택홀을 구비하고 있는 제2 유전층(750)과, 상기 콘택홀 및 상기 제2 유전층(750) 위에 연장되어 있는 경사면 필드플레이트 구조의 게이트 전극(760)을 포함한다. 13, the GaN metal-insulator-semiconductor field-effect transistor includes a first dielectric layer 720 formed on a GaN substrate 710, a source electrode 730 disposed on the first dielectric layer 720, And a drain electrode 740 and a second dielectric layer 750 formed on the first dielectric layer 720 between the source electrode 730 and the drain electrode 740 and having a contact hole, And a gate electrode 760 having an inclined surface field plate structure extending over the second dielectric layer 750.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이 다. While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention.

도 1은 종래기술에 따른 필드플레이트가 적용된 AlGaN/GaN 고전자이동도 트랜지스터의 일반적인 구조를 개략적으로 나타낸 도면, FIG. 1 schematically shows a general structure of an AlGaN / GaN high electron mobility transistor to which a field plate according to the related art is applied,

도 2는 본 발명에 따른 경사면 필드플레이트가 적용된 질화물계 반도체 소자의 제1 실시예를 나타낸 도면, 2 is a view showing a first embodiment of a nitride semiconductor device to which an inclined surface field plate according to the present invention is applied,

도 3은 경사면 구조에 따른 전계집중 완화 효과를 시뮬레이션한 도면,FIG. 3 is a graph simulating the effect of field concentration mitigation according to a slope structure,

도 4는 식각제의 희석비율에 따른 유전체층의 경사각을 나타내는 주사전자현미경(SEM)사진, 4 is a scanning electron microscope (SEM) photograph showing the inclination angle of the dielectric layer according to the dilution ratio of the etching agent,

도 5는 본 발명에 따른 경사면 필드플레이트 구조가 적용된 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지스터의 게이트 누설전류 특성을 비교하여 나타낸 도면, FIG. 5 is a graph illustrating the relationship between the gate leakage current of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 and the AlGaN / GaN high electron mobility transistor without a field plate according to the prior art, FIG.

도 6은 본 발명에 따른 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지스터의 항복전압 특성을 비교하여 나타낸 도면, 6 is a graph comparing breakdown voltage characteristics of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 according to the present invention and an AlGaN / GaN high electron mobility transistor without a field plate according to the prior art,

도 7은 본 발명에 따른 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지스터의 전달특성을 비교하여 나타낸 도면,FIG. 7 is a graph comparing transmission characteristics of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 according to the present invention and an AlGaN / GaN high electron mobility transistor without a field plate according to the prior art,

도 8은 본 발명에 따른 도 2의 AlGaN/GaN 고전자 이동도 트랜지스터(HEMT)와 종래 기술에 따른 필드플레이트를 구비하지 않는 AlGaN/GaN 고전자 이동도 트랜지 스터의 전류-전압 특성곡선,FIG. 8 is a graph showing current-voltage characteristic curves of an AlGaN / GaN high electron mobility transistor (HEMT) of FIG. 2 according to the present invention and an AlGaN / GaN high electron mobility transistor without a field plate according to the prior art,

도 9는 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제2 실시예의 구성을 나타낸 도면, 9 is a view showing a structure of a nitride semiconductor device according to a second embodiment of the present invention;

도 10은 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제3 실시예의 구성을 나타낸 도면, 10 is a view showing a structure of a third embodiment of a nitride-based semiconductor device to which an inclined field plate structure according to the present invention is applied,

도 11은 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제4 실시예의 구성을 나타낸 도면, 11 is a view showing a structure of a nitride semiconductor device according to a fourth embodiment of the present invention;

도 12는 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제5 실시예의 구성을 나타낸 도면, 12 is a view showing a structure of a nitride semiconductor device according to a fifth embodiment of the present invention;

도 13은 본 발명에 따른 경사면 필드플레이트 구조가 적용된 질화물계 반도체 소자의 제6 실시예의 구성을 나타낸 도면으로, GaN 금속-절연체-반도체 전계효과 트랜지스터(MOSFET)의 단면도.13 is a cross-sectional view of a GaN metal-insulator-semiconductor field-effect transistor (MOSFET) showing the structure of a nitride-based semiconductor device according to a sixth embodiment to which an inclined field plate structure according to the present invention is applied.

Claims (9)

질화물 반도체 기판과;A nitride semiconductor substrate; 상기 질화물 반도체 기판 위에, 적어도 하나의 콘택홀을 구비하여 형성된 유전층과;A dielectric layer formed on the nitride semiconductor substrate and having at least one contact hole; 상기 콘택홀을 통해 상기 질화물 반도체 기판과 접속되며, 상기 유전층 상으로 연장되어 있는 제1 전극; 및A first electrode connected to the nitride semiconductor substrate through the contact hole and extending on the dielectric layer; And 상기 질화물 반도체 기판과 접속되는 제2 전극을 포함하며, And a second electrode connected to the nitride semiconductor substrate, 상기 제1 전극은, 역(방향) 바이어스될 경우 상기 제1 전극 모서리 하부의 상기 질화물 반도체 기판에 균일하게 전계를 전개시키는 경사면 필드플레이트를 형성하도록, 상기 콘택홀의 측벽은 상기 질화물 반도체 기판의 상부 표면에 대해 예각으로 경사지는 경사각을 갖도록 형성되고, 상기 콘택홀의 측벽의 경사각은 식각선택비에 의해 조절되며, 상기 콘택홀의 측벽과 상기 유전층의 상부 표면이 이루는 각도는 수직이 아닌 것을 특징으로 하는 질화물계 반도체 소자.Wherein the first electrode is formed so as to form an inclined surface field plate that uniformly spreads an electric field on the nitride semiconductor substrate under the corner of the first electrode when the first electrode is biased in a reverse direction, Wherein the inclined angle of the sidewall of the contact hole is controlled by the etching selectivity ratio and the angle between the sidewall of the contact hole and the upper surface of the dielectric layer is not perpendicular Semiconductor device. 제 1 항에 있어서, 상기 식각선택비는 상기 유전층의 식각을 위한 식각제의 희석 비율을 조절함으로써 결정됨을 특징으로 하는 질화물계 반도체 소자.2. The nitride based semiconductor device of claim 1, wherein the etch selectivity is determined by controlling a dilution rate of the etchant for etching the dielectric layer. 제 1 항에 있어서, 상기 질화물계 반도체 소자는 고전자 이동도 트랜지스터로서, 상기 제1 전극은 게이트 전극이고, 상기 제2 전극은 소스/드레인 전극임을 특징으로 하는 질화물계 반도체 소자. The nitride based semiconductor device according to claim 1, wherein the nitride based semiconductor device is a high electron mobility transistor, wherein the first electrode is a gate electrode, and the second electrode is a source / drain electrode. 제 3 항에 있어서, 상기 질화물 반도체 기판은 AlGaN/GaN 이종접합구조를 포함함을 특징으로 하는 질화물계 반도체 소자. The nitride based semiconductor device according to claim 3, wherein the nitride semiconductor substrate includes an AlGaN / GaN heterojunction structure. 제 1 항에 있어서, 상기 질화물계 반도체 소자는 GaN 이종접합 웨이퍼를 이용한 수평형 다이오드, GaN 금속-반도체 전계효과 트랜지스터, GaN 쇼트키 장벽 다이오드, 수직형 GaN 쇼트키 장벽 다이오드, GaN 금속-절연체-반도체 전계효과 트랜지스터 중 어느 하나인 것을 특징으로 하는 질화물계 반도체 소자.The nitride based semiconductor device of claim 1, wherein the nitride based semiconductor device comprises a GaN heterojunction wafer, a GaN metal-semiconductor field effect transistor, a GaN Schottky barrier diode, a vertical GaN Schottky barrier diode, a GaN metal- Wherein the nitride-based semiconductor device is one of a field-effect transistor and a field-effect transistor. 기판과;Claims [1] 상기 기판상에 형성된 AlGaN/GaN 이종접합 에피택셜층과;An AlGaN / GaN heterojunction epitaxial layer formed on the substrate; 상기 에피택셜층 위에 서로 이격 배치된 소스 전극 및 드레인 전극과;A source electrode and a drain electrode spaced apart from each other on the epitaxial layer; 상기 소스 전극과 드레인 전극 사이의 상기 에피택셜층 위에 형성되며, 콘택홀을 구비하고 있는 유전층; 및A dielectric layer formed on the epitaxial layer between the source electrode and the drain electrode, the dielectric layer having a contact hole; And 상기 콘택홀을 통해 상기 에피택셜층과 쇼트키 접합을 이루며, 상기 유전층 상으로 연장되어 있는 게이트 전극을 포함하며,A Schottky junction with the epitaxial layer through the contact hole and a gate electrode extending onto the dielectric layer, 상기 게이트 전극은, 역 바이어스될 경우 상기 게이트 전극 모서리 하부의 상기 에피택셜층에 균일하게 전계를 전개시키는 경사면 필드플레이트를 형성하도록, 상기 콘택홀의 측벽은 상기 에피택셜층의 상부 표면에 대해 예각으로 경사지는 경사각을 갖도록 형성되고, 상기 콘택홀의 측벽의 경사각은 식각선택비에 의해 조절되며,The side walls of the contact holes are inclined at an acute angle with respect to the upper surface of the epitaxial layer so as to form an inclined surface field plate that uniformly spreads an electric field on the epitaxial layer below the corner of the gate electrode when reverse biased, Wherein an inclination angle of the sidewall of the contact hole is adjusted by an etching selection ratio, 상기 콘택홀의 측벽과 상기 유전층의 상부 표면이 이루는 각도는 수직이 아닌 것을 특징으로 하는 질화물계 반도체 소자.And an angle formed by a side wall of the contact hole and an upper surface of the dielectric layer is not perpendicular. 기판 위에 질화물 반도체층을 형성하는 과정과;Forming a nitride semiconductor layer on a substrate; 상기 질화물 반도체층 위에 유전층을 형성한 다음 사진 및 식각 공정을 통해 상기 유전층을 일부 식각하여 콘택홀을 형성하되, 상기 콘택홀의 측벽이 상기 질화물 반도체층 표면에 대해 예각으로 경사진 경사각을 갖는 경사면 콘택홀을 형성하는 과정과;And forming a contact hole by partially etching the dielectric layer through a photolithography and etching process after forming a dielectric layer on the nitride semiconductor layer, wherein a sidewall of the contact hole is formed in an inclined surface contact hole having an inclined angle inclined at an acute angle with respect to a surface of the nitride semiconductor layer ; 상기 경사면 콘택홀 및 상기 유전층 위에 제1 전극물질을 적층한 다음 패턴 형성하여 측벽 경사면을 구비하는 제1 전극을 형성하는 과정; 및Depositing a first electrode material on the sloped contact hole and the dielectric layer, and patterning the first electrode material to form a first electrode having a sloped side wall; And 제2 전극을 형성하는 과정을 포함하고,And forming a second electrode, 상기 경사면 콘택홀의 경사각은 식각선택비에 의해 조절되며,The inclination angle of the inclined surface contact hole is controlled by the etching selectivity, 상기 콘택홀의 측벽과 상기 유전층의 상부 표면이 이루는 각도는 수직이 아닌 것을 특징으로 하는 질화물계 반도체 소자의 제조방법.Wherein an angle formed by a side wall of the contact hole and an upper surface of the dielectric layer is not perpendicular. 제 7 항에 있어서, 상기 식각선택비는 상기 유전층의 식각을 위한 식각제의 희석 비율을 조절함으로써 결정됨을 특징으로 하는 질화물계 반도체 소자의 제조방법. 8. The method of claim 7, wherein the etch selectivity is determined by controlling a dilution rate of the etchant for etching the dielectric layer. 제 7 항에 있어서, 상기 제1 전극은 리프트-오프 공정에 의해 패턴 형성됨을 특징으로 하는 질화물계 반도체 소자의 제조방법. 8. The method of claim 7, wherein the first electrode is patterned by a lift-off process.
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