KR101457390B1 - METHOD FOR FABRICATING GaN SEMICONDUCTOR DEVICE - Google Patents

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Abstract

본 발명은 질화물 반도체 소자 및 그 제조방법에 관한 것으로, 전극하부(예를 들면, 쇼트키 콘택 에지)의 전계집중을 완화 및 분산시킬 수 있도록 패시베이션막에 이온을 주입하는 과정을 포함한다. The present invention relates to a nitride semiconductor device and a method of manufacturing the same, and includes a process of implanting ions into a passivation film so as to mitigate and disperse the electric field concentration of an electrode bottom (for example, a Schottky contact edge).

본 발명에 따르면, 공핍영역의 형태를 변화시켜 전계집중을 완화함으로써 누설전류가 감소하고 항복전압이 증가하게 된다. 또한, 주입된 이온에 의해 2차원 전자가스의 농도가 증가하므로 순방향 특성이 저하되지 않는다. According to the present invention, by changing the shape of the depletion region to relax the electric field concentration, the leakage current decreases and the breakdown voltage increases. Further, since the concentration of the two-dimensional electron gas is increased by the injected ions, the forward characteristics are not lowered.

질화물 반도체, 항복전압, 누설전류, 패시베이션, 이온주입 Nitride semiconductor, breakdown voltage, leakage current, passivation, ion implantation

Description

질화물 반도체 소자의 제조방법{METHOD FOR FABRICATING GaN SEMICONDUCTOR DEVICE} BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a nitride semiconductor device,

본 발명은 질화물계 반도체 소자에 관한 것으로, 특히 질화물계 반도체 소자의 항복전압을 높이고 누설전류를 감소시키기 위한 질화물계 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a nitride-based semiconductor device, and more particularly, to a method of manufacturing a nitride-based semiconductor device for increasing a breakdown voltage of a nitride-based semiconductor device and reducing a leakage current.

와이드 밴드-갭 특성을 가진 질화갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압, 낮은 진성캐리어 밀도 등 전력용 스위치 분야에 적합한 특성을 가지고 있어 전력 반도체 분야에서 많은 관심을 받고 있다. GaN 물질기반 반도체 소자로서 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계효과 트랜지스터(Metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(High electron mobility transistor) 등이 있다. Gallium nitride (GaN) materials with wide band-gap characteristics are attracting much attention in the power semiconductor field because of their excellent forward characteristics, high breakdown voltage and low intrinsic carrier density, which are suitable for power switch applications. A Schottky barrier diode, a metal semiconductor field effect transistor, and a high electron mobility transistor are known as GaN material-based semiconductor devices.

역방향 누설전류 특성은 GaN 소자뿐 아니라 다른 반도체 소자에서도 중요한 특성으로, 큰 역방향 누설전류는 소자의 전력소모를 증가시키고 항복전압을 감소시 킨다. GaN 소자에서 발생하는 누설전류의 가장 큰 원인은 GaN 기판 성장 시에 발생하는 격자 불일치로 인한 다양한 결함으로 알려져 있다. 역방향 동작 시 쇼트키 게이트 모서리에 전계가 집중된다. GaN 웨이퍼 상에 존재하는 결함 및 전위(dislocation)는 쇼트키 게이트 모서리의 터널링 현상을 가속화시켜 소자의 큰 누설전류와 낮은 항복현상의 원인이 된다. 따라서 누설전류를 억제하고 항복전압을 높일 수 있는 구조와 공정개발이 필요하다.Reverse leakage current characteristics are important in GaN devices as well as other semiconductor devices. Large reverse leakage currents increase device power consumption and breakdown voltage. The most common cause of leakage currents in GaN devices is known as various defects due to lattice mismatch occurring during GaN substrate growth. In the reverse operation, the electric field is concentrated on the edge of the Schottky gate. Defects and dislocations present on GaN wafers accelerate the tunneling of the Schottky gate edges, causing large leakage currents and low yielding of the devices. Therefore, it is necessary to develop a structure and a process that can suppress the leakage current and increase the breakdown voltage.

따라서, 본 발명은 누설전류를 감소시키고 항복전압을 증가시키는 질화물계 반도체 소자의 제조방법을 제공한다. Accordingly, the present invention provides a method of manufacturing a nitride-based semiconductor device that reduces a leakage current and increases a breakdown voltage.

또한, 본 발명은 질화물계 반도체 소자의 순방향 특성을 저하시키지 않으면서 누설전류를 감소시키는 질화물계 반도체 소자의 제조방법을 제공한다. The present invention also provides a method of manufacturing a nitride-based semiconductor device that reduces a leakage current without deteriorating the forward characteristics of the nitride-based semiconductor device.

GaN 소자에 역방향 바이어스를 인가하면 쇼트키 게이트의 모서리에서 전계가 집중되어 누설전류가 증가하므로 쇼트키 게이트 모서리에서의 전계집중을 완화시키면 누설전류는 감소된다. 높은 역방향 전압 인가 시 반도체의 항복전계 이상의 전계가 발생하면 소자의 항복이 일어난다. 동일한 역방향 전압에서 전계집중 완화정도에 따라 최대 전계의 크기가 달라지므로 전계집중완화는 누설전류감소와 항복전압증가에 있어 매우 중요하다. When a reverse bias is applied to the GaN device, the leakage current increases due to the concentration of the electric field at the edges of the Schottky gate. Therefore, when the electric field concentration at the edges of the Schottky gate is relaxed, the leakage current is reduced. When an electric field exceeding the breakdown field of the semiconductor is generated when a high reverse voltage is applied, the device breaks down. Since the magnitude of the maximum electric field varies depending on the degree of field concentration relaxation at the same reverse voltage, field concentration relaxation is very important for decreasing the leakage current and increasing the breakdown voltage.

항복전압은 누설전류와 높은 상관관계를 가진다. 예를 들면, AlGaN/GaN 이종접합구조 소자의 채널로 사용되는 2차원 전자가스는 에피택셜 구조 내의 전하분포의 영향을 받는다. 표면전하의 양과 2차원 전자가스농도는 밀접한 관련을 가지므로 이온주입에 의해 표면의 양전하가 증가하면 2차원 전자가스의 음전하 농도가 증가한다. The breakdown voltage has a high correlation with the leakage current. For example, the two-dimensional electron gas used as the channel of the AlGaN / GaN heterojunction structure element is affected by the charge distribution in the epitaxial structure. Since the amount of surface charge and the concentration of two-dimensional electron gas are closely related, the negative charge concentration of the two-dimensional electron gas increases when the surface positive charge increases by ion implantation.

본 발명은 패시베이션막에 이온을 주입하여 전극하부(예를 들면, 쇼트키 콘택 에지)의 전계집중을 완화 및 분산시켜 질화물계 반도체 소자의 누설전류를 감소 시키고 항복전압을 증가시키는 것이다. 또한, 주입된 이온에 의해 2차원 전자가스의 농도가 증가하므로 순방향 특성이 저하되지 않는다. 이온주입은 기본적인 구조(패시베이션막을 구비하고 있는 종래 일반적인 구조)의 반도체 소자의 패시베이션막에 행해진다. 주입된 양이온은 표면의 양전하 농도를 증가시켜 2차원 전자가스의 음전하 농도를 증가시키므로 채널농도를 증가시킨다. 역방향 전압 인가시 표면의 양전하는 공핍영역의 형태를 변화시켜 전계집중을 완화함으로써 최대전계(maximum electric field)를 완화한다. 이에 따라 누설전류가 감소하고 항복전압이 증가하게 된다.The present invention is to inject ions into a passivation film to mitigate and disperse the electric field concentration of the lower portion of the electrode (for example, the Schottky contact edge), thereby reducing the leakage current of the nitride semiconductor device and increasing the breakdown voltage. Further, since the concentration of the two-dimensional electron gas is increased by the injected ions, the forward characteristics are not lowered. Ion implantation is performed on a passivation film of a semiconductor element of a basic structure (a conventional structure having a passivation film). The injected cations increase the positive concentration of the surface to increase the negative charge concentration of the two - dimensional electron gas, thereby increasing the channel concentration. The positive charge on the surface when reverse voltage is applied alleviates the maximum electric field by changing the shape of the depletion region to relax the electric field concentration. As a result, the leakage current decreases and the breakdown voltage increases.

상술한 바와 같이 본 발명에 따르면, 패시베이션층에 이온을 주입하여 쇼트키 콘택 하부의 전계집중을 완화함으로써 질화물계 반도체 소자의 누설전류를 감소시켜 소자의 역방향 특성을 향상시키고 전력손실을 감소시키며 항복전압을 증가시켜 소자의 안정성을 높여준다. As described above, according to the present invention, by injecting ions into the passivation layer to relax the electric field concentration at the lower portion of the Schottky contact, the leakage current of the nitride semiconductor device is reduced to improve the reverse characteristic of the device, To increase the stability of the device.

또한, 본 발명은 GaN 소자의 순방향 특성을 저하시키지 않으면서 추가적인 사진공정이 필요하지 않은 장점이 있다. In addition, the present invention has the advantage of not requiring additional photolithography process without deteriorating the forward characteristics of the GaN device.

또한, 본 발명은 고전자 이동도 트랜지스터뿐만 아니라 쇼트키 콘택이 이용되는 질화물계 반도체 소자에 다양하게 적용가능하다. 따라서, 본 발명은 정류다이오드, 마이크로 증폭기나 전력용 스위치로 쓰이는 질화물계 반도체 소자의 역방향 특성 향상에 유용하게 이용될 수 있다. In addition, the present invention is applicable not only to a high electron mobility transistor but also to a nitride semiconductor device in which a Schottky contact is used. Therefore, the present invention can be effectively utilized for improving the reverse characteristics of a nitride semiconductor device used as a rectifier diode, a micro amplifier, or a power switch.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1은 본 발명의 일실시예에 따른 이온주입 공정이 적용된 질화물계 반도체 소자의 제조과정을 나타낸 것으로, AlGaN/GaN 이종접합구조의 고전자이동도 트랜지스터(HEMT)의 제조과정을 나타낸 도면이다. FIG. 1 illustrates a process for fabricating a nitride semiconductor device to which an ion implantation process according to an embodiment of the present invention is applied. FIG. 1 illustrates a process for fabricating a high electron mobility transistor (HEMT) of an AlGaN / GaN heterojunction structure.

먼저, 도 1a에 도시된 바와 같이, 질화물계 소자들이 그 위에 제공될 수 있는 기판(110)으로, 예를 들면 탄화규소의 4H 폴리타입(polytype)일 수 있는 반절연성(semi-insulating) 탄화규소(SiC) 기판을 준비하고, 그 위에 결정핵 생성층(111) 예를 들면 AlN층, 버퍼층(112) 예를 들면, GaN층, 장벽층(120) 예를 들면 AlGaN층을 금속유기화학기상증착(MOCVD) 방법을 이용하여 차례로 증착한다. 본 실시예에서는 기판(110)으로 탄화규소(SiC) 기판이 적용되었으나, 다른 탄화규소 폴리타입들은 3C, 6H 및 15R 폴리타입들을 포함할 수 있으며, 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 규소, 사파이어, GaAs, ZnO, InP 등과 같은 기판이 사용될 수 있다. First, as shown in FIG. 1A, a substrate 110, on which nitride-based devices may be provided, may be a semi-insulating silicon carbide, for example a 4H polytype of silicon carbide, (SiC) substrate, and then a crystal nucleation layer 111, for example, an AlN layer and a buffer layer 112, for example, a GaN layer and a barrier layer 120, for example, an AlGaN layer, (MOCVD) method. Although silicon carbide (SiC) substrates have been applied to the substrate 110 in this embodiment, other silicon carbide polytypes may include 3C, 6H and 15R polytypes, and may include sapphire, aluminum nitride, aluminum gallium nitride, gallium nitride, Substrates such as silicon, sapphire, GaAs, ZnO, InP, etc. may be used.

또한, 결정핵 생성층(111)은 기판으로 사용되는 탄화규소 기판(110)과 그 위에 성장되는 GaN 반도체 사이의 결정격자 부정합으로 인한 결함을 최소화하기 위한 것으로 사용되는 기판 및 반도체의 종류에 따라 적절한 결정핵 생성층이 또한 적용될 수 있다.The crystal nucleation layer 111 is formed to minimize defects due to crystal lattice mismatch between the silicon carbide substrate 110 used as a substrate and the GaN semiconductor grown thereon, A nucleation layer can also be applied.

버퍼층(112)과 장벽층(120)은 헤테로 구조(hetero-structure)로써, AlGaN은 GaN 보다 밴드갭이 더 넓으며, GaN 버퍼층(112)과 AlGaN 장벽층(120) 사이에 이차원 전자가스(two-dimensional electron gas; 2DEG) 농도를 갖는 채널을 형성한다. 2DEG는 높은 전자 이동도와 높은 캐리어 이동도를 가지며, HEMT가 낮은 순방향 전압강하와 높은 항복전압을 갖도록 한다. AlGaN/GaN 웨이퍼는 아세톤, 메탄올, 이소프로필 알코올로 용매세척(solvent cleaning) 될 수 있다. The buffer layer 112 and the barrier layer 120 have a hetero structure such that AlGaN has a wider bandgap than that of GaN and a two dimensional electron gas is formed between the GaN buffer layer 112 and the AlGaN barrier layer 120 -dimensional electron gas (2DEG) concentration. 2DEG has high electron mobility and high carrier mobility, and HEMT has low forward voltage drop and high breakdown voltage. AlGaN / GaN wafers can be solvent cleaned with acetone, methanol, isopropyl alcohol.

도 1b는 AlGaN 장벽층(120) 위에 캡층(130) 예를 들면, GaN층을 증착한 다음, 상기 GaN 캡층(130) 위에 소스 전극(140), 드레인 전극(150) 및 게이트 전극(160)을 형성한 상태를 나타낸 도면이다. 1B illustrates a process of depositing a cap layer 130, for example, a GaN layer on an AlGaN barrier layer 120 and then forming a source electrode 140, a drain electrode 150 and a gate electrode 160 on the GaN cap layer 130 And Fig.

상기 GaN 캡층(130)은 항복전압 및 표면누설전류 특성을 개선하기 위한 에피택셜층으로, AlGaN 장벽층(120)과 GaN 캡층(130)은 도핑하지 않는(undoped) 것이 소자의 항복전압을 더 높일 수 있다. GaN 캡층(130)은 소자응용분야에 따라서 설계되지 않을 수도 있다. The GaN cap layer 130 is an epitaxial layer for improving the breakdown voltage and the surface leakage current characteristic. The undoped AlGaN barrier layer 120 and the GaN cap layer 130 may increase the breakdown voltage of the device. . The GaN cap layer 130 may not be designed depending on the device application.

상기 소스 전극(140) 및 드레인 전극(150)은 오믹콘택으로서 예를 들면, Ti/Al/Ni/Au(각각 20/80/20/100nm 두께)의 적층구조이며 전자-빔 증착기(e-beam evaporator)를 이용하여 증착하며, 리프트-오프(lift-off) 공정으로 패턴 형성한다. 오믹메탈 패턴을 형성한 다음 급속열처리(rapid thermal annealing; RTA)을 이용하여 약 870℃의 온도 및 질소분위기에서 약 30초 동안 어닐링 한다. The source electrode 140 and the drain electrode 150 are stacked as an ohmic contact, for example, Ti / Al / Ni / Au (each having a thickness of 20/80/20/100 nm) evaporator, and patterned by a lift-off process. An ohmic metal pattern is formed and annealed for about 30 seconds at a temperature of about 870 캜 and a nitrogen atmosphere using rapid thermal annealing (RTA).

상기 게이트 전극(160)은 쇼트키콘택으로 예를 들면, Ni/Au/Ni(각각 50/300/50nm 두께)의 적층구조이며, 오믹콘택과 마찬가지로 전자-빔 증착기에 의해 증착하며, 리프트-오프(lift-off) 공정에 의해 패턴을 형성한다. 쇼트키 콘택은 Pt, Ni, Ir, Pd, Au 등 다른 금속으로도 구현가능하다. The gate electrode 160 is a Schottky contact, for example, a stacked structure of Ni / Au / Ni (each having a thickness of 50/300/50 nm) and is deposited by an electron-beam evaporator as well as an ohmic contact, a lift-off process is performed to form a pattern. The Schottky contact can also be implemented with other metals such as Pt, Ni, Ir, Pd, and Au.

도 1c는 노출된 GaN 캡층(130) 위에 패시베이션층(170)을 형성한 상태를 나타낸 도면으로, 유도결합 플라즈마 화학기상증착법(intuctively coupled plasma-chemical vapor deposition: IPC-CVD)을 이용하여 패시베이션층으로서 예를 들면, SiO층을 350㎚의 두께로 증착한다. IPC-CVD는 플라즈마보조 화학기상증착법(PECVD)에 비해 높은 원격 플라즈마 밀도를 가지며 반도체 이온손상을 감소시킨다. 만일, 플라즈마를 이용한 GaN 소자의 패시베이션 공정 중 반도체에 이온손상이 발생하면 AlGaN/GaN 헤테로 구조의 채널(2DEG)에 심각한 열화가 발생하게 된다. 따라서 IPC-CVD에 의해 패시베이션층(170)을 형성함으로써 반도체 이온손상을 최소화할 수 있다. 또한, 패시베이션층(170)은 실리콘산화막 또는 실리콘질화막 등의 유전체막으로 구현할 수 있다. 1C is a view illustrating a state in which a passivation layer 170 is formed on the exposed GaN cap layer 130. The passivation layer 170 is formed using an inductively coupled plasma-chemical vapor deposition (IPC-CVD) For example, an SiO 2 layer is deposited to a thickness of 350 nm. IPC-CVD has higher remote plasma density and reduces semiconductor ion damage compared to plasma assisted chemical vapor deposition (PECVD). If ion damage occurs in the semiconductor during the passivation process of the GaN device using plasma, the AlGaN / GaN heterostructure channel (2DEG) is severely deteriorated. Therefore, semiconductor ion damage can be minimized by forming the passivation layer 170 by IPC-CVD. In addition, the passivation layer 170 may be formed of a dielectric film such as a silicon oxide film or a silicon nitride film.

도 1d는 패시베이션층(170)에 이온을 주입하는(180) 과정을 나타낸 도면으로, 상기 패시베이션층(170) 위에 이온주입공정을 이용하여 예를 들면, As+이온을 5x1013/㎠, 1x1014/㎠의 도즈(dose), 80keV 에너지로 주입하는 과정이다. 이때, 주입되는 이온은 개시된 As+이온뿐만 아니라 Sb, In, B 등 다양한 이온을 적절한 도즈 및 에너지로 주입할 수 있다. 이때, 적절한 도즈 및 에너지는 주입되는 이온이 패 시베이션층(160)을 뚫고 이온주입 될 수 있어야 하며 또한, 캡층(130) 하부의 장벽층(120)에까지 도달하지는 못하는 정도를 의미하는 것으로 주입되는 이온에 따라 가변적이다.Figure 1d is a diagram showing the 180 step of implanting ions in the passivation layer 170 by using an ion implantation process on the passivation layer 170, for example, As + ions to 5x10 13 / ㎠, 1x10 14 / Cm < 2 > and an energy of 80 keV. At this time, various ions such as Sb, In, B can be injected into the ions to be implanted as well as the initiated As + ions. The appropriate dose and energy is such that implanted ions must be able to be ion implanted through the passivation layer 160 and not reach the barrier layer 120 below the cap layer 130 It is variable depending on the ion.

도 2는 본 발명의 다른 실시예에 따른 이온주입 공정이 적용된 질화물계 반도체 소자를 나타낸 것으로, AlGaN/GaN 이종접합 웨이퍼 위에 제작된 수평형 쇼트키 장벽 다이오드(SBD)(200)의 단면도이다. FIG. 2 is a cross-sectional view of a horizontal schottky barrier diode (SBD) 200 fabricated on an AlGaN / GaN heterojunction wafer according to another embodiment of the present invention.

도 2를 참조하면, 본 발명에 따른 쇼트키 장벽 다이오드(SBD)는 기판(210)과, 상기 기판(210) 위에 차례로 적층된 결정핵 생성층(211), 버퍼층(222), 장벽층(230), 캡층(240)을 포함한다. 또한, 상기 캡층(240) 위에 서로 이격 배치된 애노드 전극(240)과 캐소드 전극(250)을 구비하며 상기 애노드 전극(240)과 캐소드 전극(250) 사이의 상기 캡층(240) 위에는 패시베이션층(270)이 배치되어 있다. Referring to FIG. 2, a Schottky barrier diode (SBD) according to the present invention includes a substrate 210, a nucleation layer 211, a buffer layer 222, and a barrier layer 230 sequentially stacked on the substrate 210 ), And a cap layer 240. A passivation layer 270 is formed on the cap layer 240 between the anode electrode 240 and the cathode electrode 250. The passivation layer 270 is formed on the cap layer 240, .

상기 패시베이션층(270)은 이온주입 공정에 의해 양이온이 이온주입 되며(280), 도 1에 도시된 HEMT 소자와는 전극이 애노드와 캐소드로 구성된 점을 제외하고는 구조가 동일하므로 상세한 설명은 생략한다.The passivation layer 270 has the same structure as that of the HEMT device shown in FIG. 1 except that the positive ions are implanted (280) by the ion implantation process, and the electrodes are composed of an anode and a cathode. do.

도 3은 본 발명의 기술을 검증하기 위한 정전기력 현미경(Electric Force Microscope; EFM) 측정시편의 단면도로, 패시베이션층에 주입된 As+ 이온이 이온주입 후에도 양이온으로 존재하는지 확인하기 위한 측정용 시편이다. FIG. 3 is a sectional view of an electric force microscope (EFM) measurement specimen for verifying the technique of the present invention, and is a measurement specimen for confirming whether As + ions injected into a passivation layer exist as cations even after ion implantation.

도 3을 참조하면, 측정시편(300)은 실리콘 기판(301) 위에 이온이 주입되지 않은 SiO2층(302)과 As+ 이온이 40keV 5E15의 에너지로 주입된 SiO2층(303)이 교대 로 배치되어 있다. 3, the measurement specimen 300 includes a SiO 2 layer 302 in which ions are not implanted and an SiO 2 layer 303 in which As + ions are implanted with energy of 40 keV 5E15 are alternately arranged on a silicon substrate 301 Respectively.

도 4는 도 3의 시편에 대한 정전기력 현미경(EFM) 측정결과를 나타낸 도면으로, EFM 측정결과, As+ 이온은 주입된 후에도 양이온으로 존재하는 것을 확인할 수 있다. FIG. 4 is a graph showing an electrostatic force microscope (EFM) measurement result of the specimen shown in FIG. 3. As a result of the EFM measurement, it can be confirmed that As + ions exist as cations even after being implanted.

한편, AlGaN/GaN 시편에 제작된 홀 측정패턴(Hall pattern, 미도시)을 이용하여 NlGaN/GaN 이종접합구조의 2차원 전자가스 농도와 전자 이동도를 측정하였다. 이온을 주입하지 않은 시편과 1x1014/㎠의 도즈(dose), 80keV 에너지로 As+ 이온을 이온주입한 시편의 채널농도는 각각 7.29x1012/㎠, 8.92x1012/㎠으로 이온주입 후 채널농도가 22.4% 증가하였다. 증가한 채널농도로 인하여 동일한 채널 내 전자이동도는 1690㎠/Vs에서 1360㎠/Vs로 19.5% 감소하였다. 소자의 순방향 특성을 결정하는 이동도와 채널농도의 곱은 동일한 수준으로 유지됨을 확인할 수 있었다. On the other hand, the two-dimensional electron gas concentration and electron mobility of the NlGaN / GaN heterojunction structure were measured using a Hall pattern (not shown) fabricated on the AlGaN / GaN sample. The channel concentration of the specimen without ion implantation and the ion implantation of As + ion at a dose of 1 × 10 14 / ㎠ and 80 keV energy were 7.29 × 10 12 / ㎠ and 8.92 × 10 12 / ㎠, respectively. Of the respondents increased by 22.4%. Due to the increased channel concentration, the electron mobility in the same channel was reduced by 19.5% from 1690 cm 2 / Vs to 1360 cm 2 / Vs. It was confirmed that the product of the mobility and the channel concentration, which determine the forward characteristics of the device, is maintained at the same level.

도 5는 본 발명에 따른 도 2의 AlGaN/GaN 쇼트키 장벽 다이오드와 종래의 쇼트키 장벽 다이오드의 누설전류 특성을 비교하여 나타낸 도면이다. 5 is a graph comparing leakage current characteristics of the AlGaN / GaN Schottky barrier diode of FIG. 2 and a conventional Schottky barrier diode according to the present invention.

도 5를 참조하면, 애노드-캐소드 전압 -100V를 인가하였을 때의 누설전류는 본 발명에 따른 SBD의 경우 80.3㎛/㎜이며, 종래 SBD의 경우 21.2㎁/㎜로 본 발명에 따른 SBD의 누설전류가 종래 SBD의 누설전류에 비해 1/4000 수준으로 감소한다. 또한, 본 발명에 따른 SBD와 종래 SBD의 항복전압은 각각 1204V와 604V로 이온주입 후 항복전압이 크게 증가한다. Referring to FIG. 5, the leakage current when the anode-cathode voltage is -100 V is 80.3 탆 / mm for the SBD according to the present invention, and 21.2 ㎁ / mm for the conventional SBD, Is reduced to 1/4000 compared to the leakage current of the conventional SBD. In addition, the breakdown voltage of the SBD and the conventional SBD according to the present invention are 1204 V and 604 V, respectively, and the breakdown voltage increases greatly after the ion implantation.

도 6은 본 발명에 따른 HEMT와 종래 HEMT의 게이트 전압을 -5V에서 1V까지 2V씩 증가시키면서 측정한 드레인 전류-전압 특성곡선이고, 도 7은 본 발명에 따른 SBD와 종래 SBD의 전류-전압 특성곡선이다. FIG. 6 is a drain current-voltage characteristic curve measured while increasing the gate voltage of the HEMT and the conventional HEMT according to the present invention from -5 V to 1 V by 2 V. FIG. 7 is a graph showing the current- Curve.

도 6 및 도 7을 참조하면, 게이트-소스 전압 1V에서의 본 발명과 종래 기술에 따른 HEMT의 최대 드레인 전류는 각각 444.01㎃/㎜, 433.68㎃/㎜이며, 본 발명과 종래 기술에 따른 SBD의 캐소드-애노드 전압 5V에서의 전류는 각각 258.042㎃/㎜와 255.412㎃/㎜이다. Referring to FIGS. 6 and 7, the maximum drain current of the HEMT according to the present invention at a gate-source voltage of 1 V is 444.01 mA / mm and 433.68 mA / mm, respectively, The currents at the cathode-anode voltage of 5V are 258.042 mA / mm and 255.412 mA / mm, respectively.

도 5, 6, 7을 통해 살펴본 바와 같이, 본 발명에 따른 이온주입 공정에 의해 질화물계 반도체 소자의 순방향 특성을 감소시키지 않으면서 누설전류를 효과적으로 감소시키는 것을 확인할 수 있다.5, 6 and 7, it can be confirmed that the leakage current is effectively reduced without decreasing the forward characteristics of the nitride semiconductor device by the ion implantation process according to the present invention.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형 가능함은 물론이다. 예를 들면, 본 발명에 따른 패시베이션층의 이온주입공정은 AlGaN/GaN HEMT와 SBD 뿐만 아니라 쇼트키 금속 콘택이 이용되는 소자(device) 예를 들면, 금속전계효과 트랜지스터(MESFET), 이종접합구조를 사용하는 AlGaN/GaN MISFET, AlGaAs/GaAs, InP HEMT, SBD, MISFET, MESFET 소자에도 적용가능하다. While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but is capable of various modifications within the scope of the present invention. For example, the ion implantation process of the passivation layer in accordance with the present invention can be used for a device such as an AlGaN / GaN HEMT and an SBD as well as a Schottky metal contact, such as a metal field effect transistor (MESFET) AlGaAs / GaAs, InP HEMT, SBD, MISFET, and MESFET devices to be used.

도 1a 내지 도 1d는 본 발명의 일실시예에 따른 이온주입 공정이 적용된 질화물계 반도체 소자의 제조과정을 나타낸 도면, FIGS. 1A to 1D are cross-sectional views illustrating a process of manufacturing a nitride semiconductor device to which an ion implantation process according to an embodiment of the present invention is applied;

도 2는 본 발명의 다른 실시예에 따른 이온주입 공정이 적용된 질화물계 반도체 소자를 나타낸 단면도, 2 is a cross-sectional view of a nitride-based semiconductor device to which an ion implantation process according to another embodiment of the present invention is applied,

도 3은 본 발명의 기술을 검증하기 위한 정전기력 현미경(Electric Force Microscope; EFM) 측정시편의 단면도,3 is a cross-sectional view of an electrostatic force microscope (EFM) measurement specimen for verifying the technique of the present invention,

도 4는 도 3의 시편에 대한 정전기력 현미경(EFM) 측정결과를 나타낸 도면,FIG. 4 is a graph showing electrostatic force microscopic (EFM) measurement results for the specimen of FIG. 3,

도 5는 본 발명에 따른 도 2의 AlGaN/GaN 쇼트키 장벽 다이오드와 종래의 쇼트키 장벽 다이오드의 누설전류 특성을 비교하여 나타낸 도면, FIG. 5 is a graph comparing leak current characteristics of an AlGaN / GaN Schottky barrier diode and a conventional Schottky barrier diode of FIG. 2 according to the present invention. FIG.

도 6은 본 발명에 따른 HEMT와 종래 HEMT의 게이트 전압을 -5V에서 1V까지 2V 간격으로 변화시켜 측정한 드레인 전류-전압 특성곡선, 6 is a graph showing a drain current-voltage characteristic curve obtained by varying the gate voltage of the HEMT and the conventional HEMT according to the present invention from -5 V to 1 V at intervals of 2 V,

도 7은 본 발명에 따른 SBD와 종래 SBD의 전류-전압 특성곡선. 7 is a current-voltage characteristic curve of the SBD and the conventional SBD according to the present invention.

Claims (14)

기판을 준비하는 단계와;Preparing a substrate; 상기 기판 상에 전자가스 채널을 갖는 질화물층을 형성하는 단계와;Forming a nitride layer having an electron gas channel on the substrate; 상기 질화물층 상의 일측에 제1전극을 형성하는 단계와;Forming a first electrode on one side of the nitride layer; 상기 질화물층 상의 타측에 제2전극을 형성하는 단계와;Forming a second electrode on the other side of the nitride layer; 상기 질화물층 상에 패시베이션층을 형성하는 단계와;Forming a passivation layer on the nitride layer; 상기 패시베이션층의 하측에 위치하는 층의 상부 표면에 전하량이 증가되도록 상기 패시베이션층에 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조방법. And implanting ions into the passivation layer so that the amount of charge is increased on the upper surface of the layer located below the passivation layer. 기판을 준비하는 단계와;Preparing a substrate; 상기 기판 상에 전자가스 채널을 갖는 질화물층을 형성하는 단계와;Forming a nitride layer having an electron gas channel on the substrate; 상기 질화물층 상에 캡층을 형성하는 단계;Forming a cap layer on the nitride layer; 상기 캡층 상의 일측에 제1전극을 형성하는 단계와;Forming a first electrode on one side of the cap layer; 상기 캡층 상의 타측에 제2전극을 형성하는 단계와;Forming a second electrode on the other side of the cap layer; 상기 캡층 상에 패시베이션층을 형성하는 단계와;Forming a passivation layer on the cap layer; 상기 패시베이션층의 하측에 위치하는 층의 상부 표면에 전하량이 증가되도록 상기 패시베이션층에 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 질화물계 반도체 소자의 제조 방법.And implanting ions into the passivation layer so that the amount of charge is increased on the upper surface of the layer located below the passivation layer. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 패시베이션층의 하측에 위치하는 층은 상기 증가된 전하량에 따라 역바이어스 시 그 상부 표면에 발생하는 전계 집중이 완화되는 질화물계 반도체 소자의 제조방법.Wherein the layer located below the passivation layer relaxes the electric field concentration generated on the upper surface of the passivation layer in reverse bias according to the increased amount of charge. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 증가된 전하량에 따라 상기 전자가스 채널의 채널농도가 대응하며 증가되는 질화물계 반도체 소자의 제조방법.Wherein a channel concentration of the electron gas channel is correspondingly increased according to the amount of the increased electric charge. 청구항 4에 있어서,The method of claim 4, 상기 전자가스 채널의 음전하 농도는 상기 증가된 전하량에 대응하여 증가되는 질화물계 반도체 소자의 제조방법.Wherein a negative charge concentration of the electron gas channel is increased corresponding to the increased charge amount. 기판;Board; 상기 기판 상에 형성되며 전자가스 채널을 갖는 질화물층과;A nitride layer formed on the substrate and having an electron gas channel; 상기 질화물층 상의 일측에 형성되는 제1전극과;A first electrode formed on one side of the nitride layer; 상기 질화물층 상의 타측에 형성되는 제2전극과;A second electrode formed on the other side of the nitride layer; 상기 질화물층 상에 형성되는 패시베이션층을 포함하며,And a passivation layer formed on the nitride layer, 상기 패시베이션층의 하측에 위치하는 층은 상기 패시베이션층에 주입된 이온에 의해 그 상부 표면에 존재하는 전하량이 증가되는 질화물계 반도체 소자.Wherein the layer located below the passivation layer increases the amount of charge present on the upper surface by the ions implanted in the passivation layer. 기판;Board; 상기 기판 상에 형성되며 전자가스 채널을 갖는 질화물층과;A nitride layer formed on the substrate and having an electron gas channel; 상기 질화물층 상에 형성되는 캡층과;A cap layer formed on the nitride layer; 상기 캡층 상의 일측에 형성되는 제1전극과;A first electrode formed on one side of the cap layer; 상기 캡층 상의 타측에 형성되는 제2전극과;A second electrode formed on the other side of the cap layer; 상기 캡층 상에 형성되는 패시베이션층을 포함하며,And a passivation layer formed on the cap layer, 상기 패시베이션층의 하측에 위치하는 층은 상기 패시베이션층에 주입된 이온에 의해 그 상부 표면에 존재하는 전하량이 증가되는 질화물계 반도체 소자.Wherein the layer located below the passivation layer increases the amount of charge present on the upper surface by the ions implanted in the passivation layer. 청구항 6 또는 청구항 7에 있어서,The method according to claim 6 or 7, 상기 패시베이션층의 하측에 위치하는 층은 역바이어스 시 그 상부 표면에 발생하는 전계집중이 완화되는 질화물계 반도체 소자.Wherein the layer located below the passivation layer relaxes the electric field concentration generated on the upper surface thereof during reverse bias. 청구항 6 또는 청구항 7에 있어서,The method according to claim 6 or 7, 상기 증가된 전하량에 따라 상기 전자가스 채널의 채널농도가 대응하며 증가되는 질화물계 반도체 소자.Wherein a channel concentration of the electron gas channel is correspondingly increased according to the increased amount of charge. 청구항 9에 있어서,The method of claim 9, 상기 전자가스 채널의 음전하 농도는 상기 증가된 전하량에 대응하며 증가하는 질화물계 반도체 소자.Wherein a negative charge concentration of the electron gas channel increases corresponding to the increased charge amount. 청구항 6 또는 청구항 7에 있어서,The method according to claim 6 or 7, 상기 질화물층은 AlGaN층 및 상기 AlGaN층의 상부에 형성된 GaN층을 포함하는 질화물계 반도체 소자.Wherein the nitride layer comprises an AlGaN layer and a GaN layer formed on the AlGaN layer. 청구항 11에 있어서,The method of claim 11, 상기 전자가스 채널은 상기 AlGaN층 및 GaN층의 사이에 형성되는 질화물계 반도체 소자.And the electron gas channel is formed between the AlGaN layer and the GaN layer. 청구항 6 또는 청구항 7에 있어서,The method according to claim 6 or 7, 상기 이온은 As+ 이온인 질화물계 반도체 소자.Wherein the ions are As + ions. 청구항 6 또는 청구항 7에 있어서,The method according to claim 6 or 7, 상기 패시베이션층은 상기 제1전극 및 제2전극 사이에 형성되는 질화물계 반도체 소자.Wherein the passivation layer is formed between the first electrode and the second electrode.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151461A (en) * 1992-11-12 1994-05-31 Seiko Epson Corp Manufacture of semiconductor film as well as of thin-film transistor
KR940016585A (en) * 1992-12-30 1994-07-23 김주용 Silicon oxide film deposition method for passivation
KR970052246A (en) * 1995-12-15 1997-07-29 김주용 Metal wiring formation method of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151461A (en) * 1992-11-12 1994-05-31 Seiko Epson Corp Manufacture of semiconductor film as well as of thin-film transistor
KR940016585A (en) * 1992-12-30 1994-07-23 김주용 Silicon oxide film deposition method for passivation
KR970052246A (en) * 1995-12-15 1997-07-29 김주용 Metal wiring formation method of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180033757A (en) 2016-09-26 2018-04-04 한국전기연구원 Power semiconductor device

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