KR101097093B1 - 멱급수형 디지털 프리디스토터 및 그 제어 방법 - Google Patents

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쇼이치 나라하시
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가부시키가이샤 엔.티.티.도코모
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Abstract

멱급수형 디지털 프리디스토터로서, 선형 전달 경로의 출력과 홀수차 왜곡 발생 경로의 출력을 합성하는 합성기와, 전력 증폭기 출력으로부터의 귀환 신호를 디지털 귀환 신호로 변환하는 AD 변환기와, 홀수차 왜곡 발생 경로중의 홀수차 왜곡 벡터 조정부에 의한 벡터 조정을 제어하는 홀수차 왜곡 벡터 제어부와, 입력 송신 신호로부터 상쇄 신호를 발생시키는 상쇄 신호 발생부와, 귀환 신호 경로에 삽입되고, 상쇄 신호와 귀환 신호 경로의 신호를 합성하는 합성기와, 합성기에 있어서 귀환 신호중의 주파 성분을 상쇄 신호가 억압하도록 상쇄 신호 발생부를 제어하는 상쇄 신호 제어부를 가지도록 구성한다.

Description

멱급수형 디지털 프리디스토터 및 그 제어 방법{POWER SERIES DIGITAL PREDISTORTER AND CONTROL METHOD THEREFOR}
본 발명은 멱급수형 디지털 프리디스토터와 그 제어방법에 관한 것이다.
마이크로파 송신 전력 증폭기의 비선형 왜곡 보상 방법으로 멱급수형 프리디스토션법이 있다(S. Mizuta, Y. Suzuki, S. Narahashi, and Y. Yamao, "A New Adjustment Method for the Frequency-Dependent IMD Compensator of the Digital Predistortion Linearizer," IEEE Radio and Wireless Symposium 2006, PP. 255-258, Jan. 2006).
프리디스토터는 고주파 전력 증폭기에 있어서 증폭기의 비선형 특성에 의해 생기는 왜곡 성분을 보상하도록 입력 송신 신호에 왜곡 보상 신호를 부가하는 것이며, 도 1에 종래의 멱급수형 디지털 프리디스토터(이하, 간단히 디지털 프리디스토터라고 함)(100P)의 구성예를 도시한다. 이 예에서는 디지털의 입력 송신 신호가 I상 신호와 Q상 신호(I/Q 신호라고도 함)로 이루어지는 경우이며, 따라서 입력 단자(7I, 7Q)에 부여되는 I/Q 신호의 각각의 경로에 마련되는 구성 요소는 필요에 따라서 동일한 것이 2개씩 마련되는데, 주지된 기술이므로 이하의 설명에 있어서는 I/Q 신호의 개별의 신호 경로의 설명을 생략함과 아울러, 입력 I/Q 신호를 간단히 입력 송신 신호라고도 한다.
이 디지털 프리디스토터(100P)는 분배기(11)와, 지연기로 구성되는 선형 전달 경로(12)와, 3차 왜곡 발생기(131)와 3차 왜곡 벡터 조정기(141)로 구성되는 3차 왜곡 발생 경로(PDG3)와, 선형 전달 경로(12)의 출력과 3차 왜곡 발생 경로(PPG3)의 출력을 합성하는 합성기(15)와, 증폭 장치(60)와, 증폭 장치(60)의 출력의 일부를 귀환 신호로서 취출하는 방향성 결합기(21)와, 귀환 신호를 주파수 변환하는 주파수 다운 컨버터(22)와, 다운 컨버트된 귀환 신호를 직교 복조하는 직교 복조기(23)와, 복조된 I/Q 귀환 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기(31)와, 디지털 신호로 변환된 귀환 신호로부터 왜곡 성분을 검출하여 3차 왜곡 벡터 조정기(141)에 설정하는 벡터계수(진폭과 위상)를 조정하는 3차 왜곡 벡터 제어기(321)로 구성된다. 방향성 결합기(21), 주파수 다운 컨버터(22), 직교 복조기(23)는 귀환 신호 생성부(20P)를 구성하고 있다.
증폭 장치(60)는 왜곡 보상 신호가 부가된 입력 디지털 I/Q 신호를 아날로그 I/Q 신호로 변환하는 디지털 아날로그 변환기(61)와, 아날로그 I/Q 신호를 직교 변조하는 직교 변조기(62)와, 변조 출력의 주파수를 캐리어 주파수로 변환하는 주파수 업 컨버터(63)와, 주파수 변환된 고주파 신호를 전력 증폭하는 전력 증폭기(64)로 구성되고, 전력 증폭된 고주파 신호는 출력 단자(8)로부터, 예를 들어 도시하지 않는 듀플렉서를 통하여 안테나에 공급된다.
디지털 프리디스토터(100P)의 입력 디지털 송신 신호는 분배기(11)에 의해 선형 전달 경로(12)와 3차 왜곡 발생 경로(PDG3)에 분배된다. 3차 왜곡 발생 경로(PDG3)에 있어서, 분배된 입력 송신 신호는 3차 왜곡 발생기(131)에 의해 3승되어 3차 왜곡 성분이 발생된다. 3차 왜곡 성분의 위상과 진폭을 3차 왜곡 벡터 조정기(141)에 설정하는 벡터계수(위상과 진폭)에 의해 조정함으로써 왜곡 보상 신호가 얻어진다(왜곡 보상 신호를 얻기 위해서 왜곡 성분의 위상과 진폭을 조정하는 것을 이하에서는 벡터 조정이라고 한다). 분배기(11)로부터 선형 전달 경로(12)를 거쳐 합성기(15)에 이르는 입력 송신 신호의 지연 시간은 분배기(11)로부터 3차 왜곡 발생 경로(PDG3)를 거쳐 합성기(15)에 도달하는 입력 송신 신호의 지연 시간과 일치하도록, 즉 양 경로의 신호의 타이밍이 일치하도록, 선형 전달 경로(12)에 포함되는 도시하지 않는 지연기에 의해 조정된다. 선형 전달 경로(12)로부터의 입력 송신 신호와 3차 왜곡 발생 경로(PDG3)로부터의 왜곡 보상 신호는 합성기(15)에서 가산되어, 프리디스토터(100P)의 출력으로서 증폭 장치(60)에 부여된다.
전력 증폭기(64)의 출력 신호의 일부는 방향성 결합기(21)에 의해 귀환 신호로서 취출되고, 주파수 다운 컨버터(22)에서 중간 주파수대로 변환되어, 직교 복조기(23)에 의해 I/Q 신호로 복조된다. 복조된 I/Q 신호는 아날로그 디지털 변환기(ADC)(31)에서 디지털 귀환 신호로 변환되어, 3차 왜곡 벡터 제어기(321)에 부여된다. 3차 왜곡 벡터 제어기(321)는 디지털 귀환 신호중의 주파 성분 대역에 인접하는 대역의 3차 왜곡 성분을 관측하고, 그 3차 왜곡 성분의 전력이 최소가 되도록 3차 왜곡 벡터 조정기(141)에 설정하는 벡터계수를 제어함으로써 전력 증폭기(64)내에서 발생되는 3차 왜곡 성분을 보상한다.
도 1에 있어서, ADC(31)에 입력하는 귀환 신호는 전력 증폭기(64)에서 발생한 왜곡 성분 뿐만 아니라 주파 성분(여기서 말하는 주파 성분은 디지털 프리디스토터에 대한 입력 송신 신호에 상당함)도 포함된다. 왜곡 성분의 전력은 주파 성분의 전력에 비해 낮기 때문에, ADC(31)에 있어서 그 입력 송신 신호 레벨의 예측되는 최대값을 고려한 값에 ADC(31)의 풀스케일을 맞추어 아날로그 디지털 변환을 행하면, 검출하고자 하는 왜곡 성분의 양자화 정밀도가 충분히 취해지지 않는다. 이 경우, 3차 왜곡 벡터 제어기(321)에 의해 3차 왜곡 벡터 조정기(141)에 설정하는 벡터계수를 제어해도, 전력 증폭기(64)의 출력에 있어서의 3차 왜곡 성분의 변화를 3차 왜곡 벡터 제어기(321)에서 충분한 크기로 관측할 수 없는 경우가 생긴다. 3차 왜곡 벡터 제어기(321)는 관측된 3차 왜곡 성분에 대해서, 3차 왜곡 벡터 조정기(141)의 제어에 의해 3차 왜곡 성분의 전력이 최소화되었다고 판정될 때까지 3차 왜곡 벡터 조정기(141)의 제어를 행할 필요가 있다.
이상의 점에서, 디지털 프리디스토터에 의한 왜곡 보상을 최적화하기(정밀도를 높이기) 위해서는 ADC(31)에 있어서 왜곡 성분을 고정밀도로 디지털화하는 것, 즉 왜곡 성분의 양자화 정밀도를 높이는 것이 과제가 된다.
본 발명의 목적은 ADC(31)에 입력하는 신호로부터 주파 성분을 ADC(31)의 전단, 또는 ADC(31)의 전단 및 후단에서 억압함으로써, 왜곡 성분을 제어기에서 고정밀도로 측정할 수 있고, 따라서 정밀도가 높은 왜곡 보상 신호를 생성 가능한 멱급수형 디지털 프리디스토터 및 그 제어법을 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명에 의한 멱급수형 디지털 프리디스토터는, 입력 송신 신호를 전달하는 선형 전달 경로와, 입력 송신 신호의 홀수차 왜곡 성분을 발생시키는 홀수차 왜곡 발생부와, 홀수차 왜곡 성분의 벡터를 조정하는 홀수차 왜곡 벡터 조정부를 직렬로 포함하고, 벡터 조정된 홀수차 왜곡 성분을 왜곡 보상 신호로서 출력하는 홀수차 왜곡 발생 경로와, 선형 전달 경로의 출력과 홀수차 왜곡 발생 경로의 출력을 합성하여 멱급수형 디지털 프리디스토터의 출력으로 하는 제1 합성기와, 전력 증폭기의 출력의 일부로부터 귀환 신호를 생성하는 귀환 신호 경로와, 귀환 신호 경로로부터의 귀환 신호를 디지털 귀환 신호로 변환하는 아날로그 디지털 변환기와, 디지털 귀환 신호중의 홀수차 왜곡 성분을 억압하도록 홀수차 왜곡 벡터 조정부에 의한 벡터 조정을 제어하는 홀수차 왜곡 벡터 제어부와, 입력 송신 신호를 처리하여 아날로그 상쇄 신호를 발생시키는 상쇄 신호 발생부와, 귀환 신호 경로에 삽입되고, 아날로그 상쇄 신호와 귀환 신호 경로의 신호를 합성하는 제2 합성기와, 제2 합성기에 있어서 귀환 신호중의 주파 성분을 상쇄 신호가 억압하도록 디지털 귀환 신호에 기초하여 상쇄 신호 발생부를 제어하는 상쇄 신호 제어부를 포함하도록 구성된다.
이 구성에 의하면, 아날로그 디지털 변환기에 부여하는 귀환 신호중의 주파 성분을 억압하므로, 주파 성분이 억압된, 따라서 왜곡 성분의 전압에 의해 근접한 귀환 신호의 전압을 아날로그 디지털 변환기의 입력 최대 레인지에 맞출 수 있고, 귀환 신호중의 왜곡 성분을 보다 고정밀도로 검출할 수 있으며, 따라서 보다 고정밀도의 왜곡 보상 신호를 생성할 수 있다.
또한, 아날로그 디지털 변환기의 입력측에 삽입되고, 제2 합성기의 출력의 이득을 조정하여 아날로그 디지털 변환기에 부여하는 이득 조정기와, 아날로그 디지털 변환기의 출력을 모니터하고, 이득 조정기의 출력 전압이 아날로그 디지털 변환기의 입력 최대 레인지에 근접하도록 이득 조정기의 이득을 제어하는 이득 제어기를 설치해도 된다.
이 구성에 의해, 주파 성분이 억압된 귀환 신호를 아날로그 디지털 변환기의 입력 최대 레인지에 맞추어 자동적으로 조정할 수 있으므로, 보다 정밀도가 높은 왜곡 보상 신호를 생성할 수 있다.
또는, 입력 송신 신호를 처리하여 부상쇄 신호를 발생시키는 부상쇄 신호 발생부와, 아날로그 디지털 변환기의 출력측에 삽입되고, 아날로그 디지털 변환기의 출력에 부상쇄 신호를 합성하는 제3 합성기와, 제3 합성기의 출력을 모니터하고, 제3 합성기에 있어서 부상쇄 신호가 디지털 귀환 신호중의 잔류 주파 성분을 억압하도록 부상쇄 신호 발생부를 제어하는 부상쇄 신호 제어부를 추가로 설치해도 된다.
이 구성에 의해, 잔류 주파 성분을 억압할 수 있으므로, 더욱 정밀도가 높은 왜곡 보상 신호를 생성할 수 있다.
또는, 아날로그 디지털 변환기의 출력측에 삽입되고, 아날로그 디지털 변환기의 출력중의 주파 성분을 억압하는 디지털 노치 필터를 추가로 설치해도 된다.
이 구성에 의해, 잔류 주파 성분을 억압할 수 있으므로, 더욱 정밀도가 높은 왜곡 보상 신호를 생성할 수 있다.
또는, 홀수차 왜곡 발생 경로에 삽입되고, 홀수차 왜곡 성분의 주파수 특성을 보상계수에 의해 조정하는 홀수차 왜곡 주파수 특성 보상기와, 귀환 신호중의 홀수차 왜곡 성분의 주파수 특성에 기초하여 보상계수를 생성하고, 홀수차 왜곡 주파수 특성 보상기에 부여하는 홀수차 왜곡 주파수 특성 보상계수 제어기를 추가로 설치해도 된다.
이 구성에 의해, 증폭기가 발생시키는 홀수차 왜곡 성분을 보다 정밀도 높게 보상할 수 있다.
본 발명에 의한 멱급수형 디지털 프리디스토터의 제어 방법은, 디지털 귀환 신호중의 주파 성분이 최소 또는 미리 정한 목표값 이하가 되도록 지연기의 지연 시간을 설정하는 상쇄 신호 지연 제어 처리와, 디지털 귀환 신호중의 주파 성분이 최소 또는 상기 목표값 이하가 되도록 상쇄 신호 벡터 조정기에 대한 벡터계수를 설정하는 상쇄 신호 벡터 제어 처리와, 디지털 귀환 신호중의 왜곡 성분이 최소 또는 상기 목표값 이하가 되도록 홀수차 왜곡 벡터 조정부에 대한 벡터계수를 설정하는 홀수차 왜곡 벡터 제어 처리를 포함한다.
이 방법에 의하면, 귀환 신호중의 왜곡 성분을 고정밀도로 검출할 수 있으므로, 정밀도가 높은 왜곡 보상 신호를 생성할 수 있다.
상기 제어 방법은 또한 아날로그 디지털 변환기의 출력측에 설치된 제3 합성기의 출력중의 주파 성분이 최소 또는 미리 정한 제2 목표값 이하가 되도록 제2 지연 시간을 설정하는 부상쇄 신호 지연 제어 처리와, 제3 합성기의 출력중의 주파 성분이 최소 또는 상기 제2 목표값 이하가 되도록 부상쇄 신호 벡터 조정기에 대한 벡터계수를 설정하는 부상쇄 신호 벡터 제어 처리를 포함해도 된다.
이 제어 방법에 의하면, 잔류 주파 성분을 억압할 수 있으므로 더욱 정밀도가 높은 왜곡 검출이 가능하며, 따라서 보다 정밀도가 높은 왜곡 보상 신호를 생성하는 것이 가능하다.
본 발명은, 디지털 프리디스토터에 있어서, 귀환 신호 경로의 ADC(31)에 입력하는 신호의 주파 성분을 ADC(31)의 전단, 또는 전단 및 후단에서 억압함으로써 왜곡 벡터 제어기에서 왜곡 성분을 고정밀도로 측정하는 것이 가능해지고, 따라서 정밀도가 높은 왜곡 보상 신호를 생성할 수 있다.
도 1은 종래의 멱급수형 프리디스토터의 구성예를 도시한 블럭도,
도 2는 본 발명에 의한 디지털 프리디스토터의 원리적 구성을 도시한 블럭도,
도 3은 본 발명에 의한 디지털 프리디스토터의 제1 실시예를 도시한 블럭도,
도 4는 도 3의 실시예에 있어서의 제어 처리를 도시한 플로우도,
도 5a는 도 3의 실시예에 있어서의 제어 처리 플로우의 일례를 도시한 도면,
도 5b는 제어 처리 플로우의 또 하나의 예를 도시한 도면,
도 5c는 제어 처리 플로우의 다른 예를 도시한 도면,
도 5d는 제어 처리 플로우의 또 다른 예를 도시한 도면,
도 6은 도 3의 실시예에 파일럿 신호 발생기와 입력 스위치와 출력 스위치를 부가한 변형 실시예를 도시한 블럭도,
도 7a는 도 6의 실시예에 있어서의 제어 처리 플로우의 일례를 도시한 도면,
도 7b는 제어 처리 플로우의 다른 예를 도시한 도면,
도 7c는 제어 처리 플로우의 또 다른 예를 도시한 도면,
도 8은 도 3의 실시예에 있어서의 3차 왜곡 벡터 제어기(321)와 상쇄 신호 벡터 제어기(52)와 지연 제어기(51)를 일체화한 변형 실시예를 도시한 블럭도,
도 9는 도 3의 실시예에 5차 왜곡 발생 경로를 부가한 변형 실시예를 도시한 블럭도,
도 10a는 도 9의 변형 실시예에 있어서의 5차 왜곡 벡터 제어 처리를 도시한 플로우도,
도 10b는 전체의 제어 처리 플로우를 도시한 도면,
도 11a는 도 9의 변형 실시예에 있어서의 제어 처리 플로우의 또 하나의 예를 도시한 도면,
도 11b는 제어 처리 플로우의 다른 예를 도시한 도면,
도 12는 도 3의 실시예에 이득 조정기(35)와, 이득 제어기(36)와, DAC(37)를 부가한 변형 실시예를 도시한 블럭도,
도 13a는 이득 제어 처리를 도시한 플로우도,
도 13b는 도 12의 변형 실시예에 있어서의 제어 처리 플로우의 일례를 도시한 도면,
도 13c는 제어 처리 플로우의 다른 예를 도시한 도면,
도 14는 도 3의 실시예에 부상쇄 신호 발생부(40A)와 지연 제어기(51A)와 부상쇄 신호 벡터 제어기(52A)를 부가한 변형 실시예를 도시한 블럭도,
도 15a는 부상쇄 신호 지연 제어 처리를 도시한 플로우도,
도 15b는 부상쇄 신호 벡터 제어 처리를 도시한 플로우도,
도 16a는 도 15의 변형 실시예에 있어서의 제어 처리 플로우를 도시한 도면,
도 16b는 제어 처리 플로우의 다른 예를 도시한 도면,
도 17은 도 3의 실시예에 디지털 노치 필터(38)를 부가한 변형 실시예를 도시한 블럭도,
도 18a는 도 17의 변형 실시예에 있어서의 제어 처리 플로우를 도시한 도면,
도 18b는 제어 처리 플로우의 다른 예를 도시한 도면,
도 19는 본 발명에 의한 디지털 프리디스토터의 제2 실시예를 도시한 블럭도,
도 20은 본 발명에 의한 디지털 프리디스토터의 제3 실시예를 도시한 블럭도,
도 21은 본 발명에 의한 디지털 프리디스토터의 제4 실시예를 도시한 블럭도,
도 22는 도 21의 실시예에 있어서의 3차 왜곡 주파수 특성 보상기에 의한 3차 왜곡 성분의 대역 분할의 예를 도시한 도면,
도 23a는 도 21의 실시예에 있어서의 3차 왜곡 주파수 특성 보상기의 구성예를 도시한 블럭도,
도 23b는 3차 왜곡 주파수 특성 보상계수 제어기의 구성예를 도시한 블럭도,
도 23c는 3차 왜곡 주파수 특성 보상계수 제어기의 다른 구성예를 도시한 블럭도,
도 24는 도 21의 실시예에 있어서의 3차 왜곡 주파수 특성 보상 제어 처리를 도시한 플로우도,
도 25a는 도 21의 실시예에 있어서의 전체의 제어 처리 플로우를 도시한 도면,
도 25b는 도 21의 실시예에 있어서의 전체의 제어 처리 플로우의 다른 예를 도시한 도면,
도 26은 도 21의 실시예에 있어서, 5차 왜곡 성분 보상을 위한 구성을 추가한 변형예를 도시한 블럭도,
도 27은 도 26의 변형 실시예에 있어서의 5차 왜곡 성분의 대역 분할을 설명하기 위한 도면,
도 28은 도 26의 변형 실시예에 있어서의 5차 왜곡 주파수 특성 보상 제어 처리를 도시한 플로우도,
도 29a는 도 26의 변형 실시예에 의한 전체의 제어 처리 플로우를 도시한 도면,
도 29b는 전체의 제어 처리 플로우의 다른 예를 도시한 도면,
도 30은 도 26의 변형 실시예에 의한 전체의 제어 처리 플로우의 다른 예를 도시한 도면,
도 31은 도 26의 변형 실시예에 의한 전체의 제어 처리 플로우의 또 다른 예를 도시한 도면,
도 32는 도 21의 실시예에 있어서 귀환 경로의 이득 조정을 행하는 구성을 추가한 변형예를 도시한 블럭도,
도 33a는 도 32의 변형 실시예에 의한 전체의 제어 처리 플로우를 도시한 도면,
도 33b는 전체의 제어 처리 플로우의 다른 예를 도시한 도면,
도 34는 도 21의 실시예에 있어서 부상쇄 신호에 의해 주파 성분의 상쇄를 행하는 구성을 추가한 변형예를 도시한 블럭도,
도 35a는 도 34의 변형 실시예에 의한 전체의 제어 처리 플로우를 도시한 도면,
도 35b는 전체의 제어 처리 플로우의 다른 예를 도시한 도면,
도 36은 도 21의 실시예에 있어서 노치 필터에 의해 주파 성분을 억압하는 구성을 추가한 변형 실시예를 도시한 도면,
도 37a는 도 36의 변형 실시예에 의한 전체의 제어 처리 플로우를 도시한 도면,
도 37b는 전체의 제어 처리 플로우의 다른 예를 도시한 도면.
[원리적 구성]
도 2는 본 발명에 의한 멱급수형 디지털 프리디스토터의 원리적 구성을 도 1에 있어서의 구성과 대응하는 부분에는 동일 참조 번호를 붙여서 도시한다.
본 발명에 의한 멱급수형 디지털 프리디스토터(이하, 간단히 프리디스토터라고 함)(100)는 선형 전달 경로(12)와, 홀수차 왜곡 발생부(13)와, 홀수차 왜곡 벡터 조정부(14)와, 합성기(15)와, 귀환 신호 생성부(20)와, 아날로그 디지털 변환기(31)와, 왜곡 벡터 제어부(32)와, 상쇄 신호 발생부(40)와, 상쇄 신호 제어부(50)로 구성되어 있다. 홀수차 왜곡 발생부(13)와 홀수차 왜곡 벡터 조정부(14)는 홀수차 왜곡 발생 경로(PDG)를 형성하고 있다. 도 1의 종래 기술과 가장 큰 차이는, 귀환 신호 생성부(20)내에 귀환 신호 경로(PF)와 직렬로 합성기(24)가 설치되어, 상쇄 신호 발생부(40)에 의해 발생된 상쇄 신호가 합성기(24)에서 귀환 신호와 합성됨으로써, ADC(31)에 입력되는 귀환 신호중의 주파 성분을 억압하도록 구성되어 있는 것이다.
입력 단자(7)에 부여된 디지털 입력 송신 신호(이하, 간단히 입력 송신 신호라고 함)는 선형 전달 경로(12)를 통과하여 합성기(15)에 부여된다. 입력 송신 신호는 홀수차 왜곡 발생기(13)에도 부여되고, 입력 송신 신호를 홀수(3 이상)승함으로써 입력 송신 신호의 홀수차 왜곡 성분을 발생시키고, 그 홀수차 왜곡 성분은 홀수차 왜곡 벡터 조정부(14)에서 벡터 조정되어 합성기(15)에 왜곡 보상 신호로서 부여된다. 합성기(15)는 선형 전달 경로(12)의 출력과 홀수차 왜곡 발생 경로(PDG)의 출력을 합성하고, 프리디스토터의 출력으로 하여 도 1과 마찬가지의 전력 증폭기를 포함하는 증폭 장치(60)에 부여한다. 선형 전달 경로(12), 홀수차 왜곡 발생부(13), 홀수차 왜곡 벡터 조정부(14), 합성기(15), 홀수차 왜곡 벡터 조정부(32)에 의한 동작 원리는 도 1에 있어서의 선형 전달 경로(12), 3차 왜곡 발생기(131), 3차 왜곡 벡터 조정기(141), 합성기(15), 3차 왜곡 벡터 제어기(321)에 의한 동작 원리와 마찬가지이다.
입력 단자(7)의 입력 송신 신호는 또한 상쇄 신호 발생부(40)에도 부여된다. 상쇄 신호 발생부(40)는 입력 송신 신호를 처리하여 아날로그의 상쇄 신호를 생성한다. 상쇄 신호는 ADC(31)의 입력측의 귀환 신호 경로(PF)중의 합성기(24)에서 귀환 신호와 합성된다. 이 상쇄 신호가 합성된 귀환 신호는 ADC(31)에 의해 디지털 귀환 신호로 변환되어, 상쇄 신호 제어부(50)에 부여된다. 상쇄 신호 제어부(50)는 ADC(31)로부터의 디지털 귀환 신호중의 주파 성분(입력 송신 신호와 동일한 성분)의 전력이 최소(혹은 미리 설정한 목표값 이하)가 되도록 상쇄 신호 발생기(40)를 제어한다. 이것에 의해 ADC(31)에 입력되는 귀환 신호중의 주파 성분이 억압되므로, 미리 ADC(31)의 입력 최대 레인지를 주파 성분이 억압된 귀환 신호의 진폭을 고려하여 정할 수 있고, 따라서 왜곡 성분을 포함하는 귀환 신호에 대해서 그만큼 높은 정밀도로 AD 변환을 행할 수 있다. 이와 같이 하여 높은 정밀도로 AD 변환된 귀환 신호가 왜곡 벡터 제어부(32)에 부여되어, 그 귀환 신호중의 주파 성분에 인접하는 대역의 왜곡 성분을 검출하고, 그 왜곡 성분의 전력이 최소(또는 상기 목표값 이하)가 되도록 홀수차 왜곡 벡터 조정부(14)에 대해서 벡터계수의 설정을 행할 수 있다. 그 결과, 본 발명에 의한 프리디스토터(100)는 높은 정밀도로 상호 변조 왜곡을 캔슬 가능한 왜곡 보상 신호를 입력 송신 신호에 대해서 합성할 수 있다.
도 2에 도시한 본 발명의 원리적 구성에 있어서, 홀수차 왜곡 발생부(13)는 후술하는 실시예와 같이, 3차 왜곡 발생기로 구성해도 되고, 5차 이상의 왜곡 발생기로 구성해도 되며, 또는 복수의 상이한 홀수차 왜곡 발생기로 구성해도 된다. 그 경우, 홀수차 왜곡 벡터 조정부(14)에는 각 홀수차 왜곡 발생기에 대응하여 홀수차 왜곡 벡터 조정기를 설치하고, 왜곡 벡터 제어부(32)에는 각 홀수차 왜곡 벡터 조정기에 대응하여 홀수차 왜곡 벡터 제어기를 설치한다.
[제1 실시예]
도 3은 본 발명에 의한 멱급수형 디지털 프리디스토터의 제1 실시예를 도시한다. 이 프리디스토터의 실시예는, 도 1의 종래 기술에 도 2에 도시한 본 발명의 원리를 적용한 것이며, 도 1에 있어서의 구성부와 동일한 것에는 동일한 참조 번호를 붙이고 있다. 따라서, 여기서는 입력 디지털 송신 신호는 I/Q 신호이다. 도 2에 있어서의 홀수차 왜곡 발생부(13), 홀수차 왜곡 벡터 조정부(14), 왜곡 벡터 제어부(32)는 각각 도 1과 마찬가지의 3차 왜곡 발생기(131), 3차 왜곡 벡터 조정기(141), 3차 왜곡 벡터 제어기(321)로서 실시되어 있다. 도 3의 실시예에 있어서는, 상쇄 신호 발생부(40)는 지연기(41)와 상쇄 신호 벡터 조정기(42)와 디지털 아날로그 변환기(DAC)(43)에 의해 구성되고, 상쇄 신호 제어부(50)는 지연 제어기(51)와 상쇄 신호 벡터 제어기(52)로 구성되어 있다. 귀환 신호 생성부(20)는 도 1에 있어서의 귀환 신호 생성부(20P)와 마찬가지의 방향성 결합기(21), 주파수 다운 컨버터(22), 직교 복조기(23)에 더해, 직교 복조기(23)의 출력측에 합성기(24)를 가지고 있다.
입력 단자(7I, 7Q)에 부여된 입력 송신 신호를 분배기(11)에 의해 선형 전달 경로(12)와, 3차 왜곡 발생기(131)와, 지연기(41)에 분배한다. 또한, 분배기는 1개밖에 도시하고 있지 않지만, 신호의 분배수에 따라 필요한 만큼 설치해도 된다. 지연기(41)는 입력 송신 신호를 지연 제어기(51)에 의해 설정된 시간 τ만큼 지연시키고, 지연된 입력 송신 신호는 상쇄 신호 벡터 조정기(42)에서 상쇄 신호 벡터 제어기(52)에 의해 설정된 진폭과 위상으로 조정되어, 디지털 상쇄 신호가 얻어진다. 디지털 상쇄 신호는 DAC(43)에 의해 아날로그 상쇄 신호로 변환되어, 합성기(24)에서 귀환 신호와 합성된다. 상쇄 신호와 합성된 귀환 신호는 ADC(31)에 의해 디지털 귀환 신호로 변환된다.
지연 제어기(51)는 ADC(31)의 출력중의 주파 성분을 관측하고, 분배기(11)로부터 합성기(15)를 거쳐 증폭 장치(60)에 부여되어, 귀환 신호 경로(PF)를 거쳐 합성기(24)에 도달하는 주파 성분(입력 송신 신호)의 지연 시간과, 분배기(11)로부터 상쇄 신호 발생부(40)를 거쳐 상쇄 신호로서 합성기(24)에 이르는 입력 송신 신호의 지연 시간이 일치하도록, 즉 양 경로의 신호의 타이밍이 일치하도록, 지연기(41)의 지연 시간 τ를 설정한다. 상쇄 신호 벡터 제어기(52)는 마찬가지로 ADC(31)의 출력을 관측하고, 증폭 장치(60), 귀환 신호 경로(PF) 경유로 합성기(24)에 이르는 주파 성분(입력 송신 신호)과 상쇄 신호 발생부(40)를 통과하여 합성기(24)에 상쇄 신호로서 부여되는 입력 송신 신호의 위상과 진폭이 각각 일치하도록 상쇄 신호 벡터 조정기(42)를 제어한다.
이하, 제1 실시예의 프리디스토터의 제어에 대해서 도 3 및 4를 참조하여 설명한다. 프리디스토터의 입력 I/Q 신호는 W-CDMA 등의 무선방식 프레임 포맷에 따르고 있으며, 동기용 파일럿 신호가 주기적으로 포함되는 것으로 한다. 지연기(41)의 지연 시간을 조정하는 경우, 이 동기용 파일럿 신호를 이용한다. 상쇄 신호 벡터 조정기(42)의 진폭 설정 계수는 비제로의 값으로 초기 설정되어 있는 것으로 한다.
[상쇄 신호 지연 제어 처리 S10]
지연 제어기(51)는 지연기(41)의 지연 시간 τ를 임의의 초기값으로 설정한다(S11). 실제로는 측정을 용이하게 하기 위해서, 증폭 장치(60), 귀환 신호 경로(PF)를 경유한 신호와 상쇄 신호 발생부(40)를 경유한 신호의 지연 시간차가 크게 나타나도록, 지연 시간 τ의 초기값을 0으로 설정하는 것이 간편하다. 지연 제어기(51)는 분배기(11)로부터 분배되는 입력 송신 신호중의 동기용 파일럿 신호의 시각 t1과, 증폭 장치(60), 귀환 신호 경로(PF)를 거쳐 ADC(31)에 이르는 주파 성분에 포함되는 동기용 파일럿 신호의 시각(귀환 신호 출력 시각) t2와 전력 P2와, 상쇄 신호 발생부(40), 합성기(24)를 거쳐 상쇄 신호로서 ADC(31)에 이르는 입력 송신 신호에 포함되는 동기용 파일럿 신호의 시각(상쇄 신호 출력 시각) t3와 전력 P3를 각각 측정한다(S12). 측정한 시각 t2와 t3를 비교하여(S13), 불일치이면 스텝 S14로 이동하여, 전력 P2, P3 모두가 미리 정한 역치(Pth)보다 큰지 판정하고, 크면 스텝 S15로 이동한다. 스텝 S15에서는, 측정한 시각 t2와 t1의 차분(Δt)을 계산하고, 지연기(41)의 지연 시간 τ로서 지연기(41)에 설정한다. 스텝 S13에서 t2가 t3와 일치하면 지연기(41)의 설정을 변경하지 않고 제어 처리 S10을 종료한다. 스텝 S14에서 P2, P3가 역치(Pth) 이하인 경우에는 t2와 t3가 일치하지 않아도 상쇄 신호가 주성분을 원하는 만큼 억압하고 있으므로, 현재 설정되어 있는 지연 시간 τ 그대로로 하여 제어 처리 S10을 종료한다.
스텝 S15 대신에 파선으로 도시한 바와 같이, 스텝 S16에서 지연기(41)에 설정되어 있는 지연 시간 τ를 미리 정한 작은 지연 시간 Δd만큼 증가시켜서 스텝 S12로 되돌아가, t2가 t3와 일치하거나 또는 P2, P3가 Pth 이하가 될 때까지 스텝 S12, S13, S14, S16을 반복해도 된다. 그 경우는, 스텝 S12에 있어서의 시각 t1의 측정은 불필요하다. 스텝 S11 내지 S15(또는 S16)는 상쇄 신호 지연 제어 처리 S10을 구성하고 있다.
지연 제어기(51)는 지연기(41)의 지연 시간 τ가 결정된 것을 3차 왜곡 벡터 제어기(321)와 상쇄 신호 벡터 제어기(52)에 통지한다. 다음의 상쇄 신호 벡터 제어기(52)에 의한 상쇄 신호 벡터 제어 처리 S20과 3차 왜곡 벡터 제어기(52)에 의한 3차 왜곡 벡터 제어 처리 S30은 독립 또한 병렬로 실행된다.
[상쇄 신호 벡터 제어 처리 S20]
상쇄 신호 벡터 제어기(52)는 ADC(31)의 출력중의 잔류 주파 성분(동기용 파일럿 신호 성분)의 전력 PWM을 관측하고(S21), 주파 성분 전력 PWM이 최소(또는 미리 정한 목표값 이하)이 되었는지 판정하여(S22), 되어 있지 않으면 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정하고(S23), 스텝 S21로 되돌아가, 주파 성분 전력PWM이 최소(또는 상기 목표값 이하)가 될 때까지 스텝 S21, S22, S23을 반복함으로써 주파 성분의 전력 PWM을 최소(또는 상기 목표값 이하)로 하는 상쇄 신호 벡터 조정기(42)의 벡터계수를 결정한다. 상쇄 신호 벡터 제어기(52)는 상쇄 신호 벡터 조정기(42)의 벡터계수가 결정된 것을 지연 제어기(51)에 통지한다.
[3차 왜곡 벡터 제어 처리 S30]
3차 왜곡 벡터 제어기(321)는 ADC(31)로부터의 주파 성분이 억압된 신호중의 주파 성분의 대역에 인접하는 대역의 왜곡 성분, 즉 3차 왜곡 성분 전력 PWD3를 관측하고(S31), 3차 왜곡 성분 전력 PWD3가 최소(또는 미리 정한 목표값 이하)가 되었는지 판정하여(S32), 최소(또는 상기 목표값 이하)가 되어 있지 않으면 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정하고(S33), 스텝 S31로 되돌아가, 3차 왜곡 성분 전력 PWD3가 최소(또는 상기 목표값 이하)가 될 때까지 스텝 S31, S32, S33을 반복함으로써 3차 왜곡 벡터 조정기(141)의 벡터계수를 결정한다. 3차 왜곡 벡터 제어기(321)는 3차 왜곡 벡터 조정기(141)의 벡터계수가 결정된 것을 지연 제어기(51)에 통지한다.
[반복 제어 처리 S40]
지연 제어기(51)는 상쇄 신호 벡터 제어기(52)와 3차 왜곡 벡터 제어기(321)로부터 계수 결정의 통지를 수취한 후, ADC(31)의 출력중의 3차 왜곡 성분 전력 PWD3를 측정하고(S41), 3차 왜곡 성분 전력 PWD3가 소정의 값 PDth 이하가 되었는지 판정하여(S42), 되어 있지 않으면 제어 처리 S10으로 되돌아가, PWD3가 소정값 PDth 이하가 될 때까지 상쇄 신호 지연 제어 처리 S10, 상쇄 신호 벡터 제어 처리 S20, 3차 왜곡 벡터 제어 처리 S30, 반복 제어 처리 S40을 반복한다.
또한, 3차 왜곡 벡터 제어기(321)는 스텝 S32의 판정으로 3차 왜곡 성분 전력 PWD3가 최소(또는 미리 정한 목표값 이하)라고 판정되었을 때는, 그 값 PWD3를 지연 제어기(51)에 통지하고, 지연 제어기(51)는 제어 처리 S40에 있어서 스텝 S41의 왜곡 성분 전력의 측정을 행하지 않고, 3차 왜곡 벡터 제어기(321)로부터 통지된 3차 왜곡 성분 전력 PWD3를 스텝 S42에서 소정값 PDth와 비교하여 전체 제어 처리를 반복할지 여부를 판정해도 된다.
도 5의 a, b, c, d에 도시한 제어 처리 플로우는, 도 4에 도시한 제어 처리 플로우에 있어서의 상쇄 신호 지연 제어 처리 S10, 상쇄 신호 벡터 제어 처리 S20, 3차 왜곡 벡터 제어 처리 S30, 반복 제어 처리 S40의 처리 순서의 변형예를 도시한다. A는 상기 서술한 바와 같은 상쇄 신호 벡터 제어 처리 S20과 3차 왜곡 벡터 제어 처리 S30을 서로 독립 또한 병렬로 실행하는 경우이다. 도 5b는 a에 있어서 처리 S10과 S20을 바꾼 것이며, 상쇄 신호 지연 제어 처리 S10과 3차 왜곡 벡터 제어 처리 S30은 서로 독립 또한 병렬로 실행한다. 반복 제어 처리 S40에 있어서 검출된 3차 왜곡 성분 전력 PWD3가 소정값 PDth 이하가 될 때까지 처리 S20, S10, S30, S40을 반복한다.
도 5의 c는 처리 S10, S20, S30, S40을 차례로 협조하여 실행하는 경우이다. 즉, 지연 제어기(51)는 도 4의 상쇄 신호 지연 제어 처리 S10에 의해 지연 시간 τ를 결정하고, 지연기(41)에 그 지연 시간 τ를 설정하면, 설정한 것을 상쇄 신호 벡터 제어기(52)에 통지한다. 상쇄 신호 벡터 제어기(42)는 통지를 받으면 도 4의 상쇄 신호 벡터 제어 처리 S20을 개시하고, 상쇄 신호 벡터 조정기(42)에 대한 벡터계수의 설정이 종료하면, 설정 종료를 3차 왜곡 벡터 제어기(321)에 통지한다. 3차 왜곡 벡터 제어기(321)는 통지를 받으면, 도 4의 3차 왜곡 벡터 제어 처리 S30을 개시하고, 3차 왜곡 벡터 조정기(141)에 대한 벡터계수의 설정이 종료하면 설정 종료를 지연 제어기(51)에 통지한다. 지연 제어기(51)는 반복 제어 처리 S40에 있어서 검출한 3차 왜곡 성분 전력 PWD3가 소정값 PDth 이하가 될 때까지 처리 S10, S20, S30, S40을 반복시킨다. 도 5의 c에 있어서 파선으로 도시한 바와 같이 처리 S10, S20을 소정 조건이 만족할 때까지(예를 들어 반복 횟수, 또는 주파 성분 전력이 소정값 이하가 될 때까지) 반복해도 된다.
도 5의 d는 c에 있어서 처리 S10과 S20의 순서를 바꾼 경우를 도시한다. 각 처리 내용은 c의 경우와 마찬가지이며 설명을 생략한다.
도 3에 도시한 구성에 있어서, 상쇄 신호 벡터 조정기(42)를 아날로그 회로로 구성해도 된다. 아날로그 회로로 구성하는 경우, DAC(43)는 지연기(41)와 상쇄 신호 벡터 조정기(42) 사이에 설치한다.
[변형 실시예 1]
도 3의 실시예에서는 입력 송신 신호에 주기적으로 포함되는 동기용 파일럿 신호를 이용하여 각 제어기에 의한 제어 처리를 실행했는데, 독립된 파일럿 신호(이하, 독립 파일럿 신호라고 함)를 사용해도 된다. 독립 파일럿 신호를 사용하는 예를 제1 실시예의 변형 실시예로 하여 도 6에 도시한다. 그 구성은 도 3의 제1 실시예에, 파일럿 신호 발생기(18)와, 파일럿 신호 발생기(18)의 출력과 입력 단자(7I, 7Q)를 선택적으로 바꾸어서 분배기(11)에 접속하는 입력 스위치(17)와, 방향성 결합기(21)와 출력 단자(8) 사이에 삽입되고, 증폭 장치(60)의 출력의 온과 오프를 바꾸는 출력 스위치(19)를 추가한 구성이 된다.
이 도 6에 도시한 프리디스토터에 있어서의 제어 처리 플로우의 3개의 대표적 예를 도 7의 a, b, c로 나타낸다.
[제어 처리 플로우 A]
스위치 설정(S01) : 입력 송신 신호중의 동기용 파일럿 신호를 사용하는 대신에 파일럿 신호 발생기(18)에서 발생한 펄스파를 독립 파일럿 신호로서 사용하여 지연 시간 τ의 제어를 행한다. 그 때문에 우선 입력 스위치(17)를 파일럿 신호 생성기(18)측에 접속하고, 출력 스위치(19)를 오프로 한다.
독립 파일럿 신호를 사용한 상쇄 신호 지연 제어 처리 S10P : 이 처리는 독립 파일럿 신호를 사용하는 점이 상이할 뿐, 기본적으로는 도 4에 있어서의 상쇄 신호 지연 제어 처리 S10과 마찬가지이다. 즉, 처리 동작은 도 4에 있어서의 스텝 S11 내지 S15(S16)와 마찬가지이며, 독립 파일럿 신호를 사용하여 송신 신호 입력 시각 t1을 측정하고, 또한 귀환 신호 출력 시각 t2와 전력 P2를 측정하며, 상쇄 신호 출력 시각 t3와 전력 P3를 측정하고, 그들 측정 결과에 기초하여 지연 시간 τ를 결정하여, 지연기(41)에 설정한다. 지연 제어기(51)는 지연기(41)의 지연 시간 τ가 결정된 것을 3차 왜곡 벡터 제어기(321)와 상쇄 신호 벡터 제어기(52)에 통지한다.
스위치 설정(S02) : 입력 스위치(17)를 입력 단자(7I, 7Q)측에 접속하고, 출력 스위치(19)를 온으로 한다.
상쇄 신호 벡터 제어 처리 S20 : 입력 송신 신호를 사용하여 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
3차 왜곡 벡터 제어 처리 S30 : 입력 송신 신호를 사용하여 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
반복 제어 처리 S40 : 입력 송신 신호를 사용하여 도 4의 반복 제어 처리 S40과 마찬가지의 제어 처리를 행하고, 3차 왜곡 성분 전력 PWD3가 소정값 PDth 이하가 될 때까지 전체의 제어 처리 S01, S10P, S02, S20, S30, S40을 반복한다.
또한, 제어 처리 S20과 S30은 독립 또한 병렬로 실행해도 되고, 제어 처리 S20을 종료후에 제어 처리 S30을 실행해도 된다.
[제어 처리 플로우 B]
스위치 설정 S01 : 제어 처리 플로우 A의 경우와 마찬가지로, 입력 스위치(17)를 파일럿 신호 발생기(18)측에 접속하고, 출력 스위치(19)를 오프로 한다.
독립 파일럿 신호를 사용한 상쇄 신호 지연 제어 처리 S10P : 상기 서술한 제어 처리 플로우 A에 있어서의 제어 처리 S10P와 동일하며, 독립 파일럿 신호를 사용하여 지연기(41)에 설정하는 지연 시간 τ의 제어를 행한다.
독립 파일럿 신호를 사용한 상쇄 신호 벡터 제어 처리 S20P : 파일럿 신호 발생기(18)로부터의 독립 파일럿 신호를 사용하여 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
스위치 설정 S02 : 입력 스위치(17)를 입력 단자(7I, 7Q)측에 접속하고, 출력 스위치(19)를 온으로 한다.
3차 왜곡 벡터 제어 처리 S30 : 입력 송신 신호를 사용하여 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
반복 제어 처리 S40 : 입력 송신 신호를 사용하여 도 4의 반복 제어 처리 S40과 마찬가지의 제어 처리를 행하고, 3차 왜곡 성분 전력 PWD3가 소정값 PDth 이하가 될 때까지 전체의 제어 처리 S01, S10P, S20, S02, S30, S40을 반복한다.
[제어 처리 플로우 C]
스위치 설정 S01 : 제어 처리 플로우 A의 경우와 마찬가지로, 입력 스위치(17)를 파일럿 신호 발생기(18)측에 접속하고, 출력 스위치(19)를 오프로 한다.
독립 파일럿 신호를 사용한 상쇄 신호 지연 제어 처리 S10P : 상기 서술한 제어 처리 플로우 A에 있어서의 제어 처리 S10P와 동일하며, 독립 파일럿 신호를 사용하여 지연기(41)에 설정하는 지연 시간 τ의 제어를 행한다. 설정 종료를 상쇄 신호 벡터 제어기(52)와 3차 왜곡 벡터 제어기(321)에 통지한다.
독립 파일럿 신호를 사용한 상쇄 신호 벡터 제어 처리 S20P : 파일럿 신호 생성기(18)로부터의 독립 파일럿 신호를 사용하여 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
독립 파일럿 신호를 사용한 3차 왜곡 벡터 제어 처리 S30P : 독립 파일럿 신호를 사용하여 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
독립 파일럿 신호를 사용한 반복 제어 처리 S40P : 독립 파일럿 신호를 사용하여 도 4의 반복 제어 처리 S40과 마찬가지의 제어 처리를 행하고, 3차 왜곡 성분 전력 PWD3가 소정값 PDth 이하가 될 때까지 전체의 제어 처리 S10P, S20P, S30P, S40P를 반복한다.
스위치 설정 S02 : 입력 스위치(17)를 입력 단자(7I, 7Q)측에 접속하고, 출력 스위치(19)를 온으로 한다.
제어 처리 플로우 C에 있어서, 제어 처리 S20P와 S30P는 독립 또한 병렬로 실행해도 되고, 제어 처리 S20P를 실행후에 제어 처리 S30P를 실행해도 된다.
상기 서술한 도 6의 변형 실시예에 있어서, 파일럿 신호 발생기(18)는 독립 파일럿 신호로서 펄스파의 대신에 W-CDMA 신호 등 실제로 송신하는 신호를 주기적으로 출력시키도록 해도 된다.
[변형 실시예 2]
도 3의 실시예에 있어서, 지연 제어기(51), 상쇄 신호 벡터 제어기(52), 3차 왜곡 벡터 제어기(321)를 도 8에 도시한 바와 같이 제어부(70)로서 일체화한 구성으로 해도 된다. 제어부(70)는 상쇄 신호 벡터 조정기(52)의 벡터계수와, 3차 왜곡 벡터 조정기(141)의 벡터계수와, 지연기(41)의 지연 시간 τ를 개별적으로 조정할 수 있도록 구성되어 있다.
[변형 실시예 3]
도 9의 변형 실시예는 전력 증폭기에 있어서 상호 변조 왜곡으로서 발생하는 3차 왜곡 성분 뿐만 아니라, 5차 왜곡 성분에 대해서도 보상할 수 있도록 구성한 프리디스토터를 도시한다. 이 프리디스토터의 구성은 도 3에 도시한 제1 실시예에 대해서, 5차 왜곡 발생기(132)와 5차 왜곡 벡터 조정기(142)로 구성되는 5차 왜곡 발생 경로(PDG5)와, 3차 왜곡 발생 경로(PDG3)의 출력 신호와 5차 왜곡 발생 경로(PDG5)의 출력 신호를 합성하여, 합성기(15)에 부여하는 합성기(33)와, 귀환 신호중의 5차 왜곡 성분을 최소(또는 미리 정한 목표값 이하)로 하도록 5차 왜곡 벡터 조정기(142)의 벡터계수를 제어하는 5차 왜곡 벡터 제어기(322)를 부가한 것이다. 3차 왜곡 벡터 제어기(321)와 상쇄 신호 벡터 제어기(52)와 지연 제어기(51)와 5차 왜곡 벡터 제어기(322)를 일체화하여 구성해도 된다.
입력 송신 신호는 분배기(11)로부터 5차 왜곡 발생기(132)에도 분배되고, 입력 송신 신호를 5승 연산함으로써 5차 왜곡 성분이 생성되어, 5차 왜곡 벡터 조정기(142)에 부여된다. 5차 왜곡 벡터 조정기(142)는 5차 왜곡 벡터 제어기(322)의 제어에 따라 5차 왜곡 성분의 위상과 진폭을 조정하여 합성기(33)에 부여하고, 3차 왜곡 벡터 조정기(141)의 출력과 합성되어 왜곡 보상 신호가 된다. 합성기(33)로부터의 3차 왜곡 성분과 5차 왜곡 성분의 합성 출력인 왜곡 보상 신호는 합성기(15)에 있어서 선형 전달 경로(12)의 출력과 합성되어 프리디스토터의 출력이 된다.
5차 왜곡 벡터 제어기(322)에 의한 5차 왜곡 벡터 제어 처리 S50은 도 10a에 도시한 바와 같이 ADC(31)의 출력중의 주파 성분에 인접하는 대역의 3차 왜곡 성분에 대해서 더욱 외측에 인접하는 5차 왜곡 성분의 전력 PWD5를 측정하고(S51), 측정된 5차 왜곡 성분 전력 PWD5가 최소(또는 미리 정한 목표값 이하)가 되었는지 판정하여(S52), 되어 있지 않으면 5차 왜곡 벡터 조정기(142)의 벡터계수를 조정하고(S53), 스텝 S51로 되돌아가, 5차 왜곡 성분 전력 PWD5가 최소(또는 상기 목표값 이하)가 될 때까지 스텝 S51, S52, S53을 반복한다.
도 10b는 도 9의 변형 실시예에 있어서의 제어 처리 플로우를 도시한다.
상쇄 신호 지연 제어 처리 S10 : 도 4에 있어서의 상쇄 신호 지연 제어 처리 S10과 마찬가지이다. 즉, 도 4에 있어서의 스텝 S11 내지 S15(S16)와 마찬가지의 제어 처리를 행하여, 입력 송신 신호의 동기용 파일럿 신호를 사용하여 송신 신호 입력 시각 t1을 측정하고, 또한 귀환 신호 출력 시각 t2와 전력 P2를 측정하며, 상쇄 신호 출력 시각 t3와 전력 P3를 측정하고, 그들 측정 결과에 기초하여 지연 시간 τ를 결정하여, 지연기(41)에 설정한다. 지연 제어기(51)는 지연기(41)의 지연 시간 τ가 결정된 것을 3차 왜곡 벡터 제어기(321)와, 5차 왜곡 벡터 제어기(322)와, 상쇄 신호 벡터 제어기(52)에 통지한다.
상쇄 신호 벡터 제어 처리 S20 : 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
3차 왜곡 벡터 제어 처리 S30 : 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
5차 왜곡 벡터 제어 처리 S50 : 도 10a의 5차 왜곡 벡터 제어 처리 S50을 행하고, 5차 왜곡 벡터 조정기(142)의 벡터계수를 조정한다. 이 때 S51에 있어서, 5차 왜곡 벡터 제어기(322)는 PWD3도 측정해도 되고, S52에 있어서, PWD3와 PWD5의 합이 최소(또는 미리 정한 목표값 이하)가 되었는지 판정해도 되며, PWD3와 PWD5의 합이 최소(또는 상기 목표값 이하)가 될 때까지 스텝 S51, S52, S53을 반복해도 된다.
반복 제어 처리 S40' : 도 4의 반복 제어 처리 S40과 마찬가지의 제어 처리를 행하고, 왜곡 성분 전력 PWD가 소정값 PDth 이하가 될 때까지 전체의 제어 처리 S10, S20, S30, S50, S40을 반복한다. 단, 여기서 왜곡 성분 전력 PWD로서 3차 왜곡 성분 전력 PWD3와 5차 왜곡 성분 전력 PWD5의 합을 사용하여, 그 합이 소정값 PDth 이하가 되는지를 판정해도 되고, PWD3, PWD5 각각이 소정값 PDth 이하가 되는지를 판정해도 되며, 3차 왜곡, 5차 왜곡 각각에 상이한 소정값을 정해 두고, PWD3, PWD5가 각각의 소정값 이하가 되는지를 판정해도 된다. 이들 PWD3, PWD5는 지연 제어기(51)가 ADC(31)의 출력으로부터 검출해도 되고, 또는 3차 왜곡 벡터 제어 처리 S30 및 5차 왜곡 벡터 제어 처리 S50에서 각각 측정한 PWD3, PWD5를 지연 제어기(51)에 통지하여, 그것을 사용하도록 해도 된다. 또는, 지연 제어기(51)에서 주파 성분의 대역외 전력을 측정하고, 그것을 왜곡 전력 PWD로 간주하여 소정값 PDth와 비교해도 된다.
또한, 제어 처리 S20, S30, S50은 독립 또한 병렬로 실행해도 되고, 제어 처리 S20을 종료후에 제어 처리 S30, 다음에 S50을 실행해도 된다.
도 11의 a 및 b는 도 9의 변형 실시예에 있어서의 도 10b와는 상이한 제어 처리 플로우의 예를 각각 도시한다.
[제어 처리 플로우 A]
상쇄 신호 지연 제어 처리 S10 : 도 4에 있어서의 지연 제어 처리 S10과 동일하며, 지연기(41)에 설정하는 지연 시간 τ의 제어를 행한다.
상쇄 신호 벡터 제어 처리 S20 : 도 4에 있어서의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
3차 왜곡 벡터 제어 처리 S30 : 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
5차 왜곡 벡터 제어 처리 S50 : 도 10a의 5차 왜곡 벡터 제어 처리 S50을 행하고, 5차 왜곡 벡터 조정기(142)의 벡터계수를 조정한다.
반복 제어 처리 S40' : 도 10b에 있어서의 반복 제어 처리 S40'와 마찬가지의 제어 처리를 행하고, 왜곡 성분 전력 PWD가 소정값 PDth 이하가 될 때까지 전체의 제어 처리 S10, S20, S30, S50, S40'를 반복한다. 또한, 제어 처리 S30과 S50은 독립 또한 병렬로 행한다. 또한 제어 처리 S10과 S20은 순서를 바꾸어도 된다.
[제어 처리 플로우 B]
상쇄 신호 지연 제어 처리 S10 : 도 4에 있어서의 제어 처리 S10과 동일하며, 지연기(41)에 설정하는 지연 시간 τ의 제어를 행한다.
상쇄 신호 벡터 제어 처리 S20 : 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
3차 왜곡 벡터 제어 처리 S30 : 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
5차 왜곡 벡터 제어 처리 S50 : 도 10a의 5차 왜곡 벡터 제어 처리 S50을 행하고, 5차 왜곡 벡터 조정기(142)의 벡터계수를 조정한다.
반복 제어 처리 S40' : 도 10b에 있어서의 반복 제어 처리 S40'와 마찬가지의 제어 처리를 행하고, 왜곡 성분 전력 PWD가 소정값 PDth 이하가 될 때까지 전체의 제어 처리 S10, S20, S30, S50, S40'를 반복한다.
또한, 도 11b에 파선으로 도시한 바와 같이 제어 처리 S10, S20을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 주파 성분 전력이 소정값 이하가 되는 조건이어도 된다. 또한 제어 처리 S10과 S20의 순서를 바꾸어도 된다.
또한 파선으로 도시한 바와 같이, 제어 처리 S30, S50을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 왜곡 성분 전력이 소정값 이하가 되는 조건이어도 된다. 또 제어 처리 S30과 S50은 순서를 바꾸어도 된다.
도 9에 도시한 변형 실시예의 구성에, 도 6에서 도시한 바와 같은 파일럿 신호 발생기(18)와, 입력 스위치(17)와, 출력 스위치(19)를 추가하고, 독립 파일럿 신호를 사용하여 각 제어기의 제어 처리를 실행해도 된다.
도 9의 변형 실시예에 있어서, 필요에 따라 H차(H는 7 이상의 홀수) 왜곡 발생 경로와, H차 왜곡 발생 경로에 있어서의 H차 왜곡 벡터 조정기의 벡터계수를 조정하는 H차 왜곡 벡터 제어기를 추가해도 된다.
[변형 실시예 4]
도 12는 도 3에 도시한 제1 실시예에 있어서, 합성기(24)의 출력 귀환 신호의 전압을 조정하기 위한 이득 조정기(AGC)(35)와, 이득 조정기(35)의 이득을 제어하기 위한 이득 제어기(36)와, 이득 제어기(36)로부터 이득 조정기(35)에 부여하는 제어 신호를 디지털 아날로그 변환하는 디지털 아날로그 변환기(DAC)(37)를 부가한 변형 실시예이다. 이 때, 3차 왜곡 벡터 제어기(321)와 상쇄 신호 벡터 제어기(52)와 지연 제어기(51)와 이득 제어기(36)를 일체화한 제어기로서 구성해도 된다.
이득 제어기(36)는 ADC(31)의 출력을 모니터하고, 이득 조정기(35)의 출력 전압이 ADC(31)의 입력 전압의 풀 스케일이 되도록 AGC(35)의 이득을 제어한다. 합성기(24)에 있어서 주파 성분을 상쇄 신호 발생부(40)로부터의 상쇄 신호로 억압하면, 그만큼 합성기(24)의 출력 전압은 작아진다. 그래서, ADC(31)의 입력 전압 레인지를 최대로 살리기 위해서 AGC(35)의 출력 전압, 따라서 ADC(31)의 출력 전압의 절대값(귀환 신호의 진폭)(|VF|)이 ADC(31)의 입력 최대 레인지와 거의 일치하도록 합성기(24)의 출력 전압을 AGC(35)에 의해 증폭한다. AGC(35)의 제어 주기는 상쇄 신호 발생부(40)에 의한 주파 성분 억압의 제어 주기와 동일하면 된다.
도 13a는 이득 제어기(36)에 의한 이득 제어 처리 S60의 예를 도시한다. 이득 조정기(35)는 미리 이득(Gn)의 초기값(G0)을 1로 설정하고, 또 정수 n의 초기값을 0으로 설정해 둔다(S61). 이득 제어기(36)는 ADC(31)의 출력인 디지털 귀환 신호의 진폭(|VF|)이 ADC(31)의 입력 최대 레인지에 대응하는 미리 정한 값(VMX)보다 작은지 판정하고(S62), 작으면 현재의 이득(Gn)을 미리 정한 폭 ΔG만큼 증가시켜서 AGC(35)에 설정하고(S64), n을 1만큼 증가시켜서(S65) 스텝 S62로 되돌아간다. 스텝 S63에서 |VF|가 VMX 이상이 될 때까지 스텝 S62 내지 S65를 반복하여 실행한다. 스텝 S63에서 |VF|가 VMX 이상이 되면 전회의 이득(Gn-1)을 AGC(35)에 설정한다(S66).
도 13b 및 c는 도 12의 변형 실시예에 있어서의 전체의 제어 처리 플로우의 2개의 예를 도시하며, 각각 도 5의 a와 c에 도시한 제어 처리 플로우에 대응한다.
도 13b에서는, 상쇄 신호 지연 제어 처리 S10에서 도 4에 있어서의 제어 처리 S10과 마찬가지의 제어 처리에 의해 지연기(41)에 지연 시간 τ를 설정하고, 이득 제어 처리 S60에서 도 13a의 제어 처리에 의해 이득(Gn-1)을 DAC(37)를 통하여 AGC(35)에 설정한다. 이하, 상쇄 신호 벡터 제어 처리 S20, 3차 왜곡 벡터 제어 처리 S30, 반복 제어 처리 S40은 각각 도 4에 있어서의 제어 처리 S20, S30, S40과 동일하다.
도 13c의 제어 처리 플로우에서는, 이득 제어 처리 S60이 제어 처리 S20과 S30 사이에 삽입되어 있는 것 이외에는 도 5의 c에 도시한 제어 처리 플로우와 동일하다.
도 12에 도시한 귀환 신호의 이득을 제어하는 구성은 다른 모든 실시예 및 변형 실시예에도 적용할 수 있다.
[변형 실시예 5]
도 14는, 도 3에 도시한 제1 실시예에 있어서, 지연기(41A)와 부상쇄 신호 벡터 조정기(42A)로 구성되고, 분배기(11)로부터 분배된 입력 송신 신호로부터 부상쇄 신호를 생성하는 부상쇄 신호 발생부(40A)와, ADC(31)의 출력과 부상쇄 신호 발생부(40A)로부터의 부상쇄 신호를 합성하여 귀환 신호중의 잔류 주파 성분을 더욱 억압하는 합성기(38)를 추가하고, 또한 주파 성분을 최소(또는 미리 정한 목표값 이하)로 하도록 부상쇄 신호 벡터 조정기(42A)의 벡터계수를 제어하는 부상쇄 신호 벡터 제어기(52A)와, 합성기(38)에 있어서 귀환 신호 출력과 부상쇄 신호 출력의 지연 시간이 일치하도록 지연기(41A)의 지연 시간 τ2를 제어하는 지연 제어기(51A)로 구성된 부상쇄 신호 제어부(50A)를 부가한 변형 실시예이다. 3차 왜곡 벡터 제어기(321)와 상쇄 신호 벡터 제어기(52)와 지연 제어기(51, 81)와 부상쇄 신호 벡터 제어기(82)를 일체화한 제어기로 해도 된다.
도 3의 실시예의 경우와 마찬가지로, 프리디스토터의 입력 송신 신호는 W-CDMA 등의 무선 방식 프레임 포맷에 따르고 있으며, 주기적으로 동기용 파일럿 신호가 포함되는 것으로 한다. 분배기(11)로부터의 입력 송신 신호는 부상쇄 신호 발생부(40A)의 지연기(41A)에도 공급된다. 지연기(41)의 지연 시간 τ의 설정을 위한 지연 제어기(51)에 의한 제어 처리, 상쇄 신호 벡터 조정기(42)의 벡터계수 설정을 위한 상쇄 신호 벡터 제어기(52)에 의한 제어 처리, 및 3차 왜곡 벡터 조정기(141)의 벡터계수 설정을 위한 3차 왜곡 벡터 제어기(321)에 의한 제어 처리는 각각 도 3, 4에서 설명한 것과 동일하며 설명을 생략한다.
지연 제어기(51A)에 의한 지연기(41A)에 대한 지연 시간 τ2의 설정을 행하기 위한 부상쇄 신호 지연 제어 처리 S60을 도 15a에 도시한다. 제어 원리는 도 4에 도시한 제어 처리 S10과 마찬가지이며, 지연기(41A)의 지연 시간 τ2를 조정하는 경우도 송신 신호중의 동기용 파일럿 신호를 이용한다. 부상쇄 신호 벡터 조정기(42A)의 진폭 설정 계수는 비제로의 값으로 초기 설정되어 있는 것으로 한다.
[부상쇄 신호 지연 제어 처리 S60]
지연 제어기(51A)는 지연기(41A)의 지연 시간 τ2를 임의의 초기값, 예를 들어 0으로 설정한다(S61). 지연 제어기(51A)는 분배기(11)로부터의 입력 송신 신호중의 동기용 파일럿 신호의 입력 시각 t4와, 증폭 장치(60), 귀환 신호 경로(PF), ADC(31)를 거쳐 합성기(38)에 이르는 귀환 신호의 주파 성분에 포함되는 동기용 파일럿 신호의 출력 시각(귀환 신호 출력 시각) t5와 전력 P5와, 부상쇄 신호 발생부(40A)를 거쳐 합성기(38)에 이르는 입력 송신 신호(부상쇄 신호)에 포함되는 동기용 파일럿 신호의 출력 시각(부상쇄 신호 출력 시각) t6와 전력 P6을 각각 측정한다(S62). 측정한 시각 t5와 t6를 비교하여(S63), 불일치이면 스텝 S64로 이동하고, 전력 P5, P6 모두 미리 정한 역치(Pth)보다 큰지 판정하여, 크면 스텝 S65로 이동한다. 스텝 S65에서는, 측정한 시간 t5와 t4의 차분(Δt)을 계산하여, 지연기(41A)의 지연 시간 τ2로서 지연기(41A)에 설정한다. 스텝 S63에서 t5가 t6와 일치하면 지연기(41A)의 설정을 변경하지 않고 제어 처리 S60을 종료한다. 스텝 S64에서 P5, P6가 역치(Pth) 이하인 경우에는 t5와 t6가 일치하고 있지 않아도 부상쇄 신호가 주파 성분을 원하는 만큼 억압하고 있으므로, 현재 설정되어 있는 지연 시간 τ2 그대로 제어 처리 S60을 종료한다.
스텝 S65 대신에 파선으로 도시한 바와 같이, 스텝 S66에서 지연기(41A)에 설정되어 있는 지연 시간 τ2를 미리 정한 작은 지연 시간 Δd만큼 증가시켜서 스텝 S62로 되돌아가, P5, P6가 Pth 이하가 될 때까지 스텝 S62, S63, S64, S66을 반복해도 된다. 그 경우는, 스텝 S62에 있어서의 시각 t4의 측정은 불필요하다. 스텝 S61 내지 S65(또는 S66)는 부상쇄 신호 지연 제어 처리 S60을 구성하고 있다.
[부상쇄 신호 벡터 제어 처리 S70]
도 15의 b는 부상쇄 신호 벡터 제어기(52A)에 의한 제어 처리를 도시한다. 부상쇄 신호 벡터 제어기(52A)는 합성기(38)의 출력중의 잔류 주파 성분(동기용 파일럿 신호 성분)의 전력 PWM을 관측하고(S71), 주파 성분 전력 PWM이 최소(또는 미리 정한 목표값 이하)가 되었는지 판정하여(S72), 되어 있지 않으면 부상쇄 신호 벡터 조정기(42A)의 벡터계수를 조정하고(S73), 스텝 S71로 되돌아가, 주파 성분 전력 PWM이 최소(또는 상기 목표값 이하)가 될 때까지 스텝 S71, S72, S73을 반복함으로써 주파 성분의 전력 PWM을 최소(또는 상기 목표값 이하)로 하는 부상쇄 신호 벡터 조정기(42A)의 벡터계수를 결정한다.
도 16a는 도 14의 변형 실시예에 있어서의 전체의 제어 처리 플로우의 예를 도시한다.
상쇄 신호 지연 제어 처리 S10 : 지연 제어기(51)는 도 4에 있어서의 제어 처리 S10과 마찬가지로 하여 지연기(41)에 대해서 지연 시간 τ를 결정하고 설정한다.
부상쇄 신호 지연 제어 처리 S60 : 지연 제어기(51A)는 도 15a에서 설명한 제어 처리에 의해 지연기(41A)에 대해서 지연 시간 τ3를 설정한다. 또 설정 종료를 상쇄 신호 벡터 제어기(42), 부상쇄 신호 벡터 제어기(42A), 3차 왜곡 벡터 제어기(321)에 각각 통지한다.
다음의 3개의 제어 처리 S20, S70, S30을 독립 또한 병렬로 실행한다.
상쇄 신호 벡터 제어 처리 S20 : 상쇄 신호 벡터 제어기(52)는 도 4에 있어서의 제어 처리 S20과 마찬가지로 하여 상쇄 신호 벡터 조정기(42)에 대해서 벡터계수를 결정하고 설정한다.
부상쇄 신호 벡터 제어 처리 S70 : 부상쇄 신호 벡터 제어기(52A)는 도 15b에서 설명한 제어 처리에 의해 부상쇄 신호 벡터 조정기(42A)에 대해서 벡터계수를 설정한다.
3차 왜곡 벡터 제어 처리 S30 : 3차 왜곡 벡터 제어기(321)는 도 4에 있어서의 제어 처리 S30과 마찬가지로 하여 3차 왜곡 벡터 조정기(141)에 대해서 벡터계수를 설정한다.
반복 제어 처리 S40 : 지연 제어기(51)는 도 4에 있어서의 제어 처리 S40과 마찬가지로 하여 전체 제어 처리를 반복하여 실행할지 여부를 판정한다.
도 16a의 예에 있어서는 제어 처리 S20, S70, S30을 독립 또한 병렬로 실행하는 경우를 도시했지만, 제어 처리 S20, S70을 독립 또한 병렬로 실행하고, 그 후에 제어 처리 S30을 실행해도 된다.
도 16b는 도 14의 변형 실시예에 있어서의 제어 처리 플로우의 다른 예를 도시한다.
상쇄 신호 지연 제어 처리 S10 : 지연 제어기(51)는 도 4에 있어서의 제어 처리 S10과 마찬가지로 하여 지연기(41)에 대해서 지연 시간 τ를 설정한다.
상쇄 신호 벡터 제어 처리 S20 : 상쇄 신호 벡터 제어기(52)는 도 4에 있어서의 제어 처리 S20과 마찬가지로 하여 상쇄 신호 벡터 조정기(42)에 대해서 벡터계수를 설정한다.
부상쇄 신호 지연 제어 처리 S60 : 지연 제어기(51A)는 도 15a에서 설명한 제어 처리에 의해 지연기(41A)에 대해서 지연 시간 τ2를 설정한다.
부상쇄 신호 벡터 제어 처리 S70 : 부상쇄 신호 벡터 제어기(52A)는 도 15b에서 설명한 제어 처리에 의해 부상쇄 신호 벡터 조정기(42A)에 대해서 벡터계수를 설정한다.
3차 왜곡 벡터 제어 처리 S30 : 3차 왜곡 벡터 제어기(321)는 도 4에 있어서의 제어 처리 S30과 마찬가지로 하여 3차 왜곡 벡터 조정기(141)에 대해서 벡터계수를 설정한다.
반복 제어 처리 S40 : 지연 제어기(51)는 도 4에 있어서의 제어 처리 S40과 마찬가지로 하여 전체 제어 처리를 반복하여 실행할지 여부를 판정한다.
도 16b의 제어 처리 플로우에 있어서, 파선으로 도시한 바와 같이 제어 처리 S10과 S20을 소정의 조건이 만족될 때까지 반복 실행해도 된다. 또 파선으로 도시한 바와 같이 제어 처리 S60과 S70도 소정의 조건이 만족될 때까지 반복 실행해도 된다. 소정의 조건은, 예를 들어 반복 횟수여도 되고, 주파 성분 전력이 소정값 이하가 되는 조건이어도 된다.
도 14의 구성에, 도 6의 변형 실시예와 마찬가지로 파일럿 신호 발생기(18)와, 파일럿 신호 발생기(18)와 입력 단자(7I, 7Q)를 바꾸는 입력 스위치(17)와, 전력 증폭기(64)의 출력의 온/오프를 바꾸는 출력 스위치(19)를 추가하고, 독립 파일럿 신호를 사용하여 각 제어기에 의한 제어 처리를 실행해도 된다.
[변형 실시예 6]
도 17은 도 3에 도시한 제1 실시예에 있어서, ADC(31)의 출력측에 주파 성분을 더욱 억압하는 디지털 노치 필터(38)를 부가한 변형 실시예이다. 디지털 노치 필터(38)는 동작 온일 때에는 입력 귀환 신호를 주파수 영역 신호로 변환하여, 주파 대역의 신호 성분을 억압하고, 시간 영역으로 변환하도록 동작하고, 동작 오프일 때에는 신호를 그대로 통과시킨다.
도 18a는 도 17의 변형 실시예에 있어서의 제어 처리 플로우의 예를 도시한다.
상쇄 신호 지연 제어 처리 S10 : 도 4에 있어서의 제어 처리 S10과 동일하며, 지연 제어기(51)는 지연기(41)에 설정하는 지연 시간 τ의 제어를 행한다.
노치 필터 제어 처리 SF1 : 지연 제어기(51)는 디지털 노치 필터(38)의 동작을 온으로 설정하고, 잔류 주파 성분을 억압한다. 필터 설정 종료를 상쇄 신호 벡터 제어기(52)와 3차 왜곡 벡터 제어기(321)에 통지한다.
상쇄 신호 벡터 제어 처리 S20 : 상쇄 신호 벡터 제어기(52)는 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
3차 왜곡 벡터 제어 처리 S30 : 3차 왜곡 벡터 제어기(321)는 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
반복 제어 처리 S40 : 지연 제어기(51)는 도 4에 있어서의 반복 제어 처리 S40과 마찬가지의 제어 처리를 행하고, 3차 왜곡 성분 전력 PWD3가 소정값 PDth3 이하가 아니면 제어 처리 SF2를 거쳐 전체의 제어 처리 S10, SF1, S20, S30, S40을 반복한다.
노치 필터 제어 처리 SF2 : 전체의 제어 처리를 반복하는 경우, 지연 제어기(51)는 디지털 노치 필터의 동작을 온으로 설정하고, 제어 처리 S10으로 되돌아간다.
도 18b는 도 17의 변형 실시예에 있어서의 전체 제어 처리 플로우의 다른 예를 도시한다.
상쇄 신호 지연 제어 처리 S10 : 도 4에 있어서의 제어 처리 S10과 동일하며, 지연 제어기(51)는 지연기(41)에 설정하는 지연 시간 τ의 제어를 행한다.
상쇄 신호 벡터 제어 처리 S20 : 상쇄 신호 벡터 제어기(52)는 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
노치 필터 제어 처리 SF1 : 지연 제어기(51)는 디지털 노치 필터(38)의 동작을 온으로 설정하고, 잔류 주파 성분을 억압한다. 필터 설정 종료를 3차 왜곡 벡터 제어기(321)에 통지한다.
3차 왜곡 벡터 제어 처리 S30 : 3차 왜곡 벡터 제어기(321)는 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다.
반복 제어 처리 S40 : 지연 제어기(51)는 도 4에 있어서의 반복 제어 처리 S40과 마찬가지의 제어 처리를 행하고, 3차 왜곡 성분 전력 PWD3가 소정값 PDth3 이하가 아니면 제어 처리 SF2를 거쳐 전체의 제어 처리 S10, S20, SF1, S30, S40을 반복한다.
노치 필터 제어 처리 SF2 : 전체의 제어 처리를 반복하는 경우, 지연 제어기(51)는 디지털 노치 필터의 동작을 오프로 설정하고, 제어 처리 S10으로 되돌아간다.
상기 서술한 바와 같이 제1 실시예에서는 직교 변조기(23)로부터의 귀환 신호와 디지털 아날로그 변환기(43)로부터의 상쇄 신호를 합성기(24)에서 합성함으로써 아날로그 디지털 변환기(ADC)(31)에 입력하는 신호의 주파 성분을 상쇄하는 예를 나타냈지만, 상쇄 신호를 귀환 신호와 합성하는 것은 귀환 신호 경로의 다른 위치여도 된다. 이하에 그 실시예를 나타낸다.
[제2 실시예]
도 19는 본 발명의 제2 실시예를 도시한다. 이 디지털 프리디스토터의 구성은 도 3에 도시한 실시예의 구성에 있어서, 합성기(24)를 직교 복조기(23)의 입력측으로 이동시키고, DAC(43)의 아날로그 I/Q 출력을 직교 변조하는 직교 변조기(44)를 상쇄 신호 발생부(40)내에 설치한 것이다. 직교 변조기(44)의 출력은 상쇄 신호로서 합성기(24)에 부여되고, 주파수 다운 컨버터(22)의 출력과 합성되어, 합성 출력이 직교 복조기(23)에 부여된다.
지연 제어기(51), 상쇄 신호 벡터 제어기(52), 3차 왜곡 벡터 제어기(321)의 각각의 제어 처리는 도 3의 실시예의 경우와 완전히 동일하며 설명을 생략한다.
도 19에 도시한 제2 실시예에 있어서, 도 9에 도시한 5차 왜곡 발생 경로(PDG5)와 5차 왜곡 벡터 제어기(322)를 구비한 구성으로 해도 된다. 동작은 도 9의 구성과 동일하다.
도 19에 도시한 제2 실시예에 있어서, 도 12에 도시한 이득 조정기(AGC)(35)와 이득 제어기(36)와 DAC(37)를 구비한 구성으로 해도 된다. 동작은 도 12의 구성과 동일하다.
도 19에 도시한 제2 실시예에 있어서, 도 14에 도시한 부상쇄 신호 발생부(40A)와 합성기(38)를 구비한 구성으로 해도 된다. 동작은 도 14의 구성과 동일하다.
도 19에 도시한 제2 실시예에 있어서, 도 17에 도시한 디지털 노치 필터(38)를 구비한 구성으로 해도 된다. 동작은 도 17의 구성과 동일하다.
이상과 같이 제2 실시예에서는 주파수 다운 컨버터(22)의 출력 신호와 직교 변환기(44)의 출력 신호를 합성기(24)에서 합성함으로써 직교 복조기(23)에 입력하는 귀환 신호중의 주파 성분을 억압한다.
[제3 실시예]
도 20은 본 발명의 제3 실시예를 도시한다. 이 디지털 프리디스토터는 도 19에 도시한 실시예의 구성에 있어서, 합성기(24)를 주파수 다운 컨버터(22)의 입력측으로 이동시키고, 직교 변조기(44)의 출력을 주파수 업 컨버트하는 주파수 업 컨버터(45)를 상쇄 신호 발생부(40)내에 설치한 것이다. 주파수 업 컨버터(45)의 출력은 고주파의 상쇄 신호로서 합성기(24)에 부여되고, 방향성 결합기(21)의 출력과 합성되어, 합성 출력이 주파수 다운 컨버터(22)에 부여된다.
지연 제어기(51), 상쇄 신호 벡터 제어기(52), 3차 왜곡 벡터 제어기(321)의 각각의 제어 처리는 도 3의 실시예의 경우와 완전히 동일하며 설명을 생략한다.
도 20에 도시한 제3 실시예에 있어서, 도 9에 도시한 5차 왜곡 발생 경로(PDG5)와 5차 왜곡 벡터 제어기(322)를 구비한 구성으로 해도 된다. 동작은 도 9의 구성과 동일하다.
도 20에 도시한 제3 실시예에 있어서, 도 12에 도시한 이득 조정기(AGC)(35)와 이득 제어기(36)와 DAC(37)를 구비한 구성으로 해도 된다. 동작은 도 12의 구성과 동일하다.
도 20에 도시한 제3 실시예에 있어서, 도 14에 도시한 부상쇄 신호 발생부(40A)와 합성기(38)를 구비한 구성으로 해도 된다. 동작은 도 14의 구성과 동일하다.
도 20에 도시한 제3 실시예에 있어서, 도 17에 도시한 디지털 노치 필터(38)를 구비한 구성으로 해도 된다. 동작은 도 17의 구성과 동일하다.
[제4 실시예]
도 21에 본 발명의 제4 실시예를 도시한다. 도 21의 제4 실시예는 주파수의존성을 가지는 3차 왜곡 성분을 보상할 수 있도록 구성한 프리디스토터이다. 제4 실시예는 도 3에 도시한 제1 실시예의 구성에 있어서, 3차 왜곡 벡터 조정기(141)의 후단에 있어서 3차 왜곡 발생 경로(PDG3)에 삽입된 3차 왜곡 주파수 특성 보상기(151)와, 3차 왜곡 주파수 특성 보상기(151)에 설정하는 복수의 3차 왜곡 주파수 특성 보상계수(이하, 간단히 보상계수라고 하는 경우도 있음)를 조정하는 3차 왜곡 주파수 특성 보상계수 제어기(323)를 추가한 구성이다.
도 21에서는 3차 왜곡 주파수 특성 보상기(151)는 3차 왜곡 발생기(131)와 3차 왜곡 벡터 조정기(141) 사이에 삽입해도 된다. 또 직교 복조기(23)의 출력측에 합성기(24)를 가지는 구성으로 되어 있지만, 도 19와 마찬가지로 합성기(24)를 직교 복조기(23)의 입력측에 설치하고, DAC(43)의 출력측에 직교 변조기(44)를 설치하여, 직교 변조기(44)의 출력을 합성기(24)에 부여하도록 구성해도 된다. 또는, 도 20과 마찬가지로 합성기(24)를 주파수 다운 컨버터(22)의 입력측에 설치하고, DAC(43)의 출력측에 직교 변조기(44)와, 그 출력에 주파수 업 컨버터(45)를 설치하여, 주파수 업 컨버터(45)의 출력을 합성기(24)에 부여하도록 구성해도 된다.
도 22는 3차 왜곡 발생기(131)에 의해 발생된 3차 왜곡 성분(D3)의 주파수 대역과, 입력 송신 신호인 주파 성분(MS)의 주파수 대역의 관계를 개념적으로 도시한 도면이다. 3차 왜곡 성분(D3) 전체의 대역폭 WD3는 파선으로 도시한 주파 성분(MS)의 대역폭 WM의 3배가 된다. 3차 왜곡 주파수 특성 보상기(151)는 3차 왜곡 발생기(131)에 의해 발생된 3차 왜곡 성분의 주파수 특성을 조정하여 선형 전달 경로의 입력 송신 신호에 합성기(15)로 합성함으로써 전력 증폭기(64)가 발생시키는 3차 왜곡 성분을 보다 높은 정밀도로 보상할 수 있다.
도 23a에 3차 왜곡 주파수 특성 보상기(151)의 구성을 도시한다. 3차 왜곡 주파수 특성 보상기(151)는 시리얼 패럴렐 변환부(이하, S/P부라고 함)(151A), FFT부(151B), 복소 승산부(151C), IFFT부(151D), 패럴렐 시리얼 변환부(이하, P/S부라고 함)(151E)로 구성된다.
S/P부(151A)는 3차 왜곡 벡터 조정기(141)의 출력을 DAC(61)의 샘플링 레이트에 따라 설정한 샘플수 SPDAC마다 직렬·병렬 변환한다. FFT부(151B)는 S/P부(151A)의 출력을 SPDAC점의 FFT(Fast Fourier Transformation)에 의해 시간 영역으로부터 주파수 영역으로 변환한다. 복소 승산부(151C)는 도 22에 도시한 바와 같이 FFT부(151B)에 의해 얻어진 3차 왜곡 성분(D3)의 스펙트럼 대역 전체를 J개(J는 2 이상의 정수)로 분할하고, 각각의 분할 대역 SB1 내지 SBJ에 3차 왜곡 주파수 특성 보상계수 제어기(323)로부터 부여된 3차 왜곡 주파수 특성 보상계수 C1 내지 CJ를 승산한다. 예를 들어 각 분할 대역 SBj에 Qj개(Qj는 1 이상의 정수)의 FFT부(151B)의 출력이 포함되어 있는 것으로 하면, 각 분할 대역 SBj의 Qj개의 FFT부(151B)의 출력에 각각 동일한 보상계수 Cj가 승산된다. IFFT부(151D)는 복소 승산부(151C)의 출력을 SPDAC점의 IFFT(Inverse Fast Fourier Transfomation)에 의해 주파수 영역으로부터 시간 영역으로 변환한다. P/S부(151E)는 IFFT부(151D)의 출력을 병렬·직렬 변환하고, 3차 왜곡 발생 경로(PDG3)의 출력으로서 도 21의 합성기(15)에 부여한다. 이 때, 도 22의 분할 대역 SB1보다 낮은 주파수 및 분할 대역 SBJ보다 높은 주파수가 되는 FFT부(151B)의 출력이 존재하는 경우, 그들의 FFT부(151B)의 출력은 IFFT부(151D)에 직접 부여된다.
3차 왜곡 주파수 특성 보상계수 제어기(323)는 도 23b에 도시한 바와 같이 시리얼 패럴렐 변환부(S/P부)(323A)와, FFT부(323B)와, 전력 검출부(323C)와, 보상계수 결정부(323D)로 구성되어 있다. S/P부(323A)는 ADC(31)로부터의 디지털 귀환 신호 출력을 ADC(31)의 샘플링 레이트에 따라 설정한 샘플수 SPADC마다 직렬·병렬 변환한다. FFT부(323B)는 S/P부(323A)의 출력을 SPADC점의 FFT에 의해 주파수 영역으로 변환한다. 전력 검출부(323C)는 FFT부(323B)의 출력으로부터 복소 승산부(151C)에 있어서의 분할 대역과 대응하는 각 분할 대역의 전력 PWD3,1 내지 PWD3,J를 검출하고, 보상계수 결정부(323D)는 각 분할 대역의 전력 PWD3,1 내지 PWD3,J가 최소(혹은 미리 설정한 목표값 이하)가 되도록 보상계수 C1 내지 CJ를 결정한다. 결정한 보상계수 C1 내지 CJ는 3차 왜곡 주파수 특성 보상기(151)의 복소 승산부(151C)에 있어서 분할 대역 SB1 내지 SBJ에 대응하는 FFT부(151B)의 출력에 승산된다.
도 24에 3차 왜곡 주파수 특성 보상계수 제어기(323)에 의한 3차 왜곡 주파수 특성 보상 제어 처리 S80을 도시한다. 여기서는, 분할 대역 SBj마다 3차 왜곡 주파수 특성 보상계수 Cj를 조정하는 것으로 하고, 3차 왜곡 주파수 특성 보상계수를 조정하는 순서 j=1, …, J는 미리 부여되어 있는 것으로 한다.
3차 왜곡 주파수 특성 보상계수 Cj를 조정하는 분할 대역 SBj를 지정한다(S81). 이하에서는, 분할 대역 SBj가 지정된 것으로 하여 설명한다. 분할 대역 SBj내에 있어서의 전력 PWD3,j를 측정하고(S82), 측정한 전력 PWD3,j가 최소(혹은 미리 설정한 목표값 이하)가 되었는지 판정한다(S83). 되어 있지 않으면 분할 대역 SBj에 대응하는 3차 왜곡 주파수 특성 보상계수 Cj를 조정하고(S84), 스텝 S82로 되돌아가, 전력 PWD3,j가 최소(또는 상기 목표값 이하)가 될 때까지 스텝 S82, S83, S84를 반복한다. 스텝 S83에서 전력 PWD3,j가 최소(또는 상기 목표값 이하)가 되었다고 판정된 경우, 분할된 전체 분할 대역 SBj(j=1, …, J)에 대한 3차 왜곡 주파수 특성 보상계수 Cj가 얻어졌다고 판정하고(S85), 얻어지지 않은 경우, 스텝 S81로 되돌아가, 이하 스텝 S85에서 보상계수 C1 내지 CJ가 모두 얻어졌다고 판정될 때까지 스텝 S81 내지 S85를 반복하여 실행한다.
도 24에서는 분할 대역 SBj에 대해서 1개씩 순서대로 전력 PWD3,j를 최소(또는 상기 목표값 이하)로 하는 3차 왜곡 주파수 특성 보상계수 Cj를 조정하고 있지만, 임의의 복수의 분할 대역(예를 들어 모든 분할 대역, 2개의 분할 대역 등)마다 병렬로 조정해도 된다. 이 경우, 3차 왜곡 주파수 특성 보상계수 제어기(323)에서는 조정하는 복수의 분할 대역의 전력 PWD3,j를 병렬로 측정한다.
도 25a에 제4 실시예에 있어서의 제어 처리 플로우를 도시한다.
상쇄 신호 지연 제어 처리 S10 : 도 4에 있어서의 상쇄 신호 지연 제어 처리 S10과 마찬가지이다. 즉, 도 4에 있어서의 스텝 S11 내지 S15(S16)와 마찬가지의 제어 처리를 행하고, 입력 송신 신호중의 동기용 파일럿 신호를 사용하여 송신 신호 입력 시각 t1을 측정하고, 또한 귀환 신호 출력 시각 t2와 전력 P2를 측정하며, 상쇄 신호 출력 시각 t3와 전력 P3를 측정하고, 그들 측정 결과에 기초하여 지연 시간 τ를 결정하여, 지연기(41)에 설정한다. 지연 제어기(51)는 지연기(41)의 지연 시간 τ가 결정된 것을 3차 왜곡 벡터 제어기(321)와, 3차 왜곡 주파수 특성 보상계수 제어기(323)와, 상쇄 신호 벡터 제어기(52)에 통지한다.
상쇄 신호 벡터 제어 처리 S20 : 도 4의 상쇄 신호 벡터 제어 처리 S20과 마찬가지의 제어 처리를 행하고, 상쇄 신호 벡터 조정기(42)의 벡터계수를 조정한다.
3차 왜곡 벡터 제어 처리 S30 : 도 4의 3차 왜곡 벡터 제어 처리 S30과 마찬가지의 제어 처리를 행하고, 3차 왜곡 벡터 조정기(141)의 벡터계수를 조정한다. 이 때, 도 22에서 도시한 3차 왜곡 성분(D3)의 주파 성분 대역 FBM보다 상측의 대역(3차 왜곡 성분 상측 대역) FBD3U의 전력 PWD3U와 주파 성분 대역 FBM보다 하측의 대역(3차 왜곡 성분 하측 대역) FBD3L의 전력 PWD3L 중 어느 일방을 3차 왜곡 성분 전력 PWD3 대신에 사용해도 된다. 전력 PWD3U를 3차 왜곡 주파수 특성 보상계수 제어기(323)에서 3차 왜곡 성분 상측 대역 FBD3U에 대응하는 각 분할 대역내의 전력의 합으로부터 계산하고, 마찬가지로 전력 PWD3L은 3차 왜곡 성분 하측 대역 FBD3L에 대응하는 각 분할 대역내의 전력의 합으로부터 계산한다. 혹은, 3차 왜곡 주파수 특성 보상계수 제어기(323)로 측정한 각 분할 대역에 있어서의 전력 PWD3,j를 지연 제어기(51)에 통지하고, 통지된 왜곡 성분의 전력으로부터 각각 전력 PWD3U와 PWD3L을 얻어도 된다. 3차 왜곡 주파수 특성 보상기(151)를 사용한 그 밖의 모든 실시예에 있어서, 제어 처리 S30에서 관측하는 전력은 PWD3U와 PWD3L 중 어느 일방으로 해도 된다.
3차 왜곡 주파수 특성 보상 제어 처리 S80 : 도 24의 3차 왜곡 주파수 특성 보상 제어 처리 S80과 마찬가지의 제어 처리를 행하고, 3차 왜곡 주파수 특성 보상기(151)에 부여하는 3차 왜곡 주파수 특성 보상계수를 조정한다.
반복 제어 처리 S40 : 도 4의 반복 제어 처리 S40과 마찬가지의 제어 처리를 행하고, 3차 왜곡 성분 전력 PWD3가 소정값 PDth 이하가 될 때까지 전체의 제어 처리 S10, S20, S30, S80, S40을 반복한다. 전력 PWD3는 지연 제어기(51)가 ADC(31)의 출력으로부터 검출해도 되고, 또는 3차 왜곡 주파수 특성 보상 제어 처리 S80에서 측정한 각 분할 대역에 있어서의 전력 PWD3,j를 지연 제어기(51)에 통지하고, 통지된 전체 분할 대역의 왜곡 성분의 전력의 합 PWD3,1+PWD3,2+…+PWD3,J를 PWD3로서 얻어도 된다. 이 때, 3차 왜곡 성분 전력 PWD3가 아니라, 전력 PWD3U와 PWD3L과 주파 성분 대역 FBM내의 전력 PWDM이 각각 미리 설정한 소정값 이하가 될 때까지 전체의 제어 처리 S10, S20, S30, S80, S40을 반복해도 된다. 전력 PWDM은 PWD3U 혹은 PWD3L과 마찬가지의 방법으로 관측한다. 전력 PWD3U와 PWD3L과 PWDM의 소정값은 각각 동일해도 되고 상이해도 된다. 3차 왜곡 주파수 특성 보상기(151)를 사용한 그 밖의 모든 실시예에 있어서도 마찬가지로 제어 처리 S40에서 3차 왜곡 성분 전력 PWD3가 아니라, 전력 PWD3U와 PWD3L과 PWDM이 각각 소정값 이하가 될 때까지 반복 처리를 행해도 된다.
도 25a의 제어 처리 플로우에 있어서, 제어 처리 S10과 S20을 바꾸어도 된다. 그 경우, 제어 처리 S10, S30은 독립 또한 병렬로 실행한다.
도 25b에 도시한 바와 같이 제어 처리 S10, S20, S30, S80, S40을 이 순서대로 행해도 된다. 도 25b의 제어 처리 플로우의 경우, 파선으로 도시한 바와 같이 제어 처리 S10, S20을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 주파 성분 전력이 소정값 이하가 되는 조건이어도 된다. 또 제어 처리 S10과 S20의 순서를 바꾸어도 된다.
도 25a 및 b의 어느 제어 처리 플로우에 있어서도, 상쇄 신호 벡터 제어 처리 S20에 의해 귀환 신호중의 주파 성분을 억압함으로써 3차 왜곡 성분을 그 전체 대역(주파 성분 대역도 포함함)에 걸쳐서 정밀도 좋게 검출할 수 있으므로, 3차 왜곡 주파수 특성 보상 제어 처리 S80에 있어서 보다 정밀도가 높은 3차 왜곡 주파수 특성 보상 제어가 가능해진다.
또한 도 25b에 파선으로 도시한 바와 같이 제어 처리 S30, S80을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 3차 왜곡 성분 전력 PWD3가 소정값 이하가 되는 조건이어도 되며, 전력 PWD3U와 PWD3L과 PWDM이 각각 소정값 이하가 되는 조건이어도 된다. 이 경우, 스텝 S40은 생략해도 된다.
상기 서술에서는, 도 22를 참조하여 3차 왜곡 성분(D3)의 전체 대역에 걸쳐서 각각의 분할 대역에 대해서 보상을 행하는 경우를 설명했는데, 연산 처리량을 줄이기 위해서, 도 22에서 도시한 3차 왜곡 성분 상측 대역 FBD3U와 3차 왜곡 성분 하측 대역 FBD3L만을 주파수 특성 보상의 대상으로 해도 된다. 그 경우, 도 23b에 도시한 3차 왜곡 주파수 특성 보상계수 제어기(323)의 보상계수 결정부(323D)는 3차 왜곡 성분 상측 대역 FBD3U와 하측 대역 FBD3L의 각 분할 대역 SBj에 대해서는 전력 PWD3,j가 최소(혹은 미리 설정한 목표값 이하)가 되도록 보상계수 Cj를 결정하는데, 주파 성분 대역 FBM의 각 분할 대역의 보상계수를 모두 고정값, 예를 들어 1로 설정한다. 따라서, 도 23a에 도시한 3차 왜곡 주파수 특성 보상기(151)에 있어서의 복소 승산부(151C)는 3차 왜곡 성분 상측 대역 FBD3U 및 3차 왜곡 성분 하측 대역 FBD3L의 각 분할 대역 SBj에 대응하는 FFT부(151B)의 출력에 대해서, 보상계수 Cj를 승산하는데, 주파 성분 대역 FBM에 대응하는 FFT부(151B)의 출력에 대해서 보상계수 1을 승산한다(즉, 그대로 출력한다). 또 3차 왜곡 성분(D3)에 대한 분할은 주파수 특성 보상의 대상인 3차 왜곡 성분 상측 대역 FBD3U와 3차 왜곡 성분 하측 대역 FBD3L에 대해서만 행하고, 상측, 하측 모두 각각 분할수를 1 이상으로 한다.
도 23b에 도시한 3차 왜곡 주파수 특성 보상계수 제어기(323)의 S/P부(323A)와 FFT부(323B)를 도 23c에 도시한 바와 같이 각 분할 대역 SBj를 통과시키는 J개의 대역 통과 필터(BPF), 또는 각 분할 대역 SBj 이외의 분할 대역을 저지하는 J개의 대역 저지 필터(BEF)에 의해 구성해도 된다.
[제4 실시예의 제1 변형예]
도 21에 도시한 제4 실시예의 구성에 도 6에서 도시한 구성과 마찬가지의 파일럿 신호 발생기(18)와, 입력 스위치(17)와, 출력 스위치(19)를 추가하고, 독립 파일럿 신호를 사용하여 각 제어기의 제어 처리를 실행해도 된다. 단, 3차 왜곡 주파수 특성 보상계수를 조정하는 경우, 독립 파일럿 신호는 펄스파가 아니고 WCDMA 신호 등 실제로 송신하는 신호를 사용한다.
이하에 나타내는 각 변형예의 구성에 대해서도 파일럿 신호 발생기(18)와, 입력 스위치(17)와, 출력 스위치(19)를 추가한 구성으로 해도 된다.
[제4 실시예의 제2 변형예]
도 26의 구성은 도 21의 제4 실시예에 있어서 5차 왜곡 성분을 보상하기 위해서 도 9의 구성과 마찬가지로 5차 왜곡 발생기(132)와 5차 왜곡 벡터 조정기(142)를 포함하는 5차 왜곡 발생 경로(PDG5)와, 5차 왜곡 벡터 제어기(322)를 추가하고, 또한 5차 왜곡 발생 경로(PDG5)에 있어서의 5차 왜곡 벡터 조정기(142)의 후단에 추가로 5차 왜곡 주파수 특성 보상기(152)를 부가하고, 5차 왜곡 주파수 특성 보상기(152)에 부여하는 복수의 5차 왜곡 주파수 특성 보상계수를 조정하는 5차 왜곡 주파수 특성 보상계수 제어기(324)를 추가한 것이다. 이하, 주로 추가된 구성과 동작에 대해 설명한다.
도 27은 5차 왜곡 발생기(132)에 의해 발생된 5차 왜곡 성분(D5)의 주파수 대역과, 입력 송신 신호인 주파 성분(MS)의 주파수 대역의 관계를 개념적으로 도시한 도면이다. 5차 왜곡 성분(D5) 전체의 대역폭 WD5는 파선으로 도시한 주파 성분(MS)의 대역폭 WM의 5배가 된다. 5차 왜곡 주파수 특성 보상기(152)의 구성은 도 23a의 3차 왜곡 주파수 특성 보상기(151)와 마찬가지이며, 도 27에 도시한 바와 같이 5차 왜곡 성분(D5)의 전체 대역을 K개(K는 2 이상의 정수)의 분할 대역 SBk(k=1, …, K)로 분할한다. 5차 왜곡 주파수 특성 보상계수 제어기(324)의 구성도 도 23b 또는 23c의 3차 왜곡 주파수 특성 보상계수 제어기(323)와 마찬가지이다.
5차 왜곡 주파수 특성 보상계수 제어기(324)에 의한 5차 왜곡 주파수 특성 보상 제어 처리 S90은 도 28에 도시한 바와 같이 도 24에 도시한 3차 왜곡 주파수 특성 보상 제어 처리 S80과 마찬가지이며 설명을 생략한다.
5차 왜곡 주파수 특성 보상기(152)와 5차 왜곡 주파수 특성 보상계수 제어기(324)를 구비한 구성에 있어서의 전체의 제어 처리 플로우는 도 29a에 도시한 바와 같이 도 10b에 도시한 제어 처리 플로우에 있어서, 제어 처리 S30과 S50과 S20을 병렬로 실시한 후, 3차 왜곡 주파수 특성 보상 제어 처리 S80과 5차 왜곡 주파수 특성 보상 제어 처리 S90을 순서대로 행한다. 또는 도 29b에 도시한 바와 같이 도 11a에 도시한 제어 처리 플로우에 있어서, 제어 처리 S30과 S50이 종료한 후, 제어 처리 S80과 5차 왜곡 주파수 특성 보상 제어 처리 S90을 순서대로 행한다.
제어 처리 S50에 있어서, 도 27에서 도시한 5차 왜곡 성분(D5)의 주파 성분 대역 FBM보다 상측의 대역(5차 왜곡 성분 상측 대역) FBD5U의 전력 PWD5U와 주파 성분 대역 FBM보다 하측의 대역(5차 왜곡 성분 하측 대역) FBD5L의 전력 PWD5L 중 어느 일방을 5차 왜곡 성분의 전력 PWD5 대신에 사용해도 된다. 전력 PWD5U는 5차 왜곡 주파수 특성 보상계수 제어기(324)에서 5차 왜곡 성분 상측 대역 FBD5U에 대응하는 각 분할 대역내의 전력의 합으로부터 계산하고, 마찬가지로 전력 PWD5L은 5차 왜곡 성분 하측 대역 FBD5L에 대응하는 각 분할 대역내의 전력의 합으로부터 계산함으로써 각각 얻는다. 혹은, 5차 왜곡 주파수 특성 보상계수 제어기(324)로 측정한 각 분할 대역에 있어서의 전력 PWD5,j를 지연 제어기(51)에 통지하고, 통지된 전력으로부터 각각 전력 PWD5U와 PWD5L을 얻어도 된다. 5차 왜곡 주파수 특성 보상기(152)를 사용한 그 밖의 모든 실시예에 있어서, 제어 처리 S50에서 관측하는 전력은 PWD5U와 PWD5L 중 어느 일방으로 해도 된다.
제어 처리 S40'에 있어서, 왜곡 성분 전력 PWD가 아니라, 전력 PWD5U와 PWD5L과 PWDM이 각각 미리 설정한 소정값 이하가 될 때까지 전체의 제어 처리 S10, S20, S30, S50, S80, S90, S40'를 반복해도 된다. 전력 PWD5U와 PWD5U와 PWDM의 소정값은 각각 동일해도 되고 상이해도 된다. 이것은, 5차 왜곡 주파수 특성 보상기(152)를 사용한 그 밖의 모든 실시예에 있어서도 마찬가지로 적용 가능하다. 또, 전력 PWD3U와 PWD3L도 관측해도 되고, 전력 PWD3U와 PWD3L과 PWD5U와 PWD5L과 PWDM이 각각 미리 설정한 소정값 이하가 될 때까지 전체의 제어 처리 S10, S20, S30, S50, S80, S90, S40'를 반복해도 된다.
도 11b에 도시한 제어 처리 플로우에 대응하는 제어 처리 플로우로서는 이하에 나타내는 어느 하나의 제어 처리 플로우가 된다.
[제어 처리 플로우 B'-1]
도 30에 도시한 바와 같이 도 11b에 있어서의 제어 처리 S50을 실행한 후, 3차 왜곡 주파수 특성 보상 제어 처리 S80과 5차 왜곡 주파수 특성 보상 제어 처리 S90을 순서대로 행한다. 이 때, 파선으로 도시한 바와 같이 제어 처리 S80과 제어 처리 S90을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 왜곡 성분 전력 PWD가 소정값 이하가 되는 조건이어도 되며, 전력 PWD5U와 PWD5L과 PWDM이 각각 소정값 이하가 되는 조건이어도 되고, 전력 PWD3U와 PWD3L과 PWD5U와 PWD5L과 PWDM이 각각 미리 설정한 소정값 이하가 되는 조건이어도 된다. 이 경우에는 스텝 S40'을 생략해도 된다.
[제어 처리 플로우 B'-2]
도 31에 도시한 바와 같이 도 11b에 있어서의 제어 처리 S30이 종료한 후, 3차 왜곡 주파수 특성 보상 제어 처리 S80을 행한다. 다음에 제어 처리 S50과 5차 왜곡 주파수 특성 보상 제어 처리 S90을 순서대로 행한다. 이 때, 파선으로 도시한 바와 같이, 제어 처리 S30과 S80을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 3차 왜곡 성분 전력 PWD3가 소정값 이하가 되는 조건이어도 된다. 또한, 파선으로 도시한 바와 같이 제어 처리 S50과 제어 처리 S90을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 왜곡 성분 전력 PWD가 소정값 이하가 되는 조건이어도 되며, 전력 PWD5U와 PWD5L과 PWDM이 각각 소정값 이하가 되는 조건이어도 된다. 그 경우, 스텝 S40'는 생략해도 된다.
도 26의 구성에서는, 도 27을 참조하여 5차 왜곡 성분(D5)의 전체 대역에 걸쳐서 각각의 분할 대역에 대해서 보상을 행하는 경우를 설명했지만, 연산 처리량을 줄이기 위해서, 도 27에서 도시한 FBD5U와 FBD5L만을 주파수 특성 보상의 대상으로 해도 된다. 5차 왜곡 성분의 상측 대역 FBD5U와 하측 대역 FBD5L의 대역폭은 각각 주파 성분 대역폭 WM의 2배이다. 도 26에 있어서의 5차 왜곡 주파수 특성 보상계수 제어기(324)에 있어서, 5차 왜곡 성분 상측 대역 FBD5U와 하측 대역 FBD5L의 각 분할 대역 SBk에 대해서는 전력 PWD5,k가 최소(혹은 미리 설정한 목표값 이하)가 되도록 보상계수 Ck를 정하는데, 주파 성분 대역 FBM의 각 분할 대역의 보상계수를 모두 고정값 1로 설정한다. 따라서, 도 26의 5차 왜곡 주파수 특성 보상기(152)에 있어서는, 5차 왜곡 성분 상측 대역 FBD5U 및 5차 왜곡 성분 하측 대역 FBD5L의 각 분할 대역 SBk에 대응하는 5차 왜곡 주파수 특성 보상기(152)에 있어서의 FFT부의 출력에 보상계수 Ck를 승산하는데, 주파 성분 대역 FBM에 대응하는 5차 왜곡 주파수 특성 보상기(152)에 있어서의 FFT부의 출력에 보상계수 1을 승산한다 (즉, 그대로 출력한다). 또 5차 왜곡 성분(D5)에 대한 분할은 주파수 특성 보상의 대상인 5차 왜곡 성분 상측 대역 FBD5U와 5차 왜곡 성분 하측 대역 FBD5L에 대해서만 행하고, 상측, 하측 모두 각각 분할수를 1 이상으로 한다.
[제4 실시예의 제3 변형예]
도 21의 제4 실시예에 있어서, 필요에 따라 H차(H는 7 이상의 홀수) 왜곡 벡터 조정기와 H차 왜곡 주파수 특성 보상기를 구비한 H차 왜곡 발생 경로와, H차 왜곡 발생 경로에 있어서의 H차 왜곡 벡터 조정기의 벡터계수를 조정하는 H차 왜곡 벡터 제어기와 H차 왜곡 주파수 특성 보상기의 H차 왜곡 주파수 특성 보상계수를 조정하는 H차 왜곡 주파수 특성 보상계수 제어기를 추가해도 된다.
[제4 실시예의 제4 변형예]
도 32에 도시한 바와 같이 도 21의 제4 실시예에 있어서, 도 12의 구성과 마찬가지로 이득 조정기(35)와 이득 제어기(36)와 DAC(37)를 구비한 구성으로 해도 된다. 제어 처리 플로우는 도 33a에 도시한 바와 같이 도 13b에 도시한 제어 처리 플로우에 있어서, 제어 처리 S20과 S30을 실시한 후, 3차 왜곡 주파수 특성 보상 제어 처리 S80을 행한다. 또는, 도 33b에 도시한 바와 같이 도 13c에 도시한 제어 처리 플로우에 있어서, 제어 처리 S30을 실시한 후, 제어 처리 S80을 행한다. 이 때, 파선으로 도시한 바와 같이 제어 처리 S30과 S80을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 3차 왜곡 성분 전력 PWD3가 소정값 이하가 되는 조건이어도 되며, 전력 PWD3U와 PWD3L과 PWDM이 각각 소정값 이하가 되는 조건이어도 된다. 그 경우 스텝 S40을 생략해도 된다.
[제4 실시예의 제5 변형예]
도 34에 도시한 바와 같이 도 21의 제4 실시예에 있어서, 도 14의 구성과 마찬가지로 부상쇄 신호 발생부(40A)와, 부상쇄 신호 제어부(50A)와, 합성기(38)를 구비한 구성으로 해도 된다. 제어 처리 플로우는 도 35a에 도시한 바와 같이 도 16a에 도시한 제어 처리 플로우에 있어서, 제어 처리 S20, S70, S30을 실시한 후, 3차 왜곡 주파수 특성 보상 제어 처리 S80을 행한다. 이 때, 제어 처리 S20, S70을 독립 또한 병렬로 실행하고, 그 후에 제어 처리 S30을 실행해도 된다. 또는 도 35b에 도시한 바와 같이, 도 16b에 도시한 제어 처리 플로우에 있어서, 제어 처리 S30을 실시한 후, 제어 처리 S80을 행한다. 이 때, 파선으로 도시한 바와 같이 제어 처리 S60과 S70을 소정의 조건이 만족될 때까지 반복 실행해도 된다. 소정의 조건은 예를 들어 반복 횟수여도 되고, 주파 성분 전력이 미리 설정한 소정값 이하가 되는 조건이어도 된다. 또 파선으로 도시한 바와 같이 제어 처리 S30과 S80을 소정의 조건이 만족될 때까지 반복 실행해도 된다. 소정의 조건은 예를 들어 반복 횟수여도 되고, 3차 왜곡 성분 전력 PWD3가 소정값 이하가 되는 조건이어도 되며, 전력 PWD3U와 PWD3L과 PWDM이 각각 소정값 이하가 되는 조건이어도 된다. 그 경우 스텝 S40을 생략해도 된다.
[제4 실시예의 제6 변형예]
도 36에 도시한 바와 같이 도 21의 제4 실시예에 있어서, 도 17의 구성과 마찬가지로 디지털 노치 필터(38)를 구비한 구성으로 해도 된다. 이 때, 3차 왜곡 성분 상측 대역 FBD3U와 3차 왜곡 성분 하측 대역 FBD3L에 대해서만 주파수 특성 보상의 대상으로 한다. 제어 처리 플로우는 도 37a에 도시한 바와 같이 도 18a에 도시한 제어 처리 플로우에 있어서, 제어 처리 S20과 S30을 실시한 후, 3차 왜곡 주파수 특성 보상 제어 처리 S80을 행한다. 또는 도 37b에 도시한 바와 같이 도 18b에 도시한 제어 처리 플로우에 있어서, 제어 처리 S30을 실시한 후, 제어 처리 S80을 행한다. 이 때, 파선으로 도시한 바와 같이 제어 처리 S30과 S80을 소정의 조건이 만족될 때까지 반복해도 된다. 소정의 조건은 예를 들어 소정의 반복 횟수여도 되고, 3차 왜곡 성분 전력 PWD3가 소정값 이하가 되는 조건이어도 되며, 전력 PWD3U와 PWD3L이 각각 소정값 이하가 되는 조건이어도 된다. 그 경우 스텝 S40을 생략해도 된다.

Claims (29)

  1. 입력 송신 신호에 왜곡 보상 신호를 합성하여 전력 증폭기에 부여함으로써 그 전력 증폭기에서 발생되는 왜곡 성분을 보상하는 멱급수형 디지털 프리디스토터로서,
    입력 송신 신호를 전달하는 선형 전달 경로와,
    상기 입력 송신 신호의 홀수차 왜곡 성분을 발생시키는 홀수차 왜곡 발생부와, 상기 홀수차 왜곡 성분의 벡터를 조정하는 홀수차 왜곡 벡터 조정부를 직렬로 포함하고, 벡터 조정된 홀수차 왜곡 성분을 왜곡 보상 신호로서 출력하는 홀수차 왜곡 발생 경로와,
    상기 선형 전달 경로의 출력과 상기 홀수차 왜곡 발생 경로의 출력을 합성하여 상기 멱급수형 디지털 프리디스토터의 출력으로 하는 제1 합성기와,
    전력 증폭기의 출력의 일부로부터 귀환 신호를 생성하는 귀환 신호 경로와,
    상기 귀환 신호 경로로부터의 상기 귀환 신호를 디지털 귀환 신호로 변환하는 아날로그 디지털 변환기와,
    상기 디지털 귀환 신호중의 홀수차 왜곡 성분을 억압하도록 상기 홀수차 왜곡 벡터 조정부에 의한 벡터 조정을 제어하는 홀수차 왜곡 벡터 제어부와,
    상기 입력 송신 신호를 처리하여 아날로그 상쇄 신호를 발생시키는 상쇄 신호 발생부와,
    상기 귀환 신호 경로에 삽입되고, 상기 아날로그 상쇄 신호와 상기 귀환 신호 경로의 신호를 합성하는 제2 합성기와,
    상기 제2 합성기에 있어서 상기 귀환 신호중의 주파 성분을 상기 상쇄 신호가 억압하도록 상기 디지털 귀환 신호에 기초하여 상기 상쇄 신호 발생부를 제어하는 상쇄 신호 제어부,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  2. 제 1 항에 있어서, 또한,
    상기 홀수차 왜곡 발생 경로에 삽입되고, 부여된 보상계수에 따라서 상기 홀수차 왜곡 성분의 주파수 특성을 보상하는 홀수차 왜곡 주파수 특성 보상기와,
    상기 디지털 귀환 신호에 포함되는 홀수차 왜곡 성분의 주파수 특성을 검출하고, 검출된 주파수 특성에 기초하여 상기 홀수차 왜곡 주파수 특성 보상기에 부여하는 보상계수를 제어하는 홀수차 왜곡 주파수 특성 보상계수 제어기,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  3. 제 2 항에 있어서,
    상기 상쇄 신호 발생부는 상기 입력 송신 신호를 설정된 지연 시간만큼 지연시킴으로써 상기 상쇄 신호에 지연을 부여하는 지연기와, 상기 지연된 입력 송신 신호의 벡터계수(위상과 진폭)를 조정하는 상쇄 신호 벡터 조정기를 포함하고,
    상기 상쇄 신호 제어부는 상기 디지털 귀환 신호를 모니터하고, 상기 제1 합성기를 거쳐 상기 귀환 신호 경로에 있는 상기 제2 합성기에 도달하는 상기 입력 송신 신호의 지연 시간과, 상기 상쇄 신호 발생부를 거쳐 상기 제2 합성기에 이르는 입력 송신 신호의 지연 시간이 일치하도록 상기 지연기에 설정하는 지연 시간을 제어하는 지연 제어기와, 상기 디지털 귀환 신호중의 주파 성분이 작아지도록 상기 상쇄 신호 벡터 조정기에 의한 벡터계수(위상과 진폭)를 제어하는 상쇄 신호 벡터 제어기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  4. 제 3 항에 있어서, 상기 입력 송신 신호는 주기적으로 동기용 파일럿 신호를 포함하고 있고, 상기 지연 제어기는 상기 아날로그 디지털 변환기의 출력중의 상기 상쇄 신호에 포함되는 동기용 파일럿 신호와 상기 아날로그 디지털 변환기의 출력중의 상기 디지털 귀환 신호에 포함되는 동기용 파일럿 신호를 검출하고, 상기 제1 합성기를 거쳐 상기 귀환 신호 경로에 있는 상기 제2 합성기에 도달하는 상기 입력 송신 신호의 지연 시간과, 상기 상쇄 신호 발생부를 거쳐 상기 제2 합성기에 이르는 입력 송신 신호의 지연 시간이 일치하도록 상기 지연기에 설정하는 지연 시간을 설정하도록 구성되어 있는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 입력 송신 신호는 I/Q 신호이며, 상기 상쇄 신호 생성부는 또한 상기 상쇄 신호 벡터 조정기의 출력을 상기 아날로그 상쇄 신호로 변환하는 제2 디지털 아날로그 변환기를 포함하고, 상기 귀환 신호 경로는 전력 증폭기 출력의 일부를 주파수 다운 컨버트하는 주파수 다운 컨버터와, 다운 컨버트된 신호를 직교 복조하여 복조 I/Q 신호를 상기 귀환 신호로서 생성하는 직교 복조기와, 상기 직교 복조기로부터의 상기 귀환 신호에 상기 상쇄 신호를 합성하는 상기 제2 합성기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 또한 상기 아날로그 디지털 변환기의 입력측에 삽입되고, 상기 제2 합성기의 출력의 이득을 조정하여 상기 아날로그 디지털 변환기에 부여하는 이득 조정기와, 상기 아날로그 디지털 변환기의 출력을 모니터하고, 상기 이득 조정기의 출력 전압이 상기 아날로그 디지털 변환기의 입력 최대 레인지에 근접하도록 상기 이득 조정기의 이득을 제어하는 이득 제어기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 또한,
    상기 입력 송신 신호를 처리하여 부상쇄 신호를 발생시키는 부상쇄 신호 발생부와,
    상기 아날로그 디지털 변환기의 출력측에 삽입되고, 상기 아날로그 디지털 변환기의 출력에 상기 부상쇄 신호를 합성하는 제3 합성기와,
    상기 제3 합성기의 출력을 모니터하고, 상기 제3 합성기에 있어서 상기 부상쇄 신호가 상기 디지털 귀환 신호중의 잔류 주파 성분을 억압하도록 상기 부상쇄 신호 발생부를 제어하는 부상쇄 신호 제어부,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  8. 제 7 항에 있어서, 상기 부상쇄 신호 발생부는 상기 입력 송신 신호를 설정된 제2 지연 시간만큼 지연시키는 제2 지연기와, 상기 제2 지연기의 출력의 벡터를 조정하여 상기 부상쇄 신호로서 출력하는 부상쇄 신호 벡터 조정기를 포함하고, 상기 부상쇄 신호 제어부는 상기 제3 합성기의 출력중의 주파 성분이 최소 또는 미리 정한 제2 목표값 이하가 되도록 상기 제2 지연기의 제2 지연 시간을 설정하는 부상쇄 신호 지연기와, 상기 제3 합성기의 출력중의 주파 성분이 최소 또는 상기 제2 목표값 이하가 되도록 상기 부상쇄 신호 벡터 조정기에 대한 벡터계수(진폭과 위상)를 설정하는 부상쇄 신호 벡터 제어기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 또한 상기 아날로그 디지털 변환기의 출력측에 삽입되고, 상기 아날로그 디지털 변환기의 출력중의 주파 성분을 억압하는 디지털 노치 필터를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  10. 제 3 항에 기재된 멱급수형 디지털 프리디스토터의 제어 방법으로서,
    상기 디지털 귀환 신호중의 주파 성분이 최소 또는 미리 정한 목표값 이하가 되도록 상기 지연기의 지연 시간을 설정하는 상쇄 신호 지연 제어 처리와,
    상기 디지털 귀환 신호중의 주파 성분이 최소 또는 상기 목표값 이하가 되도록 상기 상쇄 신호 벡터 조정기에 대한 벡터계수를 설정하는 상쇄 신호 벡터 제어 처리와,
    상기 디지털 귀환 신호중의 왜곡 성분이 최소 또는 상기 목표값 이하가 되도록 상기 홀수차 왜곡 벡터 조정부에 대한 벡터계수를 설정하는 홀수차 왜곡 벡터 제어 처리,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  11. 제 10 항에 있어서, 또한,
    상기 디지털 귀환 신호에 포함되는 홀수차 왜곡 성분의 주파수 특성을 검출하고, 검출된 주파수 특성에 기초하여 보상계수를 제어하는 홀수차 왜곡 주파수 특성 보상 제어 처리와,
    상기 보상계수에 따라서 상기 홀수차 왜곡 성분의 주파수 특성을 보상하는 홀수차 왜곡 주파수 특성 보상 처리,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 상쇄 신호 지연 제어 처리의 종료후에 상기 상쇄 신호 벡터 제어 처리와 상기 홀수차 왜곡 벡터 제어 처리를 독립 또한 병렬로 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  13. 제 10 항 또는 제 11 항에 있어서, 상기 상쇄 신호 지연 제어 처리의 종료후에 상기 상쇄 신호 벡터 제어 처리를 실행하고, 상기 상쇄 신호 벡터 제어 처리의 종료후에 상기 홀수차 왜곡 벡터 제어 처리를 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  14. 제 10 항 또는 제 11 항에 있어서, 상기 멱급수형 디지털 프리디스토터는 또한 상기 입력 송신 신호를 설정된 제2 지연 시간만큼 지연시키는 제2 지연기와, 상기 제2 지연기의 출력의 벡터를 조정하여 부상쇄 신호로서 출력하는 부상쇄 신호 벡터 조정기와, 상기 아날로그 디지털 변환기의 출력측에 삽입되고, 상기 아날로그 디지털 변환기의 출력에 상기 부상쇄 신호를 합성하는 제3 합성기를 포함하고,
    상기 제어 방법은 또한,
    상기 제3 합성기의 출력중의 주파 성분이 최소 또는 미리 정한 제2 목표값 이하가 되도록 상기 제2 지연 시간을 설정하는 부상쇄 신호 지연 제어 처리와,
    상기 제3 합성기의 출력중의 주파 성분이 최소 또는 상기 제2 목표값 이하가 되도록 상기 부상쇄 신호 벡터 조정기에 대한 벡터계수를 설정하는 부상쇄 신호 벡터 제어 처리,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  15. 제 14 항에 있어서, 상기 상쇄 신호 지연 제어 처리의 종료후에 상기 부상쇄 신호 지연 제어 처리를 실행하고, 상기 부상쇄 신호 지연 제어 처리의 종료후에 상기 상쇄 신호 벡터 제어 처리와 상기 부상쇄 신호 벡터 제어 처리와 상기 홀수차 왜곡 벡터 제어 처리를 독립 또한 병렬로 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  16. 제 14 항에 있어서, 상기 상쇄 신호 지연 제어 처리와, 상기 부상쇄 신호 지연 제어 처리와, 상기 상쇄 신호 벡터 제어 처리와, 상기 부상쇄 신호 벡터 제어 처리와, 상기 홀수차 왜곡 벡터 제어 처리를 이 순서대로 각 제어 처리의 종료후에 다음의 제어 처리를 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  17. 제 1 항에 있어서,
    상기 상쇄 신호 발생부는 상기 입력 송신 신호를 설정된 지연 시간만큼 지연시킴으로써 상기 상쇄 신호에 지연을 부여하는 지연기와, 상기 지연된 입력 송신 신호의 벡터계수(위상과 진폭)를 조정하는 상쇄 신호 벡터 조정기를 포함하고,
    상기 상쇄 신호 제어부는 상기 디지털 귀환 신호를 모니터하고, 상기 제1 합성기를 거쳐 상기 귀환 신호 경로에 있는 상기 제2 합성기에 도달하는 상기 입력 송신 신호의 지연 시간과, 상기 상쇄 신호 발생부를 거쳐 상기 제2 합성기에 이르는 입력 송신 신호의 지연 시간이 일치하도록 상기 지연기에 설정하는 지연 시간을 제어하는 지연 제어기와, 상기 디지털 귀환 신호중의 주파 성분이 작아지도록 상기 상쇄 신호 벡터 조정기에 의한 벡터계수(위상과 진폭)를 제어하는 상쇄 신호 벡터 제어기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  18. 제 17 항에 있어서, 상기 입력 송신 신호는 주기적으로 동기용 파일럿 신호를 포함하고 있고, 상기 지연 제어기는 상기 아날로그 디지털 변환기의 출력중의 상기 상쇄 신호에 포함되는 동기용 파일럿 신호와 상기 아날로그 디지털 변환기의 출력중의 상기 디지털 귀환 신호에 포함되는 동기용 파일럿 신호를 검출하고, 상기 제1 합성기를 거쳐 상기 귀환 신호 경로에 있는 상기 제2 합성기에 도달하는 상기 입력 송신 신호의 지연 시간과, 상기 상쇄 신호 발생부를 거쳐 상기 제2 합성기에 이르는 입력 송신 신호의 지연 시간이 일치하도록 상기 지연기에 설정하는 지연 시간을 설정하도록 구성되어 있는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  19. 제 17 항 또는 제 18 항에 있어서, 상기 입력 송신 신호는 I/Q 신호이며, 상기 상쇄 신호 생성부는 또한 상기 상쇄 신호 벡터 조정기의 출력을 상기 아날로그 상쇄 신호로 변환하는 제2 디지털 아날로그 변환기를 포함하고, 상기 귀환 신호 경로는 전력 증폭기 출력의 일부를 주파수 다운 컨버트하는 주파수 다운 컨버터와, 다운 컨버트된 신호를 직교 복조하여 복조 I/Q 신호를 상기 귀환 신호로서 생성하는 직교 복조기와, 상기 직교 복조기로부터의 상기 귀환 신호에 상기 상쇄 신호를 합성하는 상기 제2 합성기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  20. 제 17 항 또는 제 18 항에 있어서, 또한 상기 아날로그 디지털 변환기의 입력측에 삽입되고, 상기 제2 합성기의 출력의 이득을 조정하여 상기 아날로그 디지털 변환기에 부여하는 이득 조정기와, 상기 아날로그 디지털 변환기의 출력을 모니터하고, 상기 이득 조정기의 출력 전압이 상기 아날로그 디지털 변환기의 입력 최대 레인지에 근접하도록 상기 이득 조정기의 이득을 제어하는 이득 제어기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  21. 제 17 항 또는 제 18 항에 있어서, 또한,
    상기 입력 송신 신호를 처리하여 부상쇄 신호를 발생시키는 부상쇄 신호 발생부와,
    상기 아날로그 디지털 변환기의 출력측에 삽입되고, 상기 아날로그 디지털 변환기의 출력에 상기 부상쇄 신호를 합성하는 제3 합성기와,
    상기 제3 합성기의 출력을 모니터하고, 상기 제3 합성기에 있어서 상기 부상쇄 신호가 상기 디지털 귀환 신호중의 잔류 주파 성분을 억압하도록 상기 부상쇄 신호 발생부를 제어하는 부상쇄 신호 제어부,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  22. 제 21 항에 있어서, 상기 부상쇄 신호 발생부는 상기 입력 송신 신호를 설정된 제2 지연 시간만큼 지연시키는 제2 지연기와, 상기 제2 지연기의 출력의 벡터를 조정하여 상기 부상쇄 신호로서 출력하는 부상쇄 신호 벡터 조정기를 포함하고, 상기 부상쇄 신호 제어부는 상기 제3 합성기의 출력중의 주파 성분이 최소 또는 미리 정한 제2 목표값 이하가 되도록 상기 제2 지연기의 제2 지연 시간을 설정하는 부상쇄 신호 지연기와, 상기 제3 합성기의 출력중의 주파 성분이 최소 또는 상기 제2 목표값 이하가 되도록 상기 부상쇄 신호 벡터 조정기에 대한 벡터계수(진폭과 위상)를 설정하는 부상쇄 신호 벡터 제어기를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  23. 제 17 항 또는 제 18 항에 있어서, 또한 상기 아날로그 디지털 변환기의 출력측에 삽입되고, 상기 아날로그 디지털 변환기의 출력중의 주파 성분을 억압하는 디지털 노치 필터를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터.
  24. 제 17 항에 기재된 멱급수형 디지털 프리디스토터의 제어 방법으로서,
    상기 디지털 귀환 신호중의 주파 성분이 최소 또는 미리 정한 목표값 이하가 되도록 상기 지연기의 지연 시간을 설정하는 상쇄 신호 지연 제어 처리와,
    상기 디지털 귀환 신호중의 주파 성분이 최소 또는 상기 목표값 이하가 되도록 상기 상쇄 신호 벡터 조정기에 대한 벡터계수를 설정하는 상쇄 신호 벡터 제어 처리와,
    상기 디지털 귀환 신호중의 왜곡 성분이 최소 또는 상기 목표값 이하가 되도록 상기 홀수차 왜곡 벡터 조정부에 대한 벡터계수를 설정하는 홀수차 왜곡 벡터 제어 처리,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  25. 제 24 항에 있어서, 상기 상쇄 신호 지연 제어 처리의 종료후에 상기 상쇄 신호 벡터 제어 처리와 상기 홀수차 왜곡 벡터 제어 처리를 독립 또한 병렬로 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  26. 제 24 항에 있어서, 상기 상쇄 신호 지연 제어 처리의 종료후에 상기 상쇄 신호 벡터 제어 처리를 실행하고, 상기 상쇄 신호 벡터 제어 처리의 종료후에 상기 홀수차 왜곡 벡터 제어 처리를 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  27. 제 24 항에 있어서, 상기 멱급수형 디지털 프리디스토터는 또한 상기 입력 송신 신호를 설정된 제2 지연 시간만큼 지연시키는 제2 지연기와, 상기 제2 지연기의 출력의 벡터를 조정하여 부상쇄 신호로서 출력하는 부상쇄 신호 벡터 조정기와, 상기 아날로그 디지털 변환기의 출력측에 삽입되고, 상기 아날로그 디지털 변환기의 출력에 상기 부상쇄 신호를 합성하는 제3 합성기를 포함하고,
    상기 제어 방법은 또한,
    상기 제3 합성기의 출력중의 주파 성분이 최소 또는 미리 정한 제2 목표값 이하가 되도록 상기 제2 지연 시간을 설정하는 부상쇄 신호 지연 제어 처리와,
    상기 제3 합성기의 출력중의 주파 성분이 최소 또는 상기 제2 목표값 이하가 되도록 상기 부상쇄 신호 벡터 조정기에 대한 벡터계수를 설정하는 부상쇄 신호 벡터 제어 처리,
    를 포함하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  28. 제 27 항에 있어서, 상기 상쇄 신호 지연 제어 처리의 종료후에 상기 부상쇄 신호 지연 제어 처리를 실행하고, 상기 부상쇄 신호 지연 제어 처리의 종료후에 상기 상쇄 신호 벡터 제어 처리와 상기 부상쇄 신호 벡터 제어 처리와 상기 홀수차 왜곡 벡터 제어 처리를 독립 또한 병렬로 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
  29. 제 27 항에 있어서, 상기 상쇄 신호 지연 제어 처리와, 상기 부상쇄 신호 지연 제어 처리와, 상기 상쇄 신호 벡터 제어 처리와, 상기 부상쇄 신호 벡터 제어 처리와, 상기 홀수차 왜곡 벡터 제어 처리를 이 순서대로 각 제어 처리의 종료후에 다음의 제어 처리를 실행하는 것을 특징으로 하는 멱급수형 디지털 프리디스토터의 제어 방법.
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