KR101087785B1 - Exposure mask and method for forming semiconductor device using the same - Google Patents

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Abstract

본 발명은 셀 영역의 주변부의 공정마진을 향상시킬 수 있는 노광마스크에 관한 것으로, 메인패턴 및 위상반전패턴이 구비되는 메인영역과 상기 메인영역의 주변에 보조패턴 및 투과율이 0%인 차광패턴이 구비되는 주변영역을 포함함으로써, 종래의 감쇄형 위상반전마스크의 주변영역에서 투과된 빛이 산란되어 콘트라스트를 저하시키는 문제를 개선하기 위한 기술을 제공한다.The present invention relates to an exposure mask that can improve the process margin of the periphery of the cell region, and includes a main region having a main pattern and a phase inversion pattern and a light shielding pattern having an auxiliary pattern and a transmittance of 0% around the main region. By including the peripheral region provided, it provides a technique for improving the problem of light transmitted from the peripheral region of the conventional attenuated phase shift mask is scattered to reduce the contrast.

감쇄형 위상반전마스크, 바이너리 마스크, 콘트라스트 Attenuated Phase Reverse Mask, Binary Mask, Contrast

Description

노광마스크 및 이를 이용한 반도체 소자의 형성 방법{Exposure mask and method for forming semiconductor device using the same}Exposure mask and method for forming semiconductor device using the same

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 셀 영역의 주변부의 공정마진을 향상시키는 노광마스크 및 이를 이용한 반도체 소자의 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to an exposure mask for improving the process margin of the periphery of the cell region and a method of forming a semiconductor device using the same.

반도체 소자는 셀 영역, 코어 영역 및 페리 영역 등을 포함한다. 반도체 기판의 셀 영역에 구비되는 패턴들은 동일한 피치 및 동일한 크기로 반복적인 배열을 갖는 어레이(array) 형태를 가지며, 코어 영역 및 페리 영역에 구비되는 패턴의 크기보다 미세한 크기를 갖는다. 또한, 셀 영역은 어레이 형태로 패턴들이 배열되므로 우수한 공정마진을 갖는다. 그러나, 셀 영역 주변부에 구비되는 패턴들은 서로 다른 피치 및 서로 다른 크기로 비 반복적인 배열을 갖기 때문에 셀 영역보다 현저히 저하된 공정마진을 갖게 된다. 따라서, 셀 영역의 경계부 즉, 셀 영역의 최외곽에 위치하는 패턴들은 정확하게 구현되지 못하는 한계가 있다.The semiconductor device includes a cell region, a core region, a ferry region, and the like. The patterns provided in the cell region of the semiconductor substrate have an array form having a repetitive arrangement with the same pitch and the same size, and have a size smaller than the size of the pattern provided in the core region and the ferry region. In addition, the cell region has an excellent process margin since the patterns are arranged in an array form. However, since the patterns provided in the periphery of the cell region have a non-repetitive arrangement with different pitches and different sizes, the process margin is significantly lower than that of the cell region. Accordingly, there is a limit in that patterns located at the boundary of the cell region, that is, the outermost portion of the cell region, may not be accurately implemented.

한편, 반도체 소자의 고집적화로 인하여 디자인 룰(design)이 감소되면서 미세한 패턴을 용이하게 형성하기 위해서 감쇄형(atternuated) 위상반전마스크의 적 용이 요구되고 있다. 위상반전패턴을 통과한 빛과 투명패턴을 통과한 빛의 위상차를 이용함으로써 셀 영역의 미세한 패턴을 보다 용이하게 형성하도록 한다.Meanwhile, due to the high integration of semiconductor devices, an attennuated phase inversion mask is required to easily form a fine pattern while reducing design rules. By using the phase difference between the light passing through the phase inversion pattern and the light passing through the transparent pattern, it is easier to form a fine pattern of the cell region.

또한, 칩(chip) 사이즈를 줄이기 위하여 셀 영역 및 셀 영역의 주변부에 구비되는 패턴이 동일한 사이즈로 구현되도록 요구되고 있다. 하지만, 셀 영역의 주변부는 셀 영역의 공정마진보다 현저히 저하된 공정마진을 가지고 있기 때문에 셀 영역의 주변부에서 미세한 패턴을 구현하기 어려운 한계가 있다. 따라서 셀 영역 주변부의 공정마진을 향상시키기 위하여 여러 기술이 도입되었다.In addition, in order to reduce the chip size, the cell area and the pattern provided in the periphery of the cell area are required to be implemented in the same size. However, since the periphery of the cell region has a process margin that is significantly lower than the process margin of the cell region, it is difficult to implement a fine pattern in the periphery of the cell region. Therefore, several techniques have been introduced to improve the process margin around the cell area.

도 1a 내지 도 1c는 종래기술에 따른 다양한 노광마스크의 평면도이다.1A to 1C are plan views of various exposure masks according to the prior art.

도 1a에 도시된 종래기술은 반도체 기판의 셀 영역에 해당하는 노광마스크 영역에 구현되는 메인패턴(10)과, 반도체 기판의 셀 영역의 주변부에 해당하는 노광마스크 영역에 구현되는 위상반전패턴(12)을 포함한다. 이하에서는 편의상 반도체 기판의 셀 영역에 패턴을 구현하도록 하는 패턴들이 구비되는 노광마스크의 해당영역을 '메인영역(A)'이라 하고, 셀 영역 주변부에 패턴이 구현되지 않도록 하는 패턴들이 구비되는 노광마스크의 해당영역을 '주변영역(B)'으로 정의하여 설명하기로 한다.1A illustrates a main pattern 10 implemented in an exposure mask region corresponding to a cell region of a semiconductor substrate, and a phase inversion pattern 12 implemented in an exposure mask region corresponding to a periphery of a cell region of a semiconductor substrate. ). Hereinafter, for convenience, a corresponding area of an exposure mask including patterns for implementing a pattern in a cell region of a semiconductor substrate is referred to as a 'main area A', and an exposure mask including patterns for preventing a pattern from being formed around the cell region. The corresponding area of the term 'neighboring area (B)' will be described.

이때, 메인영역(A)의 최외곽에 구비되는 메인패턴(10')은 메인영역(A)의 중앙부에 구비되는 메인패턴(10)의 크기보다 크다. 이는, 최외곽에 구비되는 메인패턴(10')이 셀 영역의 공정마진과 셀 영역 주변부의 공정마진의 차이로 인해 정확하게 구현되지 못하는 것을 보상하기 위함이다. At this time, the main pattern 10 ′ provided at the outermost part of the main area A is larger than the size of the main pattern 10 provided at the center of the main area A. FIG. This is to compensate for the fact that the main pattern 10 ′ provided at the outermost part is not accurately realized due to a difference between the process margin of the cell region and the process margin around the cell region.

도 1b에 도시된 종래기술은 메인영역(A)에 구비되는 메인패턴(20)과, 주변영 역(B)에 구비되며 메인패턴(20)과 상이한 형태를 갖는 보조패턴(24) 및 위상반전패턴(22)을 포함한다. 여기서 보조패턴(24)은 분해능 이하의 크기를 갖기 때문에 반도체 기판 상으로 노광되지 않는다. 주변영역(B)에 10개 이하의 보조패턴(24)을 구비한다. 이로 인해 셀 영역 주변부의 공정마진이 향상되는 효과를 얻을 수 있지만 메인패턴(20)과 보조패턴(24)은 상이한 형태를 가지므로 현저한 개선효과를 얻을 수는 없다.The prior art illustrated in FIG. 1B includes a main pattern 20 provided in the main region A, an auxiliary pattern 24 provided in the peripheral region B, and a phase inversion having a different shape from the main pattern 20. Pattern 22. The auxiliary pattern 24 is not exposed to the semiconductor substrate because the auxiliary pattern 24 has a size smaller than the resolution. Ten or less auxiliary patterns 24 are provided in the peripheral area B. FIG. As a result, process margins around the cell region may be improved, but the main pattern 20 and the auxiliary pattern 24 may have different shapes, and thus, a significant improvement may not be obtained.

도 1c에 도시된 종래기술은 메인영역(A)에 구비되는 메인패턴(30)과, 주변영역(B)에 구비되며 메인패턴(30)과 유사한 형태를 갖는 보조패턴(34) 및 위상반전패턴(32)을 포함한다. 여기서 보조패턴(34)은 분해능 이하의 크기를 갖기 때문에 반도체 기판 상으로 노광되지 않는다. 그리고, 주변영역의 폭(Wb)은 0.5㎛~1.5㎛의 크기를 갖도록 크게 형성하여 셀 영역 주변부의 공정마진을 향상시키고자 하였다. 그러나 셀 영역 주변부의 공정마진이 셀 영역의 공정마진보다 여전히 작기 때문에 셀 영역의 최외곽에 구비되는 패턴이 정확하게 형성되지 않는다. The prior art illustrated in FIG. 1C includes a main pattern 30 provided in the main region A, and an auxiliary pattern 34 and a phase inversion pattern provided in the peripheral region B and having a similar shape to the main pattern 30. And (32). The auxiliary pattern 34 is not exposed to the semiconductor substrate because the auxiliary pattern 34 has a size smaller than the resolution. In addition, the width Wb of the peripheral area was formed to have a size of 0.5 μm to 1.5 μm to improve the process margin around the cell area. However, since the process margin around the cell region is still smaller than the process margin around the cell region, the pattern provided at the outermost part of the cell region is not accurately formed.

상술한 바와 같이 종래의 노광마스크를 사용한다고 해도, 주변영역(B)으로 노광되는 빛 특히, 투과율이 6% 이상인 빛들이 산란되어 공정마진을 저하시키므로, 셀 영역 주변부는 셀 영역보다 여전히 저하된 공정마진을 갖는 한계가 있다. As described above, even when a conventional exposure mask is used, light exposed to the peripheral area B, in particular, light having a transmittance of 6% or more is scattered to lower the process margin, so that the cell area peripheral part is still lower than the cell area. There is a limit to having a margin.

본 발명은 메인영역 및 주변영역에 위상반전패턴이 구비되는 감쇄형 위상반전마스크를 사용하는데 있어서, 주변영역을 투과하는 빛이 산란되어 셀 영역 주변부 공정마진을 저하시키는 문제를 해결하고자 한다. In the present invention, attenuation type phase inversion mask having a phase inversion pattern is provided in a main region and a peripheral region. In order to solve the problem of light scattering through the peripheral region, the process margin of the cell region is reduced.

본 발명의 노광마스크는 메인패턴 및 위상반전패턴이 구비되는 메인영역 및 보조패턴 및 상기 메인영역의 주변에 투과율이 0%인 차광패턴이 구비되는 주변영역을 포함하는 것을 특징으로 한다. 이 결과, 노광마스크의 주변영역을 투과한 빛의 콘트라스트가 향상되어 노광마스크의 메인영역에 구비되는 위상반전패턴의 형성을 용이하게 한다. The exposure mask of the present invention is characterized in that it comprises a main area and the auxiliary pattern is provided with a main pattern and a phase inversion pattern and a peripheral area provided with a light shielding pattern of 0% transmittance around the main area. As a result, the contrast of light transmitted through the peripheral area of the exposure mask is improved, thereby facilitating the formation of the phase inversion pattern included in the main area of the exposure mask.

이때, 상기 메인패턴은 홀 패턴 또는 스페이스 패턴인 것을 특징으로 한다. At this time, the main pattern is characterized in that the hole pattern or space pattern.

그리고, 상기 보조패턴은 홀 패턴 또는 스페이스 패턴인 것을 특징으로 한다. 이는, 반도체 기판 상에 홀 패턴을 구현하고자 하는 경우 메인패턴이 홀 패턴인 노광마스크를 적용하고, 반도체 기판 상에 라인 패턴을 구현하고자 하는 경우 메인패턴이 스페이스 패턴인 노광마스크를 적용할 수 있다. 또한, 주변영역에 구비되는 보조패턴은 상술한 반도체 기판 상의 셀 영역 주변부 영역의 공정마진을 향상시켜, 셀 영역에 구현되는 콘택홀 패턴 또는 라인 패턴의 최외곽 패턴의 형성을 용이하게 할 수 있다. The auxiliary pattern may be a hole pattern or a space pattern. For example, when the hole pattern is to be implemented on the semiconductor substrate, an exposure mask of which the main pattern is a hole pattern may be applied, and an exposure mask of which the main pattern is a space pattern may be applied when the line pattern is to be implemented on the semiconductor substrate. In addition, the auxiliary pattern provided in the peripheral region may improve the process margin of the cell region peripheral region on the semiconductor substrate, thereby facilitating the formation of the outermost pattern of the contact hole pattern or the line pattern implemented in the cell region.

또한, 상기 메인영역은 감쇄형 위상반전마스크(attenuated phase shift mask)인 것을 특징으로 한다.The main region may be an attenuated phase shift mask.

그리고, 상기 주변영역은 바이너리 마스크(binary mask)인 것을 특징으로 한다.The peripheral region may be a binary mask.

본 발명의 반도체 소자의 형성 방법은 피식각층이 구비된 반도체 기판 상에 감광막을 도포하는 단계와 상기 감광막 상에 상술한 노광마스크를 사용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각마스크로 상기 피식각층을 식각하여 최종패턴을 구현하는 단계를 포함하는 것을 특징으로 한다.The method of forming a semiconductor device of the present invention comprises the steps of applying a photoresist film on a semiconductor substrate provided with an etched layer, and forming a photoresist pattern on the photoresist by using an exposure and development process using the above-described exposure mask and the photoresist pattern. And etching the etched layer with an etching mask to implement a final pattern.

이때, 상기 감광막 패턴은 상술한 노광마스크에 구비되는 상기 위상반전패턴이 노광 및 현상되어 구현된 것을 특징으로 한다. 이는 상술한 노광마스크의 주변영역에 구비되는 보조패턴은 반도체 기판 상에 구현되지 않으면서, 반도체 기판의 셀 영역에 구현되는 패턴의 최외곽 패턴의 형성을 용이하게 하도록 반도체 기판 셀 영역 주변의 공정마진을 향상시킴을 의미한다. In this case, the photosensitive film pattern is characterized in that the phase inversion pattern provided in the above-described exposure mask is exposed and developed. This is because the auxiliary pattern provided in the peripheral area of the above-described exposure mask is not implemented on the semiconductor substrate, and the process margin around the semiconductor substrate cell area is facilitated to facilitate the formation of the outermost pattern of the pattern implemented in the cell area of the semiconductor substrate. Means to improve.

본 발명은 감쇄형 위상반전마스크의 주변영역을 투과한 빛이 산란되어 콘트라스트를 저하시키는 문제를 개선하여 반도체 기판 상의 셀 영역 주변부의 공정마진을 향상시켜 셀 영역의 최외곽에 구비되는 패턴의 콘트라스트를 향상시키는 효과를 제공한다.The present invention improves the process margin of the periphery of the cell region on the semiconductor substrate by improving the scattering of light transmitted through the peripheral region of the attenuating phase inversion mask to improve the contrast of the pattern provided at the outermost part of the cell region. Provide the effect of improving.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

본 발명에 따른 노광마스크는 위상반전패턴이 구비되는 메인영역과, 투과율이 0%인 차광패턴이 구비되는 주변영역을 포함한다. 구체적으로, 메인영역은 감쇄형 위상반전마스크인 것이 바람직하고, 주변영역은 바이너리 마스크(bianary) 마스크인 것이 바람직하다. 따라서, 종래의 노광마스크의 위상반전패턴이 구비되는 주변영역에 투과율이 0%인 차광패턴을 구비하여, 주변영역을 투과한 빛이 근본적으로 산란되지 않도록 하여 셀 영역 주변부의 공정마진을 향상시킬 수 있다. 그러므로 종래기술에서 도입되었던 기술로 얻을 수 있는 셀 영역 주변부의 공정마진의 향상정도가 월등히 우수해진다. The exposure mask according to the present invention includes a main region provided with a phase inversion pattern and a peripheral region provided with a light shielding pattern having a transmittance of 0%. Specifically, the main region is preferably an attenuation type phase inversion mask, and the peripheral region is preferably a binary mask. Therefore, a light shielding pattern having a transmittance of 0% is provided in the peripheral region where the phase inversion pattern of the conventional exposure mask is provided, thereby improving the process margin around the cell region by preventing the light transmitted through the peripheral region from being scattered. have. Therefore, the degree of improvement of the process margin around the cell region, which is obtained by the technique introduced in the prior art, is greatly improved.

본 발명의 실시예에 따른 노광마스크를 이용하여 콘택홀 패턴 및 라인 앤 스페이서 패턴을 구현할 수 있다. 그리고, 상술한 패턴 이외에도 본 발명의 기술적 사상의 범위내에서 다양한 패턴으로 구현가능하다. A contact hole pattern and a line and spacer pattern may be implemented using an exposure mask according to an embodiment of the present invention. In addition to the above-described pattern, it may be implemented in various patterns within the scope of the technical idea of the present invention.

예를 들어, 반도체 기판 상에 콘택홀 패턴을 구현하기 위한 본 발명의 노광마스크의 메인영역은 콘택홀을 정의하기 위해 투명패턴으로 구현되는 메인패턴과, 투명패턴을 제외한 위상반전패턴을 포함한다. 그리고, 주변영역은 차광패턴을 포함하거나, 보조패턴이 형성된 차광패턴을 포함한다. 여기서 보조패턴은 투명패턴이다.For example, the main region of the exposure mask of the present invention for implementing the contact hole pattern on the semiconductor substrate includes a main pattern implemented as a transparent pattern to define the contact hole, and a phase inversion pattern except the transparent pattern. The peripheral area includes a light shielding pattern or a light shielding pattern in which an auxiliary pattern is formed. Here, the auxiliary pattern is a transparent pattern.

또한, 반도체 기판 상에 라인 앤 스페이스 패턴을 구현하기 위한 본 발명의 노광마스크의 메인영역은 라인패턴을 정의하기 위해 위상반전패턴으로 구현되는 메인패턴과, 스페이스패턴을 정의하기 위한 투명패턴을 포함한다. 그리고, 주변영역 은 차광패턴을 포함하거나, 보조패턴이 형성된 차광패턴을 포함한다. 여기서 보조패턴은 투명패턴이다. In addition, the main region of the exposure mask of the present invention for implementing a line-and-space pattern on a semiconductor substrate includes a main pattern implemented as a phase inversion pattern to define a line pattern, and a transparent pattern for defining a space pattern. . The peripheral area may include a light shielding pattern or a light shielding pattern on which an auxiliary pattern is formed. Here, the auxiliary pattern is a transparent pattern.

이하에서는 편의상 콘택홀을 구현하는 노광마스크를 적용하여 설명한다. Hereinafter, for convenience, an exposure mask for implementing a contact hole will be described.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 노광마스크를 나타낸 평면도이다.2A to 2C are plan views illustrating an exposure mask according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 노광마스크는 메인영역(A)에 구비되는 메인패턴(100)과, 주변영역(B)에 구비되는 차광패턴(104)을 포함한다. 이때, 메인패턴(100)은 투명패턴이며, 메인패턴을 제외한 패턴은 위상반전패턴(102)인 것이 바람직하다. 그리고, 차광패턴(104)은 투과율이 0%인 것이 바람직하다. 즉, 메인영역(A)은 감쇄형 위상반전마스크이고, 주변영역(B)은 바이너리 마스크이다. 이 결과, 메인영역(A)의 최외곽에 구비되는 메인패턴(100')의 크기를 메인영역(A)의 중앙부에 구비되는 메인패턴(100)의 크기보다 크게 형성한 도 1a의 노광마스크 보다 셀 영역 주변부의 공정마진을 월등히 향상시킬 수 있다.As shown in FIG. 2A, the exposure mask according to the first embodiment of the present invention includes a main pattern 100 provided in the main region A and a light shielding pattern 104 provided in the peripheral region B. FIG. do. At this time, the main pattern 100 is a transparent pattern, the pattern other than the main pattern is preferably a phase inversion pattern (102). In addition, the light shielding pattern 104 preferably has a transmittance of 0%. That is, the main region A is an attenuation type phase inversion mask, and the peripheral region B is a binary mask. As a result, the size of the main pattern 100 ′ provided at the outermost part of the main area A is larger than that of the exposure mask of FIG. 1A, which is larger than the size of the main pattern 100 provided at the center of the main area A. FIG. Process margins around the cell area can be significantly improved.

도 2b에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 노광마스크는 메인영역(A)에 구비되는 메인패턴(110)과, 주변영역(B)에 구비되며 메인패턴(110)과 상이한 형태를 갖는 보조패턴(114)을 포함한다. 이때, 메인패턴(110)은 투명패턴이며, 메인패턴(110)을 제외한 패턴은 위상반전패턴(112)인 것이 바람직하다. 그리고, 주변영역(B)에 구비되는 보조패턴(114)은 투명패턴이고, 보조패턴(114)을 제외한 패턴은 투과율이 0%인 차광패턴(116)이다. 즉, 메인영역(A)은 감쇄형 위상반전마스크이고, 주변영역(B)은 바이너리 마스크이다. 여기서 보조패턴(114)은 분해능 이하의 크기를 갖기 때문에 반도체 기판 상으로 노광되지 않는다. 주변영역(B)에 10개 이하의 보조패턴(114)을 구비하는 것이 바람직하다. 이 결과, 종래에 메인패턴(110)과 상이한 형태를 갖는 보조패턴(114)으로 인해 셀 영역 주변부의 공정마진이 현저하게 향상되지 못하는 한계를 근본적으로 해결할 수 있다. As shown in FIG. 2B, the exposure mask according to the second embodiment of the present invention is provided in the main pattern 110 provided in the main region A, and the peripheral pattern B, and is different from the main pattern 110. It includes an auxiliary pattern 114 having a form. In this case, the main pattern 110 is a transparent pattern, and the pattern except for the main pattern 110 is preferably the phase inversion pattern 112. In addition, the auxiliary pattern 114 included in the peripheral area B is a transparent pattern, and the pattern except for the auxiliary pattern 114 is the light shielding pattern 116 having a transmittance of 0%. That is, the main region A is an attenuation type phase inversion mask, and the peripheral region B is a binary mask. The auxiliary pattern 114 is not exposed to the semiconductor substrate because the auxiliary pattern 114 has a size equal to or less than the resolution. It is preferable to have ten or less auxiliary patterns 114 in the peripheral area B. As a result, it is possible to fundamentally solve the limitation that the process margin around the cell region is not remarkably improved due to the auxiliary pattern 114 having a different shape from the main pattern 110.

도 2c에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 노광마스크는 메인영역(A)에 구비되는 메인패턴(120)과, 주변영역(B)에 구비되며 메인패턴(120)과 유사한 형태를 갖는 보조패턴(124)을 포함한다. 이때, 메인패턴(120)은 투명패턴이며, 메인패턴(120)을 제외한 패턴은 위상반전패턴(122)인 것이 바람직하다. 그리고, 주변영역(B)에 구비되는 보조패턴(124)은 투명패턴이고, 보조패턴(124)을 제외한 패턴은 투과율이 0%인 차광패턴(126)이다. 즉, 메인영역(A)은 감쇄형 위상반전마스크이고, 주변영역(B)은 바이너리 마스크이다. 여기서 보조패턴(124)은 분해능 이하의 크기를 갖기 때문에 반도체 기판 상으로 노광되지 않는다. 그리고, 주변영역(B)의 폭(Wb)은 0.5㎛~1.5㎛의 크기를 갖도록 크게 형성하는 것이 바람직하다. 이 결과, 셀 영역 주변부를 통과한 빛의 산란을 방지하여 셀 영역 주변부의 공정마진을 효과적으로 향상시킬 수 있다.As shown in FIG. 2C, the exposure mask according to the third exemplary embodiment of the present invention includes a main pattern 120 provided in the main region A, and a peripheral pattern B, similar to the main pattern 120. It includes an auxiliary pattern 124 having a form. At this time, the main pattern 120 is a transparent pattern, the pattern other than the main pattern 120 is preferably a phase inversion pattern 122. The auxiliary pattern 124 provided in the peripheral area B is a transparent pattern, and the patterns except for the auxiliary pattern 124 are light blocking patterns 126 having a transmittance of 0%. That is, the main region A is an attenuation type phase inversion mask, and the peripheral region B is a binary mask. The auxiliary pattern 124 is not exposed to the semiconductor substrate because the auxiliary pattern 124 has a size smaller than the resolution. In addition, the width Wb of the peripheral area B is preferably formed to have a size of 0.5 μm to 1.5 μm. As a result, scattering of light passing through the periphery of the cell region can be prevented, thereby effectively improving the process margin of the periphery of the cell region.

상술한 실시예들의 노광마스크를 이용한 반도체 소자의 형성 방법은 다음과 같다. 피식각층이 형성된 반도체 기판 상에 감광막을 도포한 후 상술한 노광마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴을 형성하고 이를 식각마스크로 피식각층을 식각하여 최종으로 구현하고자 하는 패턴을 형성한다. 이때, 노광마스크의 주변영역에 구비되는 차광패턴 또는 보조패턴을 포함하는 차광패턴은 반도 체 기판의 셀 영영의 최외곽에 구비되는 최외곽패턴의 형성을 용이하게 한다. 즉, 주변영역에 구비되는 차광패턴(104) 또는 보조패턴(114,124)을 포함하는 차광패턴(116,126)은 투과율이 0%인 패턴이므로, 주변영역을 투과한 빛의 산란을 근본적으로 방지하여 메인영역의 최외곽패턴의 콘트라스트(contrast)를 향상시킨다.A method of forming a semiconductor device using the exposure mask of the above-described embodiments is as follows. After the photoresist is formed on the semiconductor substrate on which the etched layer is formed, a photoresist pattern is formed by performing the exposure and development processes using the above-described exposure mask, and the etched layer is etched using the etching mask to finally form a pattern to be realized. In this case, the light shielding pattern including the light shielding pattern or the auxiliary pattern provided in the peripheral area of the exposure mask facilitates the formation of the outermost pattern provided at the outermost part of the cell region of the semiconductor substrate. That is, since the light blocking patterns 116 and 126 including the light blocking patterns 104 or the auxiliary patterns 114 and 124 provided in the peripheral area are patterns having a transmittance of 0%, the main area is fundamentally prevented from scattering light transmitted through the peripheral area. To improve the contrast of the outermost pattern.

도 3a는 본 발명에 따른 노광마스크의 평면도이고, 도 3b는 종래기술에 따른 노광마스크 및 본 발명에 따른 노광마스크를 투과한 노광원의 콘트라스트를 도시한 그래프이다. 여기서, 종래기술에 따른 노광마스크를 투과한 콘트라스트는 점선으로 나타낸 것이고, 본 발명에 따른 노광마스크를 투과한 콘트라스트는 실선으로 나타낸 것이다.Figure 3a is a plan view of an exposure mask according to the present invention, Figure 3b is a graph showing the contrast of the exposure mask according to the prior art and the exposure source transmitted through the exposure mask according to the present invention. Here, the contrast transmitted through the exposure mask according to the prior art is represented by a dotted line, and the contrast transmitted through the exposure mask according to the present invention is represented by a solid line.

도 3b에 도시된 바와 같이, 종래기술에 따른 노광마스크의 메인영역과 주변영역을 포함하는 y-y'를 투과한 빛의 콘트라스트는 본 발명의 실시예에 따른 노광마스크의 메인영역과 주변영역을 포함하는 y-y'를 투과한 빛의 콘트라스트보다 높은 콘트라스트를 갖는다. 즉, 본 발명의 노광마스크 메인영역의 최외곽을 투과한 빛의 콘트라스트는 종래기술의 노광마스크 메인영역의 최외곽(C)을 투과한 빛의 콘트라스트보다 높아 종래보다 최외곽에 구비되는 메인패턴을 용이하게 형성할 수 있다.As shown in FIG. 3B, the contrast of light transmitted through y-y 'including the main area and the peripheral area of the exposure mask according to the related art is defined as the main area and the peripheral area of the exposure mask according to the embodiment of the present invention. It has a contrast higher than that of light transmitted through y-y '. That is, the contrast of light transmitted through the outermost portion of the exposure mask main region of the present invention is higher than the contrast of light transmitted through the outermost portion C of the exposure mask main region of the prior art. It can be formed easily.

도 1a 내지 도 1c는 종래기술의 실시예에 따른 노광마스크의 평면도.1A to 1C are plan views of an exposure mask according to an embodiment of the prior art.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 노광마스크를 나타낸 평면도.2A to 2C are plan views illustrating an exposure mask according to an embodiment of the present invention.

도 3a는 본 발명에 따른 노광마스크의 평면도3A is a plan view of an exposure mask according to the present invention;

도 3b는 종래기술에 따른 노광마스크 및 본 발명에 따른 노광마스크를 투과한 노광원의 콘트라스트를 도시한 그래프.Figure 3b is a graph showing the contrast of the exposure source according to the exposure mask according to the prior art and the exposure mask according to the present invention.

Claims (7)

메인패턴 및 상기 메인패턴을 제외한 영역에 구비되는 위상반전패턴을 포함하는 메인영역; 및A main area including a main pattern and a phase inversion pattern provided in an area excluding the main pattern; And 상기 메인영역의 주변에 구비되는 보조패턴 및 상기 보조패턴을 제외한 영역에 구비되며 투과율이 0%인 차광패턴을 포함하는 주변영역을 포함하는 것을 특징으로 하는 노광마스크.And an auxiliary pattern provided in the periphery of the main area and a peripheral area including a light shielding pattern having a transmittance of 0% in an area other than the auxiliary pattern. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,The method according to claim 1, 상기 메인패턴은The main pattern is 홀 패턴 또는 스페이스 패턴인 것을 특징으로 하는 노광마스크.An exposure mask, which is a hole pattern or a space pattern. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 보조패턴은The auxiliary pattern 홀 패턴 또는 스페이스 패턴인 것을 특징으로 하는 노광마스크.An exposure mask, which is a hole pattern or a space pattern. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 메인영역은 감쇄형 위상반전마스크(attenuated phase shift mask)인 것을 특징으로 하는 노광마스크.And the main region is an attenuated phase shift mask. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 1 또는 청구항 3에 있어서,The method according to claim 1 or 3, 상기 주변영역은 바이너리 마스크(binary mask)인 것을 특징으로 하는 노광 마스크.And the peripheral area is a binary mask. 피식각층이 구비된 반도체 기판 상에 감광막을 도포하는 단계;Coating a photosensitive film on a semiconductor substrate having an etched layer; 상기 감광막 상에 청구항 1의 노광마스크를 사용한 노광 및 현상 공정으로 감광막 패턴을 형성하는 단계; 및Forming a photoresist pattern on the photoresist by exposure and development using the exposure mask of claim 1; And 상기 감광막 패턴을 식각마스크로 상기 피식각층을 식각하여 최종패턴을 구현하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.And etching the etched layer using the photoresist pattern as an etch mask to implement a final pattern. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 청구항 6에 있어서,The method according to claim 6, 상기 감광막 패턴은The photoresist pattern is 상기 청구항 1의 노광마스크에 구비되는 상기 위상반전패턴이 노광 및 현상되어 구현된 것을 특징으로 하는 반도체 소자의 형성 방법.The semiconductor device forming method of claim 1, wherein the phase inversion pattern provided in the exposure mask is exposed and developed.
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