KR101079280B1 - sub-mount for semiconductor package, semiconductor package and method for fabricating semiconductor package - Google Patents

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Abstract

반도체 패키지 서브마운트는 절연기판, 상기 절연기판을 관통하여 배치되며 상기 절연기판의 일면에 배치되는 반도체 칩과 전기적 연결을 위한 복수의 도전성 비아들 및 상기 절연기판의 타면에 배치되며 상기 복수의 도전성 비아들과 전기적으로 연결되는 복수의 방열판들을 포함한다. 상기 복수의 방열판들은 외부 회로의 전기 신호를 상기 복수의 도전성 비아들에 전달한다.The semiconductor package submount is disposed through an insulating substrate, a plurality of conductive vias for electrical connection with a semiconductor chip disposed on one surface of the insulating substrate, and a plurality of conductive vias on the other surface of the insulating substrate. It includes a plurality of heat sinks electrically connected to the. The plurality of heat sinks transmit an electrical signal of an external circuit to the plurality of conductive vias.

Description

반도체 패키지 서브마운트, 반도체 패키지 및 반도체 패키지 제조방법{sub-mount for semiconductor package, semiconductor package and method for fabricating semiconductor package}Sub-mount for semiconductor package, semiconductor package and method for fabricating semiconductor package

본 명세서는 대체로 반도체 패키지에 관한 것으로, 보다 구체적으로는 반도체 패키지 서브마운트, 반도체 패키지 및 반도체 패키지 제조방법에 관한 것이다.The present disclosure generally relates to a semiconductor package, and more particularly, to a semiconductor package submount, a semiconductor package, and a method of manufacturing a semiconductor package.

발광다이오드(이하, LED(light emitting diode)라 함)는 기존 광원에 비하여 에너지 절감 효과가 매우 뛰어나며, 반 영구적으로 사용할 수 있고, 무수은 친환경성을 가지므로 차세대 광원으로 주목받고 있다. 최근에, LED는 휘도 개선을 통하여 백라이트 유닛(back light unit), 자동차 계기판의 전자표시판, 광고판, 교통신호등, 조명기기 등 산업 전반으로 그 사용 범위를 넓혀가고 있다.Light emitting diodes (hereinafter, referred to as light emitting diodes (LEDs)) are much more energy-saving than conventional light sources, and can be used semi-permanently. In recent years, LEDs have been widening their use throughout the industry, such as back light units, electronic display panels of automobile dashboards, advertising billboards, traffic lights, and lighting equipment through brightness improvement.

LED 시장의 지속적인 확대를 위해서는 LED 제품의 광효율 향상이 요청된다. LED 제품의 성능을 높이기 위해서는 우수한 광효율을 갖는 LED 칩뿐만 아니라 열에 의한 열화가 적은 고신뢰성 LED 패키지를 필요로 한다. 정보 통신기기의 소형화, 슬림화 추세에 따라 소형의 고신뢰성 LED 패키지에 대한 수요가 증가하는 추세이다.In order to continuously expand the LED market, it is required to improve the light efficiency of LED products. In order to improve the performance of LED products, not only LED chips with excellent light efficiency but also high reliability LED packages with low thermal degradation are required. With the trend toward miniaturization and slimming of information and communication devices, the demand for small, high reliability LED packages is increasing.

일 실시 예에 있어서, 반도체 패키지 서브마운트가 제공된다. 상기 반도체 패키지 서브마운트는 절연기판, 상기 절연기판을 관통하여 배치되며 상기 절연기판의 일면에 배치되는 반도체 칩과 전기적 연결을 위한 복수의 도전성 비아들 및 상기 절연기판의 타면에 배치되며 상기 복수의 도전성 비아들과 전기적으로 연결되는 복수의 방열판들을 포함한다. 상기 복수의 방열판들은 외부 회로의 전기 신호를 상기 복수의 도전성 비아들에 전달한다.In one embodiment, a semiconductor package submount is provided. The semiconductor package submount is disposed through an insulating substrate, a plurality of conductive vias for electrical connection with a semiconductor chip disposed on one surface of the insulating substrate, and disposed on the other surface of the insulating substrate. And a plurality of heat sinks electrically connected to the vias. The plurality of heat sinks transmit an electrical signal of an external circuit to the plurality of conductive vias.

다른 실시 예에 있어서, 반도체 패키지가 제공된다. 상기 반도체 패키지는 절연기판, 상기 절연기판의 일면에 배치되는 복수의 전극들이 형성된 반도체 칩, 상기 절연기판을 관통하여 배치되며 상기 반도체 칩의 상기 복수의 전극들과 전기적으로 연결되는 복수의 도전성 비아들 및 상기 절연기판의 타면에 배치되며 상기 복수의 도전성 비아들과 전기적으로 연결되는 복수의 방열판들을 포함한다. 상기 복수의 방열판들은 외부 회로의 전기 신호를 상기 복수의 도전성 비아들에 전달한다.In another embodiment, a semiconductor package is provided. The semiconductor package may include an insulating substrate, a semiconductor chip having a plurality of electrodes disposed on one surface of the insulating substrate, and a plurality of conductive vias disposed through the insulating substrate and electrically connected to the plurality of electrodes of the semiconductor chip. And a plurality of heat sinks disposed on the other surface of the insulating substrate and electrically connected to the plurality of conductive vias. The plurality of heat sinks transmit an electrical signal of an external circuit to the plurality of conductive vias.

또 다른 실시 예에 있어서, 반도체 패키지 제조방법이 제공된다. 상기 반도체 패키지 제조방법은 절연기판을 제공하는 공정, 상기 절연기판의 일면에 배치되는 반도체 칩과 전기적 연결을 위한 복수의 도전성 비아들을 상기 절연기판을 관통하여 형성하는 공정 및 상기 복수의 도전성 비아들과 전기적으로 연결되는 복수의 방열판들을 상기 절연기판의 타면에 형성하는 공정을 포함한다. 상기 복수의 방열판들은 외부의 전기 신호를 상기 복수의 도전성 비아들에 전달한다.In another embodiment, a method of manufacturing a semiconductor package is provided. The method of manufacturing a semiconductor package includes a process of providing an insulating substrate, a process of forming a plurality of conductive vias through the insulating substrate for electrical connection with a semiconductor chip disposed on one surface of the insulating substrate, and the plurality of conductive vias; And forming a plurality of heat sinks electrically connected to the other surface of the insulating substrate. The plurality of heat sinks transmit an external electrical signal to the plurality of conductive vias.

이하, 본 명세서에 개시된 실시 예들을 도면을 참조하여 상세하게 설명하고자 한다. 본문에서 달리 명시하지 않는 한, 도면의 유사한 참조번호들은 유사한 구성요소들을 나타낸다. 상세한 설명, 도면들 및 청구항들에서 상술하는 예시적인 실시 예들은 한정을 위한 것이 아니며, 다른 실시 예들이 이용될 수 있으며, 여기서 개시되는 기술의 사상이나 범주를 벗어나지 않는 한 다른 변경들도 가능하다. 당업자는 본 개시의 구성요소들, 즉 여기서 일반적으로 기술되고, 도면에 기재되는 구성요소들을 다양하게 다른 구성으로 배열, 구성, 결합, 도안할 수 있으며, 이것들의 모두는 명백하게 고안되어지며, 본 개시의 일부를 형성하고 있음을 용이하게 이해할 수 있을 것이다.Hereinafter, exemplary embodiments disclosed herein will be described in detail with reference to the accompanying drawings. Unless otherwise indicated in the text, like reference numerals in the drawings indicate like elements. The illustrative embodiments described above in the detailed description, drawings, and claims are not meant to be limiting, other embodiments may be utilized, and other changes may be made without departing from the spirit or scope of the technology disclosed herein. Those skilled in the art can arrange, configure, combine, and designate the components of the present disclosure, that is, the components generally described herein and described in the figures, in a variety of different configurations, all of which are expressly devised and It will be readily understood that they form part of.

일 구성요소가 다른 구성요소 "와 연결"이라고 언급되는 경우, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되는 경우는 물론, 이들 사이에 추가적인 구성요소가 개재되는 경우도 포함할 수 있다.When one component is referred to as "connecting" with another component, the case may include a case in which the one component is directly connected to the other component, as well as an additional component interposed therebetween.

일 구성요소가 다른 구성요소 "에 배치"이라고 언급되는 경우, 상기 일 구성요소가 상기 다른 구성요소에 직접 배치되는 경우는 물론, 이들 사이에 추가적인 구성요소가 개재되는 경우도 포함할 수 있다. When one component is referred to as "positioning to" another component, it may include a case in which the one component is directly arranged in the other component, as well as a case in which additional components are interposed therebetween.

도 1은 일 실시 예에 따른 반도체 패키지 서브마운트를 나타내는 도면이다. 도 1의 (a) 및 (b)는 각각 반도체 패키지 서브마운트의 사시도 및 단면도를 나타낸다. 도면의 단면도는 사시도의 Ⅰ-Ⅰ′선에 따른 단면도이다. 도 1을 참조하면, 반도체 패키지 서브마운트(100)는 절연기판(110), 복수의 도전성 비아들(120) 및 복 수의 방열판들(130)을 포함한다. 몇몇 실시 예들에 있어서, 반도체 패키지 서브마운트(100)는 선택적으로(optionally) 절연층(140)을 더 포함할 수 있다. 도면에는 반도체 패키지 서브마운트(100) 상에 배치된 복수의 전극들(160)이 형성된 반도체 칩(150)이 예로서 표현되어 있다.1 illustrates a semiconductor package submount according to an embodiment. 1A and 1B show a perspective view and a cross-sectional view of a semiconductor package submount, respectively. Sectional drawing of the figure is sectional drawing along the II 'line | wire of a perspective view. Referring to FIG. 1, the semiconductor package submount 100 includes an insulating substrate 110, a plurality of conductive vias 120, and a plurality of heat sinks 130. In some embodiments, the semiconductor package submount 100 may further include an insulating layer 140 optionally. In the drawing, a semiconductor chip 150 having a plurality of electrodes 160 disposed on the semiconductor package submount 100 is illustrated as an example.

절연기판(110)으로서 다양한 종류의 기판이 사용될 수 있다. 절연기판(110)은 예로서 불순물로 도핑되지 않은 반도체 기판(일례로 실리콘 기판), 유리 기판, 플라스틱 기판, PCB(printed circuit board) 기판, LTCC(low temperature co-fired ceramic) 기판, 알루미나(Al2O3) 기판 또는 질화알루미늄(AlN) 기판일 수 있다. 일 실시 예로서, 절연기판(110)으로서 LTCC 기판 또는 PCB 기판을 사용하는 경우 회로(circuit)가 절연기판(110)에 내장될 수 있다. 상기 회로는 예로서 RF(radio frequency) 회로일 수 있다.As the insulating substrate 110, various kinds of substrates may be used. The insulating substrate 110 is, for example, a semiconductor substrate (eg, a silicon substrate) that is not doped with impurities, a glass substrate, a plastic substrate, a printed circuit board (PCB) substrate, a low temperature co-fired ceramic (LTCC) substrate, and alumina (Al). 2 O 3 ) substrate or an aluminum nitride (AlN) substrate. As an example, when the LTCC substrate or the PCB substrate is used as the insulating substrate 110, a circuit may be embedded in the insulating substrate 110. The circuit may be, for example, a radio frequency (RF) circuit.

복수의 도전성 비아들(120)은 절연기판(110)을 관통하여 배치되며, 절연기판(110)의 일면에 배치되는 반도체 칩(150)의 복수의 전극들(160)과 전기적으로 연결될 수 있다. 일 실시 예로서, 복수의 도전성 비아들(120)은 적어도 하나의 제1 도전성 비아(120A) 및 적어도 하나의 제2 도전성 비아(120B)를 포함할 수 있다. 제1 도전성 비아(120A) 및 제2 도전성 비아(120B)는 반도체 칩(150)의 복수의 전극들(160) 중 적어도 하나의 제1 전극(160A) 및 적어도 하나의 제2 전극(160B)과 각각 전기적으로 연결될 수 있다. 도면에는 하나의 제1 전극(160A)과 전기적으로 연결되는 두 개의 제1 도전성 비아(120A) 및 하나의 제2 전극(160B)에 전기적으로 연 결되는 두 개의 제2 도전성 비아(120B)가 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 복수의 도전성 비아들(120)은 추가적인 적어도 하나의 도전성 비아(미도시)를 더 포함할 수 있다. 상기 추가적인 적어도 하나의 도전성 비아는 반도체 칩(150)의 복수의 전극들(160) 중 적어도 하나의 제3 전극(미도시)과 전기적으로 연결될 수 있다. 상기의 예시는 이해를 돕기 위한 것으로서 이외에도 복수의 도전성 비아들(120) 및 반도체 칩(150)의 복수의 전극들(160)은 다양한 방법 및 형태로 전기적으로 연결될 수 있다.The plurality of conductive vias 120 may be disposed through the insulating substrate 110 and may be electrically connected to the plurality of electrodes 160 of the semiconductor chip 150 disposed on one surface of the insulating substrate 110. In an embodiment, the plurality of conductive vias 120 may include at least one first conductive via 120A and at least one second conductive via 120B. The first conductive via 120A and the second conductive via 120B may include at least one first electrode 160A and at least one second electrode 160B of the plurality of electrodes 160 of the semiconductor chip 150. Each may be electrically connected. In the drawing, two first conductive vias 120A electrically connected to one first electrode 160A and two second conductive vias 120B electrically connected to one second electrode 160B are examples. It is expressed as As another example, as illustrated in the drawing, the plurality of conductive vias 120 may further include at least one additional conductive via (not shown). The additional at least one conductive via may be electrically connected to at least one third electrode (not shown) of the plurality of electrodes 160 of the semiconductor chip 150. In addition to the above examples, the plurality of conductive vias 120 and the plurality of electrodes 160 of the semiconductor chip 150 may be electrically connected in various ways and forms.

복수의 도전성 비아들(120)로서 열전도도가 큰 다양한 종류의 재료가 사용될 수 있다. 복수의 도전성 비아들(120)은 예로서 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다. 복수의 도전성 비아들(120)은 페이스트, 도금 또는 스퍼터링 등과 같은 방법에 의하여 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al) 또는 이들의 합금을 비아홀(미도시)에 배치하여 얻어질 수 있다. 상기 비아홀은 예로서 반도체 공정, LTCC 공정 또는 PCB 공정을 통하여 형성될 수 있다. 복수의 도전성 비아들(120)은 반도체 칩(150)을 외부와 전기적으로 연결하는 기능뿐만 아니라 반도체 칩(150)에서 발생하는 열은 외부로 방출하는 기능을 수행할 수 있다. 복수의 도전성 비아들(120)로서 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al) 또는 이들의 합금과 같은 열전도도가 큰 재료를 사용함으로써, 반도체 칩(150)에서 발생하는 열이 신속하게 복수의 방열판들(130)로 전달될 수 있다.As the plurality of conductive vias 120, various kinds of materials having high thermal conductivity may be used. The plurality of conductive vias 120 may include silver (Ag), copper (Cu), gold (Au), aluminum (Al), or an alloy thereof. The plurality of conductive vias 120 may include silver (Ag), copper (Cu), gold (Au), aluminum (Al), or an alloy thereof in a via hole (not shown) by a method such as paste, plating, or sputtering. Can be obtained. The via hole may be formed through, for example, a semiconductor process, an LTCC process, or a PCB process. The plurality of conductive vias 120 may perform a function of electrically connecting the semiconductor chip 150 to the outside as well as a function of emitting heat generated from the semiconductor chip 150 to the outside. As the plurality of conductive vias 120 are formed in the semiconductor chip 150 by using a material having high thermal conductivity such as silver (Ag), copper (Cu), gold (Au), aluminum (Al), or an alloy thereof. Heat can be quickly transferred to the plurality of heat sinks (130).

복수의 방열판들(130)은 절연기판(110)의 타면에 배치되며, 복수의 도전성 비아들(120)과 전기적으로 연결된다. 일 실시 예로서, 복수의 방열판들(130)은 적 어도 하나의 제1 방열판(130A) 및 적어도 하나의 제2 방열판(130B)을 포함할 수 있다. 제1 방열판(130A) 및 제2 방열판(130B)은 제1 도전성 비아(120A) 중 적어도 어느 하나 및 제2 도전성 비아(120B) 중 적어도 어느 하나와 각각 전기적으로 연결될 수 있다. 도면에는 두 개의 제1 도전성 비아(120A)와 전기적으로 연결되는 제1 방열판(130A) 및 두 개의 제2 도전성 비아(120B)와 전기적으로 연결되는 제2 방열판(130B)이 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 복수의 방열판들(130)은 추가적인 적어도 하나의 방열판(미도시)을 더 포함할 수 있다. 상기 추가적인 적어도 하나의 방열판은 상기 추가적인 도전성 비아 중 적어도 어느 하나와 전기적으로 연결될 수 있다. 상기의 예시는 이해를 돕기 위한 것으로서 이외에도 복수의 방열판들(130) 및 복수의 도전성 비아들(120)은 다양한 방법 및 형태로 전기적으로 연결될 수 있다.The plurality of heat sinks 130 are disposed on the other surface of the insulating substrate 110 and electrically connected to the plurality of conductive vias 120. In an embodiment, the plurality of heat sinks 130 may include at least one first heat sink 130A and at least one second heat sink 130B. The first heat sink 130A and the second heat sink 130B may be electrically connected to at least one of the first conductive vias 120A and at least one of the second conductive vias 120B, respectively. In the drawing, a first heat sink 130A electrically connected to two first conductive vias 120A and a second heat sink 130B electrically connected to two second conductive vias 120B are illustrated as an example. As another example, unlike the illustrated in the drawing, the plurality of heat sinks 130 may further include at least one additional heat sink (not shown). The additional at least one heat sink may be electrically connected to at least one of the additional conductive vias. The above example is for the sake of better understanding. In addition, the plurality of heat sinks 130 and the plurality of conductive vias 120 may be electrically connected in various ways and forms.

복수의 방열판들(130)로서 열전도도가 큰 다양한 종류의 재료가 사용될 수 있다. 복수의 방열판들(130)은 예로서 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다. 복수의 방열판들(130)은 예로서 일반적인 반도체 공정 또는 LTCC 공정을 통하여 절연기판(110)의 타면에 배치될 수 있다. 복수의 방열판들(130)은 복수의 도전성 비아들(120)을 통하여 반도체 칩(150)으로부터 전달받은 열 또는 절연기판(110)에 내장된 회로로부터 전달받은 열 등을 외부로 방출하는 기능을 수행할 수 있다. 일 실시 예로서, 복수의 방열판들(130)은 다각형, 굴곡된 형태 및 IDT(interdigitated) 형태 중 적어도 어느 하나의 형태로 서로 대향하여 배열될 수 있다. 또한, 복수의 방열판들(130)의 표면은 굴곡이 있는 표면형상 을 가질 수 있다. 이 경우, 복수의 방열판들(130)의 표면적이 증가하므로 복수의 방열판들(130)의 열방출 성능이 증대될 수 있다. 또한, 복수의 방열판들(130)은 외부 회로의 전기 신호를 복수의 도전성 비아들(120)에 전달하는 역할을 수행할 수 있다. 복수의 도전성 비아들(120)이 반도체 칩(150)에 연결될 경우에 외부 회로의 전기 신호가 반도체 칩(150)에 전달될 수 있다. 일 실시 예로서, 제1 방열판(130A) 및 제2 방열판(130B)은 각각 외부 회로의 제1 단자(미도시) 및 제2 단자(미도시)와 전기적으로 연결될 수 있다. 복수의 방열판들(130)은 추가적인 적어도 하나의 방열판(미도시)을 더 포함할 수 있다. 상기 추가적인 적어도 하나의 방열판은 상기 외부 회로의 제3 단자(미도시)와 전기적으로 연결될 수 있다. 상기의 예시는 이해를 돕기 위한 것으로서 이외에도 복수의 방열판들(130)은 다양한 방법 및 형태로 외부 회로와 전기적으로 연결될 수 있다.As the plurality of heat sinks 130, various kinds of materials having high thermal conductivity may be used. The plurality of heat sinks 130 may include silver (Ag), copper (Cu), gold (Au), aluminum (Al), or an alloy thereof. The plurality of heat sinks 130 may be disposed on the other surface of the insulating substrate 110 through, for example, a general semiconductor process or an LTCC process. The plurality of heat sinks 130 performs a function of emitting heat transferred from the semiconductor chip 150 or heat transferred from a circuit embedded in the insulating substrate 110 to the outside through the plurality of conductive vias 120. can do. As an example, the plurality of heat sinks 130 may be arranged to face each other in at least one of a polygonal shape, a curved shape, and an interdigitated (IDT) shape. In addition, the surfaces of the plurality of heat sinks 130 may have a curved surface shape. In this case, since the surface areas of the plurality of heat sinks 130 are increased, heat dissipation performance of the plurality of heat sinks 130 may be increased. In addition, the plurality of heat sinks 130 may serve to transmit an electrical signal of an external circuit to the plurality of conductive vias 120. When the plurality of conductive vias 120 are connected to the semiconductor chip 150, an electrical signal of an external circuit may be transmitted to the semiconductor chip 150. In an embodiment, the first heat sink 130A and the second heat sink 130B may be electrically connected to the first terminal (not shown) and the second terminal (not shown) of the external circuit, respectively. The plurality of heat sinks 130 may further include at least one additional heat sink (not shown). The additional at least one heat sink may be electrically connected to a third terminal (not shown) of the external circuit. In addition to the above example for better understanding, the plurality of heat sinks 130 may be electrically connected to an external circuit in various ways and forms.

절연층(140)은 복수의 방열판들(130) 사이에 배치된다. 절연층(140)으로서 다양한 종류의 재료가 사용될 수 있다. 절연층(140)은 예로서 실리콘(silicone), 폴리머(polymer) 또는 레진(resin)일 수 있다. 절연층(140)은 다양한 방법에 의하여 복수의 방열판들(130) 사이에 배치될 수 있다. 절연층(140)은 예로서 일반적인 반도체 공정 또는 LTCC 공정을 통하여 복수의 방열판들(130) 사이에 배치될 수 있다. 절연층(140)은 복수의 방열판들(130)을 서로 전기적으로 격리시키는 기능을 수행할 수 있다. 또한, 절연층(140)은 복수의 방열판들(130) 사이의 결합력을 증가시켜 반도체 패키지 서브마운트(100)의 기계적 특성을 향상시킬 수 있다. 도면에는 하나의 제1 방열판(130A) 및 하나의 제2 방열판(130B) 사이에 배치된 절연층(140) 이 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 절연기판(110)이 충분한 기계적 강도를 가질 경우에 절연층(140)은 생략될 수 있다.The insulating layer 140 is disposed between the plurality of heat sinks 130. Various types of materials may be used as the insulating layer 140. The insulating layer 140 may be, for example, silicon, polymer, or resin. The insulating layer 140 may be disposed between the plurality of heat sinks 130 by various methods. For example, the insulating layer 140 may be disposed between the plurality of heat sinks 130 through a general semiconductor process or an LTCC process. The insulating layer 140 may perform a function of electrically insulating the plurality of heat sinks 130 from each other. In addition, the insulating layer 140 may improve the mechanical properties of the semiconductor package submount 100 by increasing the bonding force between the plurality of heat sinks 130. In the drawing, an insulating layer 140 disposed between one first heat sink 130A and one second heat sink 130B is represented as an example. As another embodiment, when the insulating substrate 110 has sufficient mechanical strength, as shown in the drawing, the insulating layer 140 may be omitted.

도 1을 다시 참조하면, 도면에는 복수의 도전성 비아들(120)과 반도체 칩(150)의 복수의 전극들(160)이 직접 전기적으로 연결되는 예가 표현되어 있다. 이 경우, 절연기판(110)의 상기 일면에 노출된 복수의 도전성 비아들(120)에 대향하는 반도체 칩(150)의 면에 복수의 전극들(160)이 배치된다. 복수의 도전성 비아들(120)과 복수의 전극들(160)은 플립칩 본딩(flip chip bonding, 미도시)에 의하여 전기적으로 연결될 수 있다. 일례로, 상기 플립칩 본딩은 복수의 전극들(160) 하부에 위치하는 범프(미도시)와 복수의 도전성 비아들(120) 간의 접착에 의하여 얻어질 수 있다. 상기 범프는 일례로 전도성 볼(conductive ball)일 수 있다. 상기 전도성 볼은 열 및 압력에 의하여 파괴되어 복수의 전극들(160)을 복수의 도전성 비아들(120)과 통전되게 해 준다.Referring back to FIG. 1, an example in which the plurality of conductive vias 120 and the plurality of electrodes 160 of the semiconductor chip 150 are directly connected to each other is illustrated. In this case, the plurality of electrodes 160 is disposed on a surface of the semiconductor chip 150 that faces the plurality of conductive vias 120 exposed on the one surface of the insulating substrate 110. The plurality of conductive vias 120 and the plurality of electrodes 160 may be electrically connected by flip chip bonding (not shown). For example, the flip chip bonding may be obtained by adhesion between a bump (not shown) disposed under the plurality of electrodes 160 and the plurality of conductive vias 120. The bump may be, for example, a conductive ball. The conductive balls are broken by heat and pressure to allow the plurality of electrodes 160 to be energized with the plurality of conductive vias 120.

상술한 바와 같이, 복수의 도전성 비아들(120) 및 복수의 방열판들(130)은 일괄공정을 통하여 절연기판(110)에 배치될 수 있다. 다시 말하면, 복수의 반도체 패키지(미도시)는 일괄공정을 통하여 하나의 절연체 웨이퍼 상에서 제조 가능하며, 반도체 칩(150)은 각각의 반도체 패키지에 플립칩 본딩 방식으로 배치될 수 있다. 반도체 칩(150)이 배치된 상기 복수의 반도체 패키지를 패키지 단위로 분할(dicing)하여 웨이퍼 레벨(wafer level) 패키지된 반도체 패키지를 얻을 수 있다. 본 명세서의 반도체 패키지 서브마운트(100)는 웨이퍼 레벨 패키지가 가능하므로 핸들링(handling) 문제, 수율(yield) 손실 등의 문제를 방지할 수 있는 장점이 있다. 또한, 본 명세서의 반도체 패키지 서브마운트(100)는 복수의 도전성 비아들(120) 및 복수의 방열판들(130)을 이용하여 외부의 전기 신호를 반도체 칩(150)에 전달할 뿐만 아니라 반도체 칩(150)에서 발생하는 열을 방출할 수 있으므로 반도체 패키지 서브마운트(100)의 사이즈를 줄일 수 있다. 다시 말하면, 방열기능 및 외부 회로와의 전기적 연결을 동시에 수행할 수 있는 복수의 방열판들(130)을 이용하여 반도체 패키지 서브마운트(100)의 사이즈를 줄일 수 있다.As described above, the plurality of conductive vias 120 and the plurality of heat sinks 130 may be disposed on the insulating substrate 110 through a batch process. In other words, a plurality of semiconductor packages (not shown) may be manufactured on one insulator wafer through a batch process, and the semiconductor chip 150 may be disposed in each semiconductor package by flip chip bonding. The plurality of semiconductor packages on which the semiconductor chips 150 are disposed may be divided into package units to obtain a wafer level packaged semiconductor package. Since the semiconductor package submount 100 of the present specification can be a wafer level package, there is an advantage of preventing problems such as handling problems and yield loss. In addition, the semiconductor package submount 100 of the present specification not only transmits an external electrical signal to the semiconductor chip 150 using the plurality of conductive vias 120 and the plurality of heat sinks 130, but also the semiconductor chip 150. Since the heat generated from the heat dissipation may be released, the size of the semiconductor package submount 100 may be reduced. In other words, the size of the semiconductor package submount 100 may be reduced by using a plurality of heat sinks 130 capable of simultaneously performing a heat dissipation function and an electrical connection with an external circuit.

도 2는 다른 실시 예에 따른 반도체 패키지 서브마운트를 나타내는 도면이다. 도 2의 (a) 및 (b)는 각각 반도체 패키지 서브마운트의 사시도 및 단면도를 나타낸다. 도면의 단면도는 사시도의 Ⅱ-Ⅱ′선에 따른 단면도이다. 도 2를 참조하면, 반도체 패키지 서브마운트(200)는 절연기판(210), 복수의 도전성 비아들(220) 및 복수의 방열판들(230)을 포함한다. 몇몇 실시 예들에 있어서, 반도체 패키지 서브마운트(200)는 선택적으로(optionally) 절연층(240)을 더 포함할 수 있다. 도면에는 반도체 패키지 서브마운트(200) 상에 배치된 복수의 전극들(260)이 형성된 반도체 칩(250)이 예로서 표현되어 있다.2 is a diagram illustrating a semiconductor package submount according to another exemplary embodiment. 2A and 2B show a perspective view and a cross-sectional view of a semiconductor package submount, respectively. Sectional drawing of the figure is sectional drawing along the II-II 'line | wire of a perspective view. Referring to FIG. 2, the semiconductor package submount 200 includes an insulating substrate 210, a plurality of conductive vias 220, and a plurality of heat sinks 230. In some embodiments, the semiconductor package submount 200 may further include an insulating layer 240 optionally. In the drawing, a semiconductor chip 250 having a plurality of electrodes 260 disposed on the semiconductor package submount 200 is illustrated as an example.

복수의 도전성 비아들(220) 중 적어도 하나의 제1 도전성 비아(220A)는 와이어(wire, 222)에 의하여 반도체 칩(250)의 복수의 전극들(260) 중 적어도 하나의 제1 전극(260A)과 전기적으로 연결될 수 있다. 이 경우, 복수의 전극들(260) 중 적어도 하나의 제2 전극(260B)은 복수의 도전성 비아들(220) 중 적어도 하나의 제2 도전성 비아(220B)와 직접 전기적으로 연결될 수 있다. 도면에는 두 개의 제1 전극(260A)이 와이어(222)에 의하여 네 개의 제1 도전성 비아(220A)와 전기적으로 연 결되고, 하나의 제2 전극(260B)이 두 개의 제2 도전성 비아(220B)와 직접 연결된 예가 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 제1 전극(260A)뿐만 아니라 제2 전극(260B)도 와이어에 의하여 제2 도전성 비아(220B)와 전기적으로 연결될 수도 있다. 이 경우, 제1 전극(260A) 및 제2 전극(260B)은 반도체 칩(250)의 동일면에 배치될 수 있다. 상기의 예시는 이해를 돕기 위한 것으로서 이외에도 복수의 도전성 비아들(220) 및 반도체 칩(250)의 복수의 전극들(260)은 다양한 방법 및 형태로 전기적으로 연결될 수 있다.The first conductive via 220A of at least one of the plurality of conductive vias 220 is formed by a wire 222 of the first electrode 260A of at least one of the plurality of electrodes 260 of the semiconductor chip 250. ) Can be electrically connected. In this case, at least one second electrode 260B of the plurality of electrodes 260 may be directly electrically connected to at least one second conductive via 220B of the plurality of conductive vias 220. In the drawing, two first electrodes 260A are electrically connected to four first conductive vias 220A by wires 222, and one second electrode 260B is connected to two second conductive vias 220B. Is directly linked to the example. As another example, unlike in the drawings, not only the first electrode 260A but also the second electrode 260B may be electrically connected to the second conductive via 220B by a wire. In this case, the first electrode 260A and the second electrode 260B may be disposed on the same surface of the semiconductor chip 250. The above example is for better understanding. In addition, the plurality of conductive vias 220 and the plurality of electrodes 260 of the semiconductor chip 250 may be electrically connected in various ways and forms.

절연기판(210), 복수의 도전성 비아들(220), 복수의 방열판들(230) 및 절연층(240)의 구조, 재료 및 기능은 도 1과 관련하여 상술한 절연기판(110), 복수의 도전성 비아들(120), 복수의 방열판들(130) 및 절연층(140)의 구조, 재료 및 기능과 실질적으로 동일하므로 이에 대한 상세한 설명은 설명의 편의상 생략한다.Structures, materials, and functions of the insulating substrate 210, the plurality of conductive vias 220, the plurality of heat sinks 230, and the insulating layer 240 may be described with reference to FIG. 1. Since the structures, materials, and functions of the conductive vias 120, the plurality of heat sinks 130, and the insulating layer 140 are substantially the same, a detailed description thereof will be omitted for convenience of description.

도 3은 반도체 패키지 서브마운트의 복수의 방열판들의 모습을 나타내는 도면이다. 도 3의 (a) 및 (b)는 각각 다각형 및 IDT(interdigitated) 형태로 서로 대향하여 배열된 복수의 방열판들(332A, 332B, 334A, 334B)의 모습을 보여준다. 이 경우, 복수의 방열판들(332A, 332B, 334A, 334B)의 표면적이 증가하므로 복수의 방열판들(332A, 332B, 334A, 334B)의 열방출 성능이 증대될 수 있다. 또한, 복수의 방열판들(332A, 332B, 334A, 334B)은 상술한 바와 같이, 외부의 전기 신호를 반도체 칩(미도시)에 전달하는 역할을 수행할 수 있다.3 is a view illustrating a plurality of heat sinks of a semiconductor package submount. 3A and 3B illustrate a plurality of heat sinks 332A, 332B, 334A, and 334B arranged to face each other in a polygonal shape and an interdigitated (IDT) shape, respectively. In this case, since the surface areas of the plurality of heat sinks 332A, 332B, 334A, and 334B are increased, heat dissipation performance of the plurality of heat sinks 332A, 332B, 334A, and 334B may be increased. In addition, as described above, the plurality of heat sinks 332A, 332B, 334A, and 334B may serve to transmit an external electrical signal to a semiconductor chip (not shown).

절연층(342, 344)은 복수의 방열판들(332A, 332B, 334A, 334B) 사이에 배치된다. 절연층(342, 344)은 복수의 방열판들(332A, 332B, 334A, 334B)을 서로 전기 적으로 격리시키는 기능을 수행할 수 있다. 또한, 절연층(342, 344)은 복수의 방열판들(332A, 332B, 334A, 334B) 사이의 결합력을 증가시켜 반도체 패키지 서브마운트의 기계적 특성을 향상시킬 수 있다. 상기의 예시는 이해를 돕기 위한 것으로서 이외에도 복수의 방열판들(332A, 332B, 334A, 334B)은 굴곡된 형태로 서로 대향하여 배열될 수 있을 뿐만 아니라 다양한 형태로 배열될 수 있다.The insulating layers 342 and 344 are disposed between the plurality of heat sinks 332A, 332B, 334A, and 334B. The insulating layers 342 and 344 may function to electrically isolate the plurality of heat sinks 332A, 332B, 334A, and 334B from each other. In addition, the insulating layers 342 and 344 may increase the bonding force between the plurality of heat sinks 332A, 332B, 334A, and 334B to improve mechanical properties of the semiconductor package submount. In addition to the above examples for better understanding, the plurality of heat sinks 332A, 332B, 334A, and 334B may be arranged to face each other in a curved form, and may be arranged in various forms.

복수의 방열판들(332A, 332B, 334A, 334B) 및 절연층(342, 344)의 구조, 재료 및 기능은 도 1과 관련하여 상술한 복수의 방열판들(130) 및 절연층(140)의 구조, 재료 및 기능과 실질적으로 동일하므로 이에 대한 상세한 설명은 설명의 편의상 생략한다.Structures, materials, and functions of the plurality of heat sinks 332A, 332B, 334A, and 334B, and the insulating layers 342 and 344 may include the structures of the plurality of heat sinks 130 and the insulating layer 140 described above with reference to FIG. 1. Since the material and function are substantially the same, a detailed description thereof will be omitted for convenience of description.

도 4는 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다. 도 4를 참조하면, 반도체 패키지(400)는 절연기판(410), 복수의 도전성 비아들(420), 복수의 방열판들(430) 및 반도체 칩(450)을 포함한다. 몇몇 실시 예들에 있어서, 반도체 패키지(400)는 선택적으로(optionally) 절연층(440)을 더 포함할 수 있다. 몇몇 다른 실시 예들에 있어서, 반도체 패키지(400)는 선택적으로(optionally) 보호층(470) 또는 스페이서(spacer, 480)를 더 포함할 수 있다. 이 경우, 보호층(470) 또는 스페이서(480)에 의하여 형성되는 공간에 선택적으로(optionally) 충진물(490)이 더 포함될 수도 있다.4 is a diagram illustrating a semiconductor package according to an exemplary embodiment. Referring to FIG. 4, the semiconductor package 400 includes an insulating substrate 410, a plurality of conductive vias 420, a plurality of heat sinks 430, and a semiconductor chip 450. In some embodiments, the semiconductor package 400 may optionally further include an insulating layer 440. In some other embodiments, the semiconductor package 400 may optionally further include a protective layer 470 or a spacer 480. In this case, the filler 490 may optionally be further included in the space formed by the protective layer 470 or the spacer 480.

복수의 도전성 비아들(420)은 반도체 칩(450)의 복수의 전극들과 전기적으로 연결된다. 복수의 도전성 비아들(420)은 적어도 하나의 제1 도전성 비아(420A) 및 적어도 하나의 제2 도전성 비아(420B)를 포함할 수 있다.The plurality of conductive vias 420 are electrically connected to the plurality of electrodes of the semiconductor chip 450. The plurality of conductive vias 420 may include at least one first conductive via 420A and at least one second conductive via 420B.

복수의 방열판들(430)은 적어도 하나의 제1 방열판(430A) 및 적어도 하나의 제2 방열판(430B)을 포함한다. 제1 도전성 비아(420A) 중 적어도 어느 하나는 제1 방열판(430A) 중 적어도 어느 하나와 전기적으로 연결된다. 제2 도전성 비아(420B) 중 적어도 어느 하나는 제2 방열판(430B) 중 적어도 어느 하나와 전기적으로 연결될 수 있다.The plurality of heat sinks 430 includes at least one first heat sink 430A and at least one second heat sink 430B. At least one of the first conductive vias 420A is electrically connected to at least one of the first heat sinks 430A. At least one of the second conductive vias 420B may be electrically connected to at least one of the second heat sinks 430B.

반도체 칩(450)은 절연기판(410)의 일면에 배치되며, 제1 도전성 비아(420A) 및 제2 도전성 비아(420B)와 전기적으로 각각 연결되는 제1 전극(460A) 및 제2 전극(460B)을 가질 수 있다. 제1 전극(460A) 및 제2 전극(460B) 중 적어도 하나의 전극은 광투과성 전극일 수 있다. 상기 광투과성 전극은 예로서 ITO(Indium-Tin-Oxide) 또는 탄소나노튜브와 결합된 도전성 폴리머일 수 있다. 반도체 칩(450)은 예로서 LED 칩일 수 있다. 도면에는 반도체 칩(450)으로서 LED 칩이 예로서 표현되어 있다. LED 칩(450)은 발광 유형, 발광 색상, 사용 재료 등에 따라 구분될 수 있다. LED 칩(450)은 발광 유형에 따라 예로서 전면발광 LED 또는 측면발광 LED일 수 있다. 도면에는 LED 칩(450)으로서 전면발광 LED가 예로서 표현되어 있다. 또한, LED는 발광 색상에 따라 예로서 청색 LED, 적색 LED, 녹색 LED, 황색 LED 또는 자외선 LED일 수 있다. 또한, LED는 사용 재료에 따라 예로서 GaP:ZnO LED, GaP:N LED, GaAs계 LED, GaAsP계 LED, GaAlAs계 LED, InGaAlP계 LED, GaN계 LED, SiC계 LED 또는 II-VI족 LED일 수 있다.The semiconductor chip 450 is disposed on one surface of the insulating substrate 410 and is electrically connected to the first conductive via 420A and the second conductive via 420B, respectively, and the first electrode 460A and the second electrode 460B. ) At least one of the first electrode 460A and the second electrode 460B may be a light transmissive electrode. The light transmissive electrode may be, for example, a conductive polymer combined with indium-tin-oxide (ITO) or carbon nanotubes. The semiconductor chip 450 may be, for example, an LED chip. In the figure, an LED chip is represented as an example of the semiconductor chip 450. The LED chip 450 may be classified according to emission type, emission color, material used, and the like. The LED chip 450 may be, for example, a top emitting LED or a side emitting LED depending on the type of light emission. In the figure, a top-emitting LED is represented as an example as the LED chip 450. In addition, the LED may be, for example, a blue LED, a red LED, a green LED, a yellow LED or an ultraviolet LED depending on the color of light emitted. In addition, the LED may be a GaP: ZnO LED, GaP: N LED, GaAs LED, GaAsP LED, GaAlAs LED, InGaAlP LED, GaN LED, SiC LED or Group II-VI LED depending on the material used. Can be.

보호층(470)은 반도체 칩(450)을 외부 환경으로부터 보호하기 위하여 반도체 칩(450)에 대향하여 배치될 수 있다. 보호층(470)으로서 다양한 종류의 재료가 사 용될 수 있다. 반도체 칩(450)을 외부 환경으로부터 특별히 보호할 필요가 없을 경우 보호층(470)은 생략될 수 있다. 일 실시 예로서, 반도체 칩(450)으로서 LED 칩이 사용되는 경우 보호층(470)으로서 렌즈가 사용될 수 있다. 도면에는 보호층(470)으로서 렌즈가 사용된 경우가 예로서 표현되어 있다. 간략하게 기술하기 위하여, 이하에서는 반도체 칩(450)으로서 LED 칩을 이용하여 반도체 패키지(400)를 설명하기로 한다. 렌즈(470)는 LED 칩(450)에 대향하여 배치되며, LED 칩(450)에서 제공되는 빛을 수광하고, 이를 집광한다. 렌즈(470)는 LED 칩(450)에서 방사되는 빛을 집광하여 높은 정면 휘도를 가지는 빛을 제공할 수 있다. 휘도는 일정 면적을 통과하여 일정 입체각으로 들어오는 빛의 양을 말한다. 도면에는 렌즈(470)로서 볼록렌즈가 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 렌즈(470)는 오목렌즈일 수 있다. 이 경우, 렌즈(470)는 LED 칩(450)에서 제공되는 빛을 발산할 수 있다. 또 다른 실시 예로서, 도면에 도시된 바와 달리 렌즈(470)는 실린더 렌즈, 프레넬(Fresnel) 렌즈 또는 평판형 렌즈일 수 있다. 이외에도 렌즈(470)는 상술한 여러 유형의 렌즈를 조합하여 제작될 수 있으며, 사각형, 원형 또는 다각형 등의 다양한 수평 단면 구조를 가질 수 있다. 렌즈(470)는 상업적으로 사용 가능한 렌즈일 수 있다.The protective layer 470 may be disposed to face the semiconductor chip 450 to protect the semiconductor chip 450 from an external environment. Various types of materials may be used as the protective layer 470. If there is no need to specifically protect the semiconductor chip 450 from the external environment, the protective layer 470 may be omitted. As an embodiment, when the LED chip is used as the semiconductor chip 450, a lens may be used as the protective layer 470. In the figure, the case where a lens is used as the protective layer 470 is represented as an example. For simplicity, hereinafter, the semiconductor package 400 will be described using the LED chip as the semiconductor chip 450. The lens 470 is disposed to face the LED chip 450, receives the light provided from the LED chip 450, and collects the light. The lens 470 may collect light emitted from the LED chip 450 to provide light having high front luminance. Luminance refers to the amount of light that passes through a certain area and enters a certain solid angle. In the figure, a convex lens is represented as an example of the lens 470. In another embodiment, the lens 470 may be a concave lens, as shown in the drawing. In this case, the lens 470 may emit light provided by the LED chip 450. As another embodiment, the lens 470 may be a cylindrical lens, a Fresnel lens, or a flat lens, as shown in the drawing. In addition, the lens 470 may be manufactured by combining the above-described various types of lenses, and may have various horizontal cross-sectional structures such as a rectangle, a circle, or a polygon. Lens 470 may be a commercially available lens.

스페이서(480)는 LED 칩(450)과 렌즈(470) 사이의 거리를 소정의 값으로 유지한다. 스페이서(480)는 예로서 반도체 공정, LTCC 공정 또는 PCB 공정 등에 의하여 제조될 수 있다. 스페이서(480)의 재료로는 다양한 재료가 사용될 수 있다. 상기 소정의 값은 예로서 렌즈의 초점거리일 수 있다. 이 경우, LED 칩(450)의 중심 은 렌즈(470)의 초점거리에 위치할 수 있다. 일 실시 예로서, LED 칩(450)에 대향하는 스페이서(480)의 일면에는 반사층(미도시)이 배치될 수 있다. 상기 반사층은 LED 칩에서 제공되는 빛이 절연기판(410)의 상기 일면 방향으로 최대한 많이 발산되도록 하는 기능을 수행할 수 있다. 상기 반사층은 금속층일 수 있다. 금속층은 예로서 은화합물, 크롬(Cr), 타이타늄(Ti) 또는 백금(Pt)일 수 있다. 다른 실시 예로서, 스페이서(480)로서 금속재료가 사용되는 경우에 상기 반사층은 생략될 수 있다. 도면에는 스페이서(480) 상에 배치된 렌즈(470)가 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 렌즈(470)가 기밀 공간을 갖는 경우에 스페이서(480)는 생략될 수 있다. 이 경우, 상기 기밀공간과 LED 칩(450) 사이의 거리를 조절하여 상기 소정의 값을 얻을 수 있다. 도면에 도시된 바와 달리, 반도체 칩(450)으로서 LED 칩 이외에 일반적인 반도체 칩이 사용되는 경우, 반도체 패키지가 충진물(490)을 채우기 위한 공간 등을 필요로 하지 아니하는 경우에 스페이서(480)는 생략될 수 있다.The spacer 480 maintains a distance between the LED chip 450 and the lens 470 at a predetermined value. The spacer 480 may be manufactured by, for example, a semiconductor process, an LTCC process, or a PCB process. Various materials may be used as the material of the spacer 480. The predetermined value may be, for example, a focal length of the lens. In this case, the center of the LED chip 450 may be located at the focal length of the lens 470. In an embodiment, a reflective layer (not shown) may be disposed on one surface of the spacer 480 facing the LED chip 450. The reflective layer may perform a function of causing the light provided from the LED chip to diverge as much as possible in the one surface direction of the insulating substrate 410. The reflective layer may be a metal layer. The metal layer may be, for example, a silver compound, chromium (Cr), titanium (Ti), or platinum (Pt). In another embodiment, when the metal material is used as the spacer 480, the reflective layer may be omitted. In the figure, the lens 470 disposed on the spacer 480 is represented as an example. In another embodiment, the spacer 480 may be omitted when the lens 470 has an airtight space, as shown in the drawing. In this case, the predetermined value may be obtained by adjusting the distance between the airtight space and the LED chip 450. Unlike the drawings, in the case where a general semiconductor chip other than the LED chip is used as the semiconductor chip 450, the spacer 480 is omitted when the semiconductor package does not require a space for filling the filling 490 or the like. Can be.

충진물(490)은 절연기판(410)의 상기 일면, 렌즈(470) 및 스페이서(480)에 의하여 둘러싸이는 공간에 배치된다. 충진물(490)의 재료로는 다양한 재료가 사용될 수 있다. 충진물(490)은 예로서 형광체 또는 인덱스(index) 매칭물질을 포함할 수 있다. 충진물(490)은 외부로부터 LED 칩(450)을 보호하는 역할을 할 수 있다. 또한, 충진물(490)은 LED 칩(450)에서 제공되는 빛이 렌즈(470)를 통하여 외부로 잘 전달되도록 하기 위하여 굴절률을 조절하는 기능을 수행할 수 있다. 또한, 충진물(490)에는 다양한 종류의 형광체가 포함될 수 있다. 상기 형광체는 예로서 적색 형광체, 녹색 형광체, 청색 형광체, 황색 형광체 및 이들의 조합 중에서 선택되는 적어도 어느 하나일 수 있다. 충진물(490)이 상기 형광체를 포함하는 경우에 각 형광체의 종류 및 LED 칩(450)에서 제공되는 빛의 파장 또는 밝기를 조절하면 다양한 색상의 빛을 구현할 수 있다. 도면에는 충진물(490)을 포함하는 발광다이오드 패키지(400)가 예로서 표현되어 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 LED 칩(450)에서 제공되는 빛을 그대로 사용하는 경우에는 충진물(490)은 생략될 수 있다. 도면에 도시된 바와 달리, 반도체 칩(450)으로서 LED 칩 이외에 일반적인 반도체 칩이 사용되는 경우, 반도체 칩(450)을 외부 환경으로부터 특별히 보호할 필요가 없을 경우 충진물(590)은 생략될 수 있다.The filler 490 is disposed in a space surrounded by the one surface of the insulating substrate 410, the lens 470, and the spacer 480. Various materials may be used as the material of the filler 490. Fill 490 may include, for example, a phosphor or index matching material. The filler 490 may serve to protect the LED chip 450 from the outside. In addition, the filler 490 may perform a function of adjusting the refractive index so that the light provided from the LED chip 450 is well transmitted to the outside through the lens 470. In addition, the filler 490 may include various kinds of phosphors. The phosphor may be at least one selected from, for example, a red phosphor, a green phosphor, a blue phosphor, a yellow phosphor, and a combination thereof. When the filler 490 includes the phosphor, various kinds of colors may be realized by adjusting the type of each phosphor and the wavelength or brightness of the light provided from the LED chip 450. In the drawing, a light emitting diode package 400 including a fill 490 is represented as an example. In another embodiment, when the light provided from the LED chip 450 is used as it is, the filler 490 may be omitted. Unlike the drawings, when a general semiconductor chip other than the LED chip is used as the semiconductor chip 450, the filler 590 may be omitted when the semiconductor chip 450 does not need to be specifically protected from the external environment.

절연기판(410), 복수의 도전성 비아들(420), 복수의 방열판들(430) 및 절연층(440)의 구조, 재료 및 기능은 도 1과 관련하여 상술한 절연기판(110), 복수의 도전성 비아들(120), 복수의 방열판들(130) 및 절연층(140)의 구조, 재료 및 기능과 실질적으로 동일하므로 이에 대한 상세한 설명은 설명의 편의상 생략한다.The structure, material, and function of the insulating substrate 410, the plurality of conductive vias 420, the plurality of heat sinks 430, and the insulating layer 440 may be described with reference to FIG. 1. Since the structures, materials, and functions of the conductive vias 120, the plurality of heat sinks 130, and the insulating layer 140 are substantially the same, a detailed description thereof will be omitted for convenience of description.

도 4를 다시 참조하면, 도면에는 복수의 도전성 비아들(420)과 LED 칩(450)의 복수의 전극들(460)이 직접 전기적으로 연결되는 예가 표현되어 있다. 상기의 예시는 이해를 돕기 위한 것으로서 복수의 도전성 비아들(420)과 LED 칩(450)의 복수의 전극들(460)은 도 2와 관련하여 상술한 다양한 연결을 가질 수 있다. 본 명세서의 반도체 패키지(400)는 복수의 방열판들(430)에 의해 LED 칩(450)에서 발생하는 열을 효과적으로 방출할 수 있으므로, 충진물(490)의 열적 불안정성을 해소할 수 있다. 이 경우, 반도체 패키지(400)의 동작 신뢰성을 증대시킬 수 있다. 도면에 서는 LED 칩(450)을 이용한 반도체 패키지(400)를 예시하고 있으나, LED 칩(450) 이외에 다양한 반도체 칩이 사용될 수 있다. 이 경우, 렌즈(470), 스페이서(480) 또는 충진물(490)은 생략될 수 있다.Referring back to FIG. 4, an example in which the plurality of conductive vias 420 and the plurality of electrodes 460 of the LED chip 450 are directly connected to each other is illustrated. The above example is for understanding. The plurality of conductive vias 420 and the plurality of electrodes 460 of the LED chip 450 may have various connections described above with reference to FIG. 2. Since the semiconductor package 400 of the present specification can effectively release heat generated from the LED chip 450 by the plurality of heat sinks 430, thermal instability of the filler 490 can be eliminated. In this case, the operation reliability of the semiconductor package 400 can be increased. Although the semiconductor package 400 using the LED chip 450 is illustrated in the drawing, various semiconductor chips may be used in addition to the LED chip 450. In this case, the lens 470, the spacer 480, or the filler 490 may be omitted.

복수의 도전성 비아들(420) 및 복수의 방열판들(430)은 일괄공정을 통하여 절연기판(410)에 배치될 수 있다. 다시 말하면, 복수의 반도체 패키지(미도시)는 일괄공정을 통하여 하나의 절연체 웨이퍼 상에서 제조 가능하다. 반도체 칩(450)은 도 1 및 도 2와 관련하여 상술한 바와 같이 각각의 반도체 패키지에 플립칩 본딩 방식 또는 와이어 본딩 방식으로 반도체 패키지 서브마운트에 배치될 수도 있다. 반도체 칩(450)이 배치된 상기 복수의 반도체 패키지 서브마운트를 패키지 단위로 분할(dicing)하여 웨이퍼 레벨(wafer level) 패키지된 반도체 패키지를 얻을 수 있다. 본 명세서의 반도체 패키지(400)는 웨이퍼 레벨 패키지가 가능하므로 핸들링(handling) 문제, 수율(yield) 손실 등의 문제를 방지할 수 있는 장점이 있다. 또한, 본 명세서의 반도체 패키지(400)는 복수의 도전성 비아들(420) 및 복수의 방열판들(430)을 이용하여 외부의 전기 신호를 반도체 칩(450)에 전달할 뿐만 아니라 반도체 칩(450)에서 발생하는 열을 방출할 수 있다. 이 경우, 외부의 전기 신호 전달 및 방열이 복수의 방열판들(430)을 통하여 동시에 이루어지므로 반도체 패키지(400)의 사이즈를 줄일 수 있다. The plurality of conductive vias 420 and the plurality of heat sinks 430 may be disposed on the insulating substrate 410 through a batch process. In other words, a plurality of semiconductor packages (not shown) may be manufactured on one insulator wafer through a batch process. As described above with reference to FIGS. 1 and 2, the semiconductor chip 450 may be disposed in the semiconductor package submount using a flip chip bonding method or a wire bonding method. The plurality of semiconductor package submounts on which the semiconductor chip 450 is disposed may be divided into package units to obtain a wafer level packaged semiconductor package. Since the semiconductor package 400 of the present specification can be a wafer level package, there is an advantage of preventing problems such as handling problems and yield loss. In addition, the semiconductor package 400 of the present specification not only transmits an external electrical signal to the semiconductor chip 450 using the plurality of conductive vias 420 and the plurality of heat sinks 430, but also in the semiconductor chip 450. It can release the heat generated. In this case, since the external electrical signal transmission and heat dissipation are simultaneously performed through the plurality of heat sinks 430, the size of the semiconductor package 400 may be reduced.

도 5 내지 도 11은 일 실시 예에 따른 반도체 패키지 제조방법을 나타내는 도면이다. 도 5 내지 도 11은 단면도이다.5 to 11 are diagrams illustrating a method of manufacturing a semiconductor package according to one embodiment. 5 to 11 are cross-sectional views.

도 5를 참조하면, 먼저 절연기판(510)을 준비한다. 절연기판(510)으로서 도 1과 관련하여 상술한 절연기판(110)과 실질적으로 동일한 종류의 기판이 사용될 수 있다.Referring to FIG. 5, first, an insulating substrate 510 is prepared. As the insulating substrate 510, a substrate of substantially the same type as the insulating substrate 110 described above with reference to FIG. 1 may be used.

도 6을 참조하면, 절연기판(510)의 일면에 배치되는 반도체 칩과 전기적 연결을 위한 복수의 도전성 비아들(520)을 절연기판(510)을 관통하여 형성한다. 도면에는 상기 반도체 칩의 복수의 전극들 중 적어도 하나의 제1 전극 및 적어도 하나의 제2 전극과 전기적으로 각각 연결되는 적어도 하나의 제1 도전성 비아(520A) 및 적어도 하나의 제2 도전성 비아(520B)가 형성된 예가 표현되어 있다. 복수의 도전성 비아들(520)은 절연기판(510)에 복수의 비아홀들(미도시)을 형성하고, 형성된 상기 복수의 비아홀들에 도전성 금속을 형성하여 얻어질 수 있다. 상기 복수의 비아홀들은 다양한 방법에 의하여 형성될 수 있다. 상기 복수의 비아홀들은 예로서 반도체 식각 공정, LTCC 프린팅 공정, LTCC 펀칭(punching) 공정 또는 PCB 펀칭 공정에 의하여 형성될 수 있다. 복수의 도전성 비아들(520)은 도 1과 관련하여 상술한 도전성 비아들(120)과 실질적으로 동일한 재료 및 방법에 의하여 상기 복수의 비아홀들에 형성될 수 있다.Referring to FIG. 6, a plurality of conductive vias 520 for electrical connection with a semiconductor chip disposed on one surface of the insulating substrate 510 are formed through the insulating substrate 510. In the drawing, at least one first conductive via 520A and at least one second conductive via 520B electrically connected to at least one first electrode and at least one second electrode, respectively, of the plurality of electrodes of the semiconductor chip. An example is shown. The plurality of conductive vias 520 may be obtained by forming a plurality of via holes (not shown) in the insulating substrate 510 and forming a conductive metal in the formed plurality of via holes. The plurality of via holes may be formed by various methods. The plurality of via holes may be formed by, for example, a semiconductor etching process, an LTCC printing process, an LTCC punching process, or a PCB punching process. A plurality of conductive vias 520 may be formed in the plurality of via holes by substantially the same material and method as the conductive vias 120 described above with reference to FIG. 1.

도 7을 참조하면, 복수의 도전성 비아들(520)과 전기적으로 연결되는 복수의 방열판들(530)을 절연기판(510)의 타면에 형성한다. 복수의 방열판들(530)은 도 1과 관련하여 상술한 복수의 방열판들(130)과 실질적으로 동일한 재료 및 방법에 의하여 절연기판(510)의 타면에 형성될 수 있다.Referring to FIG. 7, a plurality of heat sinks 530 electrically connected to the plurality of conductive vias 520 are formed on the other surface of the insulating substrate 510. The plurality of heat sinks 530 may be formed on the other surface of the insulating substrate 510 by a material and a method substantially the same as those of the plurality of heat sinks 130 described above with reference to FIG. 1.

도 8을 참조하면, 복수의 방열판들(530) 사이에 절연층(540)을 형성한다. 절연층(540)은 도 1과 관련하여 상술한 절연층(140)과 실질적으로 동일한 재료 및 방 법에 의하여 복수의 방열판들(530) 사이에 형성될 수 있다. 다른 실시 예로서, 도면에 도시된 바와 달리 절연기판(510)이 충분한 기계적 강도를 가지거나 복수의 방열판들(530) 각각이 서로 충분히 이격되어 있는 경우에 절연층(540)을 형성하는 공정은 생략될 수 있다.Referring to FIG. 8, an insulating layer 540 is formed between the plurality of heat sinks 530. The insulating layer 540 may be formed between the plurality of heat sinks 530 by substantially the same material and method as the insulating layer 140 described above with reference to FIG. 1. As another embodiment, the process of forming the insulating layer 540 when the insulating substrate 510 has sufficient mechanical strength or each of the plurality of heat sinks 530 is sufficiently spaced apart from each other, as shown in the drawing, is omitted. Can be.

도 9를 참조하면, 절연기판(510)의 상기 일면에 스페이서(580)를 형성한다. 스페이서(580)는 도 4와 관련하여 상술한 스페이서(480)와 실질적으로 동일한 재료 및 방법에 의하여 절연기판(510)의 상기 일면에 형성될 수 있다. 반도체 패키지가 충진물(590)을 채우기 위한 공간 등을 필요로 하지 아니하는 경우에 스페이서(580)를 형성하는 공정은 생략될 수 있다.Referring to FIG. 9, spacers 580 are formed on one surface of the insulating substrate 510. The spacer 580 may be formed on the one surface of the insulating substrate 510 by substantially the same material and method as the spacer 480 described above with reference to FIG. 4. In the case where the semiconductor package does not require a space for filling the fill 590, the process of forming the spacer 580 may be omitted.

도 10을 참조하면, 복수의 전극들(560)을 가지는 반도체 칩(550)을 절연기판(510)의 상기 일면에 배치한다. 일 실시 예로서, 반도체 칩(550)은 적어도 하나의 제1 전극(560A) 및 적어도 하나의 제2 전극(560B)을 가질 수 있다. 이 경우, 제1 전극(560A) 및 제2 전극(560B)은 제1 도전성 비아(520A) 및 제2 도전성 비아(520B)와 전기적으로 연결되도록 배치된다. 도면에는 제1 전극(560A) 및 제2 전극(560B)이 제1 도전성 비아(520A) 및 제2 도전성 비아(520B)와 각각 직접 전기적으로 연결된 경우가 예로서 표현되어 있다. 다른 실시 예로서, 제1 전극(560A) 및 제2 전극(560B) 중 적어도 하나는 와이어 본딩에 의하여 제1 도전성 비아(520A) 및 제2 도전성 비아(520B) 중 적어도 어느 하나와 전기적으로 연결될 수도 있다. 반도체 칩(550)으로서 다양한 종류의 반도체 칩이 사용될 수 있다. 반도체 칩(550)은 예로서 LED 칩일 수 있다. 반도체 칩(550)은 도 1 및 도 2와 관련하여 상술한 반도 체 칩(150, 250)을 절연기판(110, 210)의 상기 일면에 배치하는 방법과 실질적으로 동일한 방법에 의하여 절연기판(510)의 상기 일면에 배치될 수 있다.Referring to FIG. 10, a semiconductor chip 550 having a plurality of electrodes 560 is disposed on one surface of the insulating substrate 510. In an embodiment, the semiconductor chip 550 may have at least one first electrode 560A and at least one second electrode 560B. In this case, the first electrode 560A and the second electrode 560B are disposed to be electrically connected to the first conductive via 520A and the second conductive via 520B. In the drawing, the case where the first electrode 560A and the second electrode 560B are directly and electrically connected to the first conductive via 520A and the second conductive via 520B, respectively, is shown as an example. In another embodiment, at least one of the first electrode 560A and the second electrode 560B may be electrically connected to at least one of the first conductive via 520A and the second conductive via 520B by wire bonding. have. As the semiconductor chip 550, various kinds of semiconductor chips may be used. The semiconductor chip 550 may be, for example, an LED chip. The semiconductor chip 550 may have the insulating substrate 510 by a method substantially the same as the method of disposing the semiconductor chips 150 and 250 described above with reference to FIGS. 1 and 2 on the one surface of the insulating substrates 110 and 210. It may be disposed on the one side of the).

도 11을 참조하면, 반도체 칩(550)을 외부 환경으로부터 보호하기 위해 보호층(570)을 스페이서(580) 상에 배치한다. 일 실시 예로서, 반도체 칩(550)으로서 LED 칩이 사용되는 경우 보호층(570)으로서 렌즈가 사용될 수 있다. 이 경우, 상기 LED 칩에서 제공되는 빛을 외부로 잘 전달하기 위하여 절연기판(510)의 상기 일면 및 스페이서(580)에 의하여 둘러싸이는 공간에 충진물(590)을 형성할 수 있다. 렌즈(570) 및 충진물(590)의 특성은 도 4와 관련하여 상술한 렌즈(470) 및 충진물(490)의 특성과 실질적으로 동일하므로 이에 대한 상세한 설명은 설명의 편의상 생략하다. 반도체 칩(550)을 외부 환경으로부터 특별히 보호할 필요가 없을 경우 보호층(570) 또는 충진물(590)을 배치하는 공정은 생략될 수 있다.Referring to FIG. 11, a protective layer 570 is disposed on the spacer 580 to protect the semiconductor chip 550 from an external environment. As an embodiment, when the LED chip is used as the semiconductor chip 550, a lens may be used as the protective layer 570. In this case, the filler 590 may be formed in a space surrounded by the one surface of the insulating substrate 510 and the spacer 580 to transfer light provided from the LED chip to the outside. Since the characteristics of the lens 570 and the filler 590 are substantially the same as those of the lens 470 and the filler 490 described above with reference to FIG. 4, a detailed description thereof will be omitted for convenience of description. If the semiconductor chip 550 does not need to be specifically protected from the external environment, the process of disposing the protective layer 570 or the filler 590 may be omitted.

상기로부터, 본 개시의 다양한 실시 예들이 예시를 위해 기술되었으며, 아울러 본 개시의 범주 및 사상으로부터 벗어나지 않고 가능한 다양한 변형 예들이 존재함을 이해할 수 있을 것이다. 그리고 개시되고 있는 상기 다양한 실시 예들은 본 개시된 사상을 한정하기 위한 것이 아니며, 진정한 사상 및 범주는 하기의 청구항으로부터 제시될 것이다.From the above, various embodiments of the present disclosure have been described for purposes of illustration, and it will be understood that various modifications are possible without departing from the scope and spirit of the present disclosure. And the various embodiments disclosed are not intended to limit the present disclosure, the true spirit and scope will be presented from the following claims.

도 1은 일 실시 예에 따른 반도체 패키지 서브마운트를 나타내는 도면이다.1 illustrates a semiconductor package submount according to an embodiment.

도 2는 다른 실시 예에 따른 반도체 패키지 서브마운트를 나타내는 도면이다.2 is a diagram illustrating a semiconductor package submount according to another exemplary embodiment.

도 3은 반도체 패키지 서브마운트의 복수의 방열판들의 모습을 나타내는 도면이다.3 is a view illustrating a plurality of heat sinks of a semiconductor package submount.

도 4는 일 실시 예에 따른 반도체 패키지를 나타내는 도면이다.4 is a diagram illustrating a semiconductor package according to an exemplary embodiment.

도 5 내지 도 11은 일 실시 예에 따른 반도체 패키지 제조방법을 나타내는 도면이다.5 to 11 are diagrams illustrating a method of manufacturing a semiconductor package according to one embodiment.

Claims (17)

절연기판;Insulating substrate; 상기 절연기판의 일면에 배치되는 복수의 전극들이 형성된 반도체 칩;A semiconductor chip having a plurality of electrodes disposed on one surface of the insulating substrate; 상기 절연기판을 관통하여 배치되며, 대응되는 상기 반도체 칩의 상기 복수의 전극들과 전기적으로 연결되는 복수의 도전성 비아들;A plurality of conductive vias disposed through the insulating substrate and electrically connected to the plurality of electrodes of the semiconductor chip; 상기 절연기판의 타면에 배치되고 상기 복수의 도전성 비아들과 전기적으로 연결되며, 상기 반도체 칩으로부터의 방열을 수행하는 복수의 방열판들; 및A plurality of heat dissipation plates disposed on the other surface of the insulating substrate and electrically connected to the plurality of conductive vias, and configured to perform heat dissipation from the semiconductor chip; And 상기 복수의 방열판들 사이에 배치되어 상기 복수의 방열판들을 전기적으로 격리시키는 절연층을 포함하되,An insulating layer disposed between the plurality of heat sinks to electrically isolate the plurality of heat sinks, 상기 절연층에 의하여 격리된 상기 복수의 방열판들은 외부의 회로와 각각 전기적으로 연결되어 상기 반도체 칩에 서로 다른 전기 신호를 전달하는 기능을 수행하는 반도체 패키지.And the plurality of heat sinks isolated by the insulating layer are electrically connected to external circuits, respectively, to transfer different electric signals to the semiconductor chip. 제 1항에 있어서,The method of claim 1, 상기 복수의 비아들은 적어도 하나의 제1 도전성 비아 및 적어도 하나의 제2 도전성 비아를 포함하며, The plurality of vias include at least one first conductive via and at least one second conductive via, 상기 복수의 방열판들은 적어도 하나의 제1 방열판 및 적어도 하나의 제2 방열판을 포함하되,The plurality of heat sinks include at least one first heat sink and at least one second heat sink, 상기 제1 도전성 비아 및 상기 제2 도전성 비아는 상기 반도체 칩의 상기 복수의 전극들 중 적어도 하나의 제1 전극 및 적어도 하나의 제2 전극과 각각 전기적으로 연결되며,The first conductive via and the second conductive via are electrically connected to at least one first electrode and at least one second electrode of the plurality of electrodes of the semiconductor chip, respectively. 상기 제1 방열판 및 상기 제2 방열판은 상기 제1 도전성 비아 중 적어도 어느 하나 및 상기 제2 도전성 비아 중 적어도 어느 하나와 각각 전기적으로 연결되어 외부의 회로와 상기 반도체 칩이 전기적으로 연결되는 반도체 패키지.And the first heat sink and the second heat sink are electrically connected to at least one of the first conductive vias and at least one of the second conductive vias, respectively, so that an external circuit and the semiconductor chip are electrically connected to each other. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 절연기판은 알루미나 기판, LTCC 기판 및 질화알루미늄 기판 중에서 선택된 어느 하나의 기판을 포함하는 반도체 패키지.The insulating substrate may include any one selected from an alumina substrate, an LTCC substrate, and an aluminum nitride substrate. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 복수의 방열판들은 구리, 알루미늄 또는 이들의 합금을 포함하는 반도체 패키지.And the plurality of heat sinks include copper, aluminum, or alloys thereof. 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 복수의 방열판들은 다각형, 굴곡된 형태 및 ID(interdigitated) 형태 중 적어도 어느 하나의 형태로 서로 대향하여 배열된 반도체 패키지.The plurality of heat sinks are arranged to face each other in at least one of the shape of polygon, bent and interdigitated (ID). 삭제delete 삭제delete 제 1항 또는 제 2항에 있어서,The method according to claim 1 or 2, 상기 반도체 칩은 LED 칩을 포함하는 반도체 패키지.The semiconductor chip comprises a LED chip. 제 8항에 있어서,The method of claim 8, 상기 LED 칩에 대향하여 배치되며, 상기 LED 칩에서 제공되는 빛을 수광하는 렌즈를 더 포함하는 반도체 패키지.And a lens disposed to face the LED chip and receiving a light provided from the LED chip. 제 9항에 있어서,The method of claim 9, 상기 LED 칩과 상기 렌즈 사이의 거리를 소정의 값으로 유지하는 스페이서를 더 포함하는 반도체 패키지.And a spacer for maintaining a distance between the LED chip and the lens at a predetermined value. 제 10항에 있어서,The method of claim 10, 상기 스페이서는 상기 LED 칩에 대향하는 일면에 반사층을 포함하는 반도체 패키지.The spacer comprises a reflective layer on one surface facing the LED chip. 제 11항에 있어서,The method of claim 11, 상기 스페이서에 의하여 둘러싸이는 공간에 배치되는 충진물을 더 포함하는 반도체 패키지.The semiconductor package further comprises a filler disposed in the space surrounded by the spacer. 절연기판을 제공하는 공정;Providing an insulating substrate; 반도체 칩과 전기적 연결을 위한 복수의 도전성 비아들을 상기 절연기판을 관통하여 형성하는 공정;Forming a plurality of conductive vias through the insulating substrate for electrical connection with a semiconductor chip; 상기 절연기판의 일면에 복수의 전극을 포함하는 상기 반도체 칩을 제공하는 공정;Providing the semiconductor chip including a plurality of electrodes on one surface of the insulating substrate; 상기 복수의 도전성 비아들과 전기적으로 연결되는 복수의 방열판들을 상기 절연기판의 타면에 형성하는 공정; 및Forming a plurality of heat sinks electrically connected to the plurality of conductive vias on the other surface of the insulating substrate; And 상기 방열판들 사이에 절연층을 배치하는 공정을 포함하되,Including a process of disposing an insulating layer between the heat sink, 상기 절연층에 의하여 격리된 상기 복수의 방열판들은 상기 반도체 칩으로부터의 방열을 수행하며, 외부의 회로와 각각 전기적으로 연결되어 상기 반도체 칩에 서로 다른 전기 신호를 전달하는 기능을 수행하도록 형성하는The plurality of heat sinks isolated by the insulating layer are configured to perform heat dissipation from the semiconductor chip, and are electrically connected to external circuits, respectively, to transmit different electric signals to the semiconductor chip. 반도체 패키지 제조 방법.Method of manufacturing a semiconductor package. 삭제delete 삭제delete 제 13항에 있어서,The method of claim 13, 상기 반도체 칩은 LED 칩을 포함하는 반도체 패키지 제조방법.The semiconductor chip manufacturing method of a semiconductor package comprising an LED chip. 제 16항에 있어서,The method of claim 16, 상기 절연기판의 상기 일면에 스페이서를 형성하는 공정;Forming a spacer on the one surface of the insulating substrate; 상기 스페이서에 의하여 둘러싸이는 공간에 충진물을 형성하는 공정; 및Forming a filling in a space surrounded by the spacer; And 상기 LED 칩에서 제공되는 빛을 수광하고, 이를 집광하는 렌즈를 상기 스페이서 상에 배치하는 공정을 더 포함하되,Receiving a light provided from the LED chip and disposing a lens for collecting the light on the spacer; 상기 스페이서는 상기 LED 칩과 상기 렌즈 사이의 거리를 소정의 값으로 유지하며, 상기 LED 칩에 대향하는 상기 스페이서의 일면에는 반사층이 형성되어 있는 반도체 패키지 제조방법.The spacer maintains a distance between the LED chip and the lens at a predetermined value, and a reflective layer is formed on one surface of the spacer facing the LED chip.
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