KR101079205B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 금속실리사이드막으로 이루어진 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 반도체 장치 제조 방법에 있어서, 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 금속의 확산을 방지하는 확산방지막을 형성하는 단계; 상기 확산방지막 상에 게이트 전극용막을 형성하는 단계; 상기 게이트 전극용막 상에 금속막을 형성하는 단계; 및 상기 금속막이 형성된 결과물에 대해 열처리 공정을 수행하여, 균일한 두께의 금속실리사이드막을 형성하는 단계를 포함한다. 본 발명에 따르면, 균일한 두께의 금속실리사이드막을 형성할 수 있으며, 이를 통해 게이트 전극의 저항이 균일한 값을 갖도록 할 수 있다. 또한, 금속이 게이트 전극용막 하부의 유전체막까지 확산되는 것을 방지할 수 있으므로, 종래에 비해 폴리실리콘막의 두께를 감소시킬 수 있다. 특히, 비휘발성 메모리 장치를 형성함에 있어서, 유전체막의 손상에 따른 신뢰성 저하를 방지할 수 있다.
금속실리사이드막, 확산방지막
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 금속실리사이드막으로 이루어진 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 장치의 집적도 향상에 따른 면적 감소로 인하여, 게이트 전극의 저항이 증가하여 반도체 장치의 특성이 저하되는 문제점이 발생하고 있다. 이에 따라, 종래기술은 금속실리사이드막으로 이루어진 게이트 전극을 형성함으로써, 게이트 전극의 저항을 감소시키는 방안을 고려하고 있다.
이하, 도면을 참조하여 종래기술에 따른 금속실리사이드 형성 방법 및 그 문제점을 살펴본다.
도 1a 및 도 1b는 종래기술에 따른 금속실리사이드 형성 방법을 설명하기 위한 공정 단면도로서, 특히, 비휘발성 메모리 장치의 공정 단면도를 나타낸다.
도 1a에 도시된 바와 같이, 기판(100) 상에 터널절연막(110)을 형성한다. 여 기서, 터널절연막(110)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어진다.
이어서, 터널절연막(110) 상에 플로팅 게이트 전극용막(120)을 형성한다. 여기서, 플로팅 게이트 전극용막(120)은 후속 공정에서 플로팅 게이트 전극을 형성하기 위한 것이며, 플로팅 게이트 전극은 전하를 저장 또는 소거함으로써 데이터를 저장한다. 이때, 플로팅 게이트 전극용막(120)은 폴리실리콘막으로 이루어진다.
이어서, 플로팅 게이트 전극용막(120) 상에 유전체막(130)을 형성한다. 여기서, 유전체막(130)은 전하가 플로팅 게이트 전극을 통과하여 콘트롤 게이트 상부로 이동하는 것을 방지하기 위한 것이다.
이어서, 유전체막(130) 상에 콘트롤 게이트 전극용막(140)을 형성한 후, 콘트롤 게이트 전극용 도전막(140) 상에 금속막(150)을 형성한다.
도 1b에 도시된 바와 같이, 금속막(150)이 형성된 결과물에 대해 열처리 공정을 수행하여 콘트롤 게이트 전극용막(140)과 금속막(150)을 반응시킴으로써, 금속실리사이드막(140A)을 형성한다. 이어서, 열처리 공정 시 미반응된 금속막(150)을 제거한다.
그러나, 전술한 바와 같은 종래기술에 따르면, 금속실리사이드막(140A)의 형성 두께(W2)가 균일하지 않기 때문에, 콘트롤 게이트 전극의 저항값이 불균일하게 된다. 이러한 경우, 게이트 라인들의 저항값이 불균일해지므로, 워드 라인 간의 기생 캐패시턴스 값이 불균일하게 된다.
특히, 금속막(150)의 금속이 확산되는 정도를 조절할 수 없기 때문에, 금속이 유전체막(130)까지 확산되는 경우(도면 부호 "A" 참조), 유전체막(130)이 손상되어 비휘발성 메모리 장치의 신뢰성을 저해하게 된다. 종래기술은 이러한 유전체막(130)의 손상을 방지하기 위해 콘트롤 게이트 전극용 도전막(140)의 두께(W1)를 증가시키는데, 이는 메모리 장치의 집적도 향상을 저해하게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 균일한 두께의 금속실리사이드막으로 이루어진 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 금속의 확산을 방지하는 확산방지막을 형성하는 단계; 상기 확산방지막 상에 게이트 전극용막을 형성하는 단계; 상기 게이트 전극용막 상에 금속막을 형성하는 단계; 및 상기 금속막이 형성된 결과물에 대해 열처리 공정을 수행하여, 균일한 두께의 금속실리사이드막을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 반도체 장치에 있어서, 기판 상에 형성된 절연막; 상기 절연막 상에 형성되고, 금속의 확산을 방지하는 확산방지막 및 균일한 두께의 금속실리사이드막으로 이루어진 게이트 전극을 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 열처리 공정을 통해 금속실리사이드막을 형성하에 있어서, 확산방지막을 통해 금속막에 포함된 금속의 확산 깊이를 조절할 수 있다. 따라서, 균일한 두께의 금속실리사이드막을 형성할 수 있으며, 이를 통해 게이트 전극의 저항이 균일한 값을 갖도록 할 수 있다. 또한, 금속이 게이트 전극용막 하부의 유전체막까지 확산되는 것을 방지할 수 있으므로, 종래에 비해 폴리실리콘막의 두께를 감소시킬 수 있다. 특히, 비휘발성 메모리 장치를 형성함에 있어서, 유전체막의 손상에 따른 신뢰성 저하를 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2b는 본 발명의 제1실시예에 따른 금속실리사이드 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(200) 상에 절연막(210)을 형성한다. 여기서, 절연막(210)은 산화막 또는 유전체막으로 이루어지는 것이 바람직하다.
이어서, 절연막(210) 상에 금속의 확산을 방지하기 위한 확산방지막(220)을 형성한다. 여기서, 확산방지막(220)은 금속실리사이드막의 형성 두께를 조절하고, 후속 열처리 공정에서 금속막에 포함된 금속이 절연막(210)으로 확산되는 것을 방지하기 위한 것이다.
이때, 확산방지막(220)은 폴리실리콘막과 상이한 물성을 갖는 물질로 형성되는 것이 바람직하다. 특히, 폴리실리콘과 물성이 상이하며, 6각형(hexagonal)의 안정된 구조를 갖는 텅스텐실리사이드막(WSi)으로 이루어지는 것이 더욱 바람직하다. 또한, 확산방지막(220)의 두께(W3)는 10 내지 1000Å인 것이 바람직하다.
이어서, 확산방지막(220) 상에 게이트 전극용막(230)을 형성한다. 여기서, 게이트 전극용막(230)은 폴리실리콘막(230)으로 이루어지는 것이 바람직하다. 본 발명의 일 실시예에 따른 금속실리사이드 형성 방법에 의하면, 후속 열처리 공정시 금속이 하부의 절연막(210)까지 확산되는 것이 방지할 수 있으므로, 게이트 전극용막(230)은 종래에 비해 얇은 두께(W4)로 형성될 수 있다.
이어서, 게이트 전극용막(230) 상에 금속막(240)을 형성한다. 여기서, 금속막(240)은 코발트 또는 니켈(Ni)로 이루어지는 것이 바람직하다.
도 2b에 도시된 바와 같이, 금속막(240)이 형성된 결과물에 대해 열처리 공정을 수행하여 게이트 전극용막(230)과 금속막(240)을 반응시킴으로써, 금속실리사이드막(230A)을 형성한다. 여기서, 금속실리사이드막(230A)은 코발트실리사이드(CoSi2) 또는 니켈실리사이드(NiSi)로 이루어지는 것이 바람직하다. 이어서, 상기 열처리 공정에서 미반응된 금속막(240)을 제거한다.
여기서, 금속실리사이드막(230A) 형성을 위한 열처리 공정시, 금속막(240)에 포함된 금속이 게이트 전극용막(230)으로 확산되어 금속실리사이드막(230A)을 형성하게 된다.
이때, 게이트 전극용막(230) 하부에 형성된 확산방지막(220)에 의해 금속이 확산되는 깊이가 조절된다. 다시 말해, 금속은 게이트 전극용막(230)이 형성된 두께(W3)까지만 확산될 수 있으며, 게이트 전극용막(230)의 하부는 확산방지막(220)과 접하기 때문에 금속은 그 이상의 깊이로는 확산되지 못한다.
따라서, 금속의 확산에 의한 절연막(210)의 손상을 방지할 수 있으므로, 게이트 전극용막(230)의 두께(W4)를 종래에 비해 감소시킬 수 있다. 또한, 균일한 두께의 금속실리사이드막으로 이루어진 게이트 전극이 형성되므로, 게이트 전극의 저항이 균일한 값을 갖게 된다.
이어서, 본 명세서에서는 도시되지 않았으나, 금속실리사이드막(230A), 확산방지막(220) 및 절연막(210)을 선택적으로 식각하여 게이트 패턴을 형성한다. 이로써, 확산방지막(220) 및 균일한 두께의 금속실리사이드막(230A)으로 이루어진 게이트 전극이 형성된다.
여기서, 확산방지막(220) 및 게이트 전극용막(230)을 형성함에 있어서, 절연막(210) 상에 1차게이트 전극용막을 형성한 후, 확산방지막(220)을 형성하고, 확산방지막(220) 상에 2차게이트 전극용막을 형성할 수 있다. 즉, 게이트 전극용막 사이에 확산방지막이 삽입된 형태로 형성할 수 있다. 이러한 경우, 금속실리사이드막 형성을 위한 열처리 공정시, 금속막(240)에 포함된 금속은 2차게이트 전극용막이 형성된 두께까지만 확산될 수 있으며, 확산 방지막(220)에 의해 그 이상의 깊이로는 확산되지 못한다. 따라서, 1차 게이트전극용막, 확산방지막 및 균일한 두께의 2차게이트 전극용막으로 이루어진 게이트 전극을 형성할 수 있다.
도 3a 및 도 3b는 본 발명의 제2실시예에 따른 금속실리사이드막 형성 방법을 설명하기 위한 공정 단면도로서, 특히, 플로팅 게이트형 비휘발성 메모리 장치의 공정 단면도를 나타낸다.
도 3a에 도시된 바와 같이, 기판(300) 상에 터널절연막(310)을 형성한다. 여기서, 터널절연막(310)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어지는 것이 바람직하다.
이어서, 터널절연막(310) 상에 플로팅 게이트 전극용막(320)을 형성한다. 여기서, 플로팅 게이트 전극용막(320)은 후속 공정에서 플로팅 게이트 전극을 형성하기 위한 것이며, 플로팅 게이트 전극은 전하를 저장 또는 소거함으로써 데이터를 저장한다. 이때, 플로팅 게이트 전극용막(320)은 폴리실리콘막으로 이루어지는 것이 바람직하다.
이어서, 플로팅 게이트 전극용막(320) 상에 유전체막(330)을 형성한다. 여기서, 유전체막(330)은 전하가 플로팅 게이트 전극을 통과하여 콘트롤 게이트 상부로 이동하는 것을 방지하기 위한 것으로서, Al2O3막으로 이루어지는 것이 바람직하다.
이어서, 본 도면에는 도시되지 않았으나, 유전체막(330) 상에 폴리실리콘막을 형성하는 것이 바람직하다. 여기서, 폴리실리콘막은 선택 트랜지스터 등의 정상적인 트랜지스터 동작을 위해 ONO 콘택을 형성하는 과정에서, 유전체막(330)의 손상을 방지하는 보호막 역할을 하게 된다.
이어서, 유전체막(330) 또는 폴리실리콘막 상에 확산방지막(340)을 형성한다. 여기서, 확산방지막(340)은 후속 금속실리사이드막 형성을 위한 열처리 공정에서, 금속막의 금속이 유전체막(330), 나아가 터널절연막(310)까지 확산되는 것을 방지하기 위한 것이다.
이때, 확산방지막(340)은 폴리실리콘막과 상이한 물성을 갖는 물질로 형성되는 것이 바람직하다. 특히, 폴리실리콘과 물성이 상이하며, 6각형(hexagonal)의 안정된 구조를 갖는 텅스텐실리사이드막(WSi)으로 이루어지는 것이 더욱 바람직하다. 또한, 확산방지막(340)의 두께(W5)는 10 내지 1000Å인 것이 바람직하다.
이어서, 확산방지막(340) 상에 콘트롤 게이트 전극용막(350)을 형성한다. 본 발명의 일 실시예에 따른 금속실리사이드 형성 방법에 의하면, 후속 열처리 공정시 금속이 하부의 유전체막(330) 또는 터널절연막(310)까지 확산되는 것이 방지할 수 있으므로, 콘트롤 게이트 전극용막(350)은 종래에 비해 얇은 두께(W6)로 형성될 수 있다.
이어서, 확산방지막(340) 상에 콘트롤 게이트 전극용막(350)을 형성한 후, 콘트롤 게이트 전극용막(350) 상에 금속막(360)을 형성한다. 여기서, 금속막(360)은 코발트(Co) 또는 니켈(Ni)로 이루어지는 것이 바람직하다.
도 3b에 도시된 바와 같이, 금속막(360)이 형성된 결과물에 대해 열처리 공정을 수행하여 콘트롤 게이트 전극용막(350)과 금속막(360)을 반응시킴으로써, 금속실리사이드막(350A)을 형성한다. 여기서, 금속실리사이드막(350A)은 코발트실리사이드(CoSi2) 또는 니켈실리사이드(NiSi)로 이루어지는 것이 바람직하다. 이어서, 열처리 공정 시 미반응된 금속막(360)을 제거한다.
여기서, 금속실리사이드 형성을 위한 열처리 공정시, 금속막(360)에 포함된 금속이 콘트롤 게이트 전극용막(350)으로 확산되어 금속실리사이드막(350A)을 형성하게 된다. 이때, 콘트롤 게이트 전극용막(350) 하부에 형성된 확산방지막(340)에 의해 금속이 확산되는 깊이가 조절된다. 즉, 금속이 유전체막(330), 나아가 터널절연막(310)까지 확산되는 것을 방지한다. 따라서, 콘트롤 게이트 전극용막(230)의 두께(W6)를 종래에 비해 감소시킬 수 있으며, 유전체막(330) 손상에 따른 메모리 장치의 신뢰성 저하를 방지할 수 있다. 또한, 균일한 두께의 금속실리사이드막으로 이루어진 게이트 전극이 형성되므로, 게이트 전극의 저항이 균일한 값을 갖게 된다.
이어서, 본 명세서에서는 도시되지 않았으나, 금속실리사이드막(350A), 확산방지막(340), 유전체막(330) 및 플로팅 게이트 전극용막(320)을 선택적으로 식각하여 게이트 패턴을 형성한다. 이로써, 확산방지막(340) 및 균일한 두께의 금속실리사이드막(350A)으로 이루어진 게이트 전극이 형성된다.
이상에서는, 플로팅 게이트 전극에 전하를 주입하거나 방출하는 플로팅 게이트형 비휘발성 메모리 장치 제조 방법에 대하여 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니며, 본 발명은 전하트랩막에 전하를 주입하거나 방출하는 전하트랩형 비휘발성 메모리 장치에 대하여도 적용이 가능하다. 여기서, 전하트랩형 비휘발성 메모리 장치는 기판 상에 형성된 터널절연막, 전하트랩막, 유전체막 및 콘트롤 게이트 전극을 구비하며, 전하트랩막은 질화막으로 이루어지는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
200: 기판, 210: 절연막, 220: 확산방지막, 230: 게이트 전극용막, 240: 금속막, 300: 기판, 310: 터널절연막, 320: 플로팅 게이트 전극용막, 330: 유전체막, 340: 확산방지막, 350: 콘트롤 게이트 전극용막, 360: 금속막
Claims (19)
- 기판 상에 절연막을 형성하는 단계;상기 절연막 상에 제1 게이트전극용막을 형성하는 단계;상기 제1게이트전극용막 상에 금속의 확산을 방지하는 확산방지막을 형성하는 단계;상기 확산방지막 상에 제2 게이트전극용막을 형성하는 단계;상기 제2 게이트전극용막 상에 금속막을 형성하는 단계; 및상기 금속막이 형성된 결과물에 대해 열처리 공정을 수행하여 금속실리사이드막을 형성하는 단계를 포함하고,상기 확산방지막은,텅스텐 실리사이드막으로 이루어지는반도체 장치 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 확산방지막의 두께는,100 내지 1000Å인반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 게이트전극용막은,폴리실리콘막으로 이루어지는반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 금속막은,코발트(Co) 또는 니켈(Ni)로 이루어지는반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 금속실리사이드막은,코발트실리사이드 또는 니켈실리사이드로 이루어지는반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 금속실리사이드막 형성 단계 후에,상기 열처리 공정시 미반응된 금속막을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 절연막은 유전체막이고,상기 절연막 형성 단계 전에,기판 상에 터널절연막을 형성하는 단계; 및상기 터널절연막 상에 플로팅 게이트 전극용막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 절연막은 유전체막이고,상기 절연막 형성 단계 전에,기판 상에 터널절연막을 형성하는 단계; 및상기 터널절연막 상에 전하트랩막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 기판 상에 형성된 절연막; 및상기 절연막 상에 형성된 제1 게이트전극과, 상기 제1 게이트전극 상에 형성되어 금속의 확산을 방지하는 확산방지막과, 상기 확산방지막 상에 형성된 금속실리사이드막으로 이루어진 제2 게이트 전극을 포함하고,상기 확산방지막은,텅스텐 실리사이드막으로 이루어지는반도체 장치.
- 제 12 항에 있어서,상기 제1 게이트 전극은, 폴리실리콘막으로 이루어지는반도체 장치.
- 삭제
- 제 12 항에 있어서,상기 확산방지막의 두께는,100 내지 1000Å인반도체 장치.
- 제 12 항에 있어서,상기 금속실리사이드막은,코발트실리사이드(CoSi2) 또는 니켈실리사이드(NiSi)로 이루어지는반도체 장치.
- 삭제
- 제 12 항에 있어서,상기 절연막은 유전체막이고,기판 상에 형성된 터널 절연막; 및상기 터널절연막과 상기 절연막 사이에 형성된 플로팅 게이트 전극용막을 더 포함하는 반도체 장치.
- 제 12 항에 있어서,상기 절연막은 유전체막이고,기판 상에 형성된 터널 절연막; 및상기 터널절연막과 상기 절연막 사이에 형성된 전하트랩막을 더 포함하는 반도체 장치.
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