KR101075996B1 - 비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법 - Google Patents

비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법 Download PDF

Info

Publication number
KR101075996B1
KR101075996B1 KR1020090091284A KR20090091284A KR101075996B1 KR 101075996 B1 KR101075996 B1 KR 101075996B1 KR 1020090091284 A KR1020090091284 A KR 1020090091284A KR 20090091284 A KR20090091284 A KR 20090091284A KR 101075996 B1 KR101075996 B1 KR 101075996B1
Authority
KR
South Korea
Prior art keywords
voltage
program
erase
high voltage
memory device
Prior art date
Application number
KR1020090091284A
Other languages
English (en)
Other versions
KR20110033695A (ko
Inventor
왕인수
허황
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090091284A priority Critical patent/KR101075996B1/ko
Publication of KR20110033695A publication Critical patent/KR20110033695A/ko
Application granted granted Critical
Publication of KR101075996B1 publication Critical patent/KR101075996B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure

Abstract

본 발명은 비휘발성 메모리장치에 관한 것으로, 본 발명에 따른 비휘발성 메모리장치의 프로그램 방법은, 다수의 메모리 셀로 구성된 셀스트링을 구비하는 비휘발성 메모리장치를 ISPP(Incremental Step Pulse Program) 방식으로 프로그램하는 방법에 있어서, 워드라인에 가해지는 최초의 프로그램 펄스를 슬로프 형태로 인가하는 것을 특징으로 한다.
비휘발성 메모리, ISPP, 프로그램

Description

비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법{NON VOLATILE MEMORY DEVICE, METHOD FOR PROGRAM AND ERASE OF THE SAME}
본 발명은 비휘발성 메모리장치에 관한 것으로, 더욱 자세하게는 비휘발성 메모리장치의 프로그램(program) 및 이레이즈(erase) 동작에 관한 것이다.
메모리장치는 전원공급 차단시 데이터의 유지 여부에 따라 휘발성 메모리장치와 비휘발성 메모리장치로 나누어진다. 휘발성 메모리장치는 전원공급 차단시 데이터가 소멸되는 메모리장치로서, 디램 및 에스램이 이에 속한다. 비휘발성 메모리장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리장치로서, 플래쉬가 이에 속한다.
플래쉬 메모리장치 중에서 특히 낸드(NAND) 플래쉬 메모리장치는 현재 데이터저장 매체로서 사용이 계속 증가하고 있으며, 그에 따라 대용량의 플래쉬 메모리장치가 요구되고 있다. 보다 작은 칩 사이즈에서 저장 용량을 증가시키기 위하여, 하나의 메모리셀에 2비트 이상의 데이터를 저장할 수 있도록 하는 멀티 레벨 셀(Multi Level Cell: MLC) 구조가 제안되었다. MLC는 제조기술의 큰 변화없이 데이터 저장용량을 증가시킬 수 있는 효과적인 방법이다. 즉, 싱글 레벨 셀(Single Level Cell: SLC) 구조와는 달리 MLC는 하나의 프로그램 셀 문턱전압 분포를 가지고 2비트, 3비트 그리고 4비트 이상의 데이터를 나타낼 수 있다.
SLC 또는 MLC 구조의 낸드 플래쉬 메모리장치에 있어서 프로그램 속도 및 셀 문턱전압(Vt) 분포 폭의 감소는 중요한 문제가 되고 있다. 특히, MLC구조의 경우 4레벨에서 더욱 진행하여 8레벨 이상의 제품이 개발될 것으로 예상되므로, 메모리셀의 문턱전압 분포 폭의 감소는 더욱 중요한 문제로 부각되고 있다. 이에, 워드라인에 인가되는 바이어스 전압을 소정의 스텝 바이어스(step bias) 단위로 점차 증가시키면서 선택된 페이지를 여러번 프로그램하는 ISPP(Incremantal Step Pulse Program) 방식을 이용한 프로그램 방법이 실시되고 있다. 도 1 및 도 2를 참조하여 ISPP방식을 이용한 프로그램 방법을 간략히 설명한다.
도 1은 비휘발성 메모리장치의 등가회로도이고, 도 2는 ISPP 방식의 프로그램 과정에 따른 워드라인의 전압 변화를 나타낸 도면이다.
도 1을 참조하면, 메모리 셀 어레이는 비트라인(BL)에 연결된 복수 개의 셀 스트링(cell string)들로 구성된다. 셀 스트링은 소스 선택 트랜지스터(ST1)와, 복수의 메모리 셀 트랜지스터들과, 드레인 선택 트랜지스터(ST2)로 이루어진다. 소스 선택 트랜지스터(ST1)의 게이트는 소스 선택라인(SSL)에 공통으로 접속되어 있다. 드레인 선택 라인(DSL)에는 드레인 선택 트랜지스터(ST2)의 게이트가 접속된다. 메 모리 셀 트랜지스터들의 컨트롤 게이트에는 워드라인들(WL0~WL31)이 접속된다. 메모리 셀 트랜지스터들은 소스 선택 트랜지스터(ST1)와 드레인 선택 트랜지스터(ST2) 사이에 직렬로 연결된다. 하나의 스트링 내에 포함된 메모리 셀의 수는 도시된 것과 같이 32개 혹은 메모리장치의 저장 용량에 따라 달라질 수 있다. 소스 선택 트랜지스터(ST1)와 드레인 선택 트랜지스터(ST2)는 통상의 모스 트랜지스터이고, 메모리 셀 트랜지스터들은 플로팅 게이트 트랜지스터들이다.
도 2를 참조하면, 구간 'DP1' 동안에 선택된 워드라인에 프로그램 전압(VP1)이 인가됨에 따라 메모리 셀들이 프로그램된다. 또, 구간 'DV1' 동안에 선택된 워드라인에 프로그램 여부를 검증(verify)하기 위한 검증전압(예를 들어 1V)이 인가됨에 따라 메모리 셀들의 프로그램 상태가 검증된다. 이후에, 구간 'DP2'동안에 선택된 워드라인에 프로그램 전압(VP2, VP1,2,3로 갈수록 전압이 조금씩 높아짐)이 인가됨에 따라 메모리 셀들이 프로그램되고, 구간 'DV2'동안에 선택된 워드라인에 프로그램 여부를 검증하기 위한 검증전압이 인가되어 메모리 셀들의 프로그램 상태가 검증된다. 이러한 과정은 선택된 워드라인에 연결된 모든 메모리셀이 검증될 때까지 계속 반복되고, 그 결과 프로그램 동작이 완료된다.
비휘발성 메모리장치의 프로그램 동작시에 프로그램 전압(VP)으로는 대략 15~20V의 매우 높은 전압이 인가된다. 이와 같이 높은 프로그램 전압의 영향으로 인하여 강한 전기장(electric field)이 형성되며, 이에 의하여 프로그램 대상 메모 리 셀뿐만이 아니라 주변의 메모리 셀의 문턱전압 등에도 영향을 주게 된다. 그리고, 이에 의해서 비휘발성 메모리의 문턱전압 분포가 특성이 나빠지고 싸이클링 특성이 나빠지는 등의 문제가 생긴다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 높은 프로그램 전압 또는 높은 이레이즈 전압의 인가로 인하여 프로그램 대상 또는 이레이즈 대상 메모리셀 이외의 메모리셀이 영향을 받음으로써, 발생하는 문제를 해결하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 비휘발성 메모리장치의 프로그램 방법은, 다수의 메모리 셀로 구성된 셀스트링을 구비하는 비휘발성 메모리장치를 ISPP(Incremental Step Pulse Program) 방식으로 프로그램하는 방법에 있어서, 프로그램 동작시에 워드라인에 가해지는 최초의 프로그램 전압을 슬로프 형태로 인가하는 것을 특징으로 한다.
상기 최초의 프로그램 전압의 인가는, 상기 프로그램 전압을 생성하는 제1단계; 상기 프로그램 전압을 지연라인을 통해 워드라인에 전달하는 제2단계; 및 상기 프로그램 전압을 워드라인에 전달하는 제3단계를 포함하여 이루어지는 것을 특징으로 할 수 있다. 또한, 상기 제2단계는 상기 제3단계보다 먼저 수행되고, 상기 제3단계의 개시 시점으로부터 상기 제2단계와 상기 제3단계는 동시에 수행되는 것을 특징으로 할 수 있다.
본 발명에 따른 비휘발성 메모리장치의 이레이즈 방법은, 다수의 메모리 셀 로 구성된 셀스트링을 구비하는 비휘발성 메모리장치를 이레이즈하는 방법에 있어서, 이레이즈 동작시에 상기 메모리 셀의 웰 영역에 가해지는 최초의 이레이즈 전압을 슬로프 형태로 인가하는 것을 특징으로 한다.
상기 최초의 이레이즈 전압의 인가는, 상기 이레이즈 전압을 생성하는 제1단계; 상기 이레이즈 전압을 지연라인을 통해 상기 웰 영역에 전달하는 제2단계; 상기 이레이즈 전압을 상기 웰 영역에 전달하는 제3단계를 포함하여 이루어지는 것을 특징으로 할 수 있다. 또한, 상기 제2단계는 상기 제3단계보다 먼저 수행되고, 상기 제3단계의 개시 시점부터 상기 제2단계와 상기 제3단계는 동시에 수행되는 것을 특징으로 할 수 있다.
본 발명에 따른 비휘발성 메모리장치는, 프로그램 전압을 생성하기 위한 프로그램 전압 생성부; 상기 프로그램 전압을 워드라인으로 전달하기 위한 제1고전압 스위치; 상기 프로그램 전압을 지연라인으로 전달하기 위한 제2고전압 스위치; 및 상기 제2고전압 스위치의 출력을 전달받아 지연시켜 상기 워드라인으로 전달하는 상기 지연라인을 포함할 수 있다.
상기 프로그램 전압 생성부로부터 상기 워드라인으로의 상기 프로그램 전압의 전달은 수회 ISPP(Incremental Step Pulse Program) 방식으로 이루어지며, 최초의 상기 프로그램 전압의 전달시에, 상기 제2고전압 스위치가 상기 제1고전압 스위치보다 먼저 턴온되는 것을 특징으로 할 수 있다.
본 발명에 따른 비휘발성 메모리장치는, 이레이즈 전압을 생성하기 위한 이레이즈 전압 생성부; 상기 이레이즈 전압을 메모리 셀의 웰 영역으로 전달하기 위 한 제1고전압 스위치; 상기 이레이즈 전압을 지연라인으로 전달하기 위한 제2고전압 스위치; 상기 제2고전압 스위치의 출력을 전달받아 상기 메모리 셀의 웰 영역으로 전달하기 위한 상기 지연라인을 포함할 수 있다.
상기 이레이즈 전압 생성부로부터 상기 메모리 셀의 웰 영역으로의 상기 이레이즈 전압의 전달은 수회 ISPE(Incremental Step Pulse Erase) 방식으로 이루어지며, 최초의 상기 이레이즈 전압 전달시에, 상기 제2고전압 스위치가 상기 제1고전압 스위치보다 먼저 턴온되는 것을 특징으로 할 수 있다.
본 발명에 따르면, 최초의 프로그램 펄스(전압) 또는 최초의 이레이즈 펄스(전압)이 슬로프 형태로 인가된다. 이로 인하여 전기장이 종래보다 약하게 형성되며, 터널링 전류 및 주변 셀의 문턱전압 변화량을 줄일 수 있게 된다. 따라서 비휘발성 메모리장치의 싸이클링(cycling) 특성을 개선할 수 있다는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 비휘발성 메모리장치의 프로그램 동작을 도시한 도면 이다.
도 3을 참조하면, 구간 '301' 동안에 (프로그램하기 위해)선택된 워드라인에 프로그램 전압(VP1)이 인가된다. 그런데 프로그램 전압(VP1)은 종래와 다르게 슬로프 형태로 경사를 형성하며 인가된다. 프로그램 전압이 슬로프 형태로 인가됨으로 인하여, 강한 전기장의 발생을 억제해주며, 이로 인해 주변 메모리셀(프로그램 대상이 아닌 메모리 셀)로의 영향을 최소화한다. 구간 '302'동안에 선택된 워드라인에 프로그램 여부를 검증하기 위한 검증전압이 인가됨에 따라 메모리 셀들의 프로그램 상태가 검증된다. 이후에 구간 '303' 동안에 선택된 워드라인에 프로그램 전압이 인가됨에 따라 메모리 셀들이 프로그램되고, 구간 '304' 동안에 선택된 워드라인에 프로그램 여부를 검증하기 위한 검증전압이 인가되어 메모리 셀들의 프로그램 상태가 검증된다. 이러한 과정은 선택된 워드라인에 연결된 모든 메모리 셀이 검증될 때까지 반복되고, 그 결과 프로그램 동작이 완료된다.
참고로, 프로그램 전압(VP)은 현재 대략 15~20V 정도의 고전압이 사용되고 있으며(디바이스마다 다름), ISPP 방식으로 프로그램 전압이 인가될 때마다 이전의 프로그램 전압보다 높은 전압이 인가된다(VP1<VP2<VP3).
도 4는 본 발명에 따른 비휘발성 메모리장치의 이레이즈 동작을 도시한 도면이다.
잘 알려진 바와 같이, 비휘발성 메모리장치의 이레이즈 동작시에는 메모리 셀의 웰(well) 영역에 이레이즈 전압(예. 20V)가 인가되는데, 도 4는 이레이즈 동 작시에 메모리 셀의 웰 영역에 인가되는 전압을 도시한다.
먼저 구간 '401' 동안에 메모리 셀의 웰 영역에 이레이즈 전압(VE1)이 인가된다. 그런데 이레이즈 전압(VE1)은 종래와 다르게 슬로프 형태로 경사를 형성하며 인가된다. 이레이즈 전압(VE1)이 슬로프 형태로 인가됨으로 인하여, 강한 자기장의 발생을 억제해주며, 이로 인해 주변으로의 영향을 최소화한다. 구간 '402' 동안에 이레이즈 베리파이 동작이 이루어진다. 이레이즈 베리파이 동작시에는 워드라인에 베리파이 전압(예, 0V)가 인가되어 이레이즈 동작이 제대로 이루어졌는지를 검증하게 된다. 이후에 구간 '403' 동안에 메모리 셀의 웰 영역에 이레이즈 전압(VE2)이 인가된다. 그리고 구간 '404' 동안에 이레이즈 베리파이 동작이 이루어진다. 이러한 과정은 이레이즈 동작의 단위인 블록 내의 모든 메모리 셀이 이레이즈될 때까지 반복된다.
참고로, 이레이즈 전압(VE)은 현재 대략 15~20V 정도의 고전압이 사용되고 있으며(디바이스마다 다름), ISPE 방식으로 이레이즈 전압이 인가될 때마다 이전의 이레이즈 전압(VE)보다 높은 전압이 인가된다(VE1<VE2<VE3).
도 5는 본 발명에 따른 비휘발성 메모리장치에서 프로그램 전압을 생성하고 워드라인에 전달하기 위한 부분을 도시한 일실시예 구성도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리장치는, 프로그램 전압 생성부(510), 제1고전압 스위치(520), 제2고전압 스위치(530), 지연라인(540)을 포함하여 구성된다.
프로그램 전압 생성부(510)는 프로그램 전압(VP)으로 사용될 고전압을 생성한다. ISPP 방식에 따라 프로그램 전압(VP)은 현재 15~20V 정도의 전압이 사용되고 있는데(이는 향후 디바이스의 변경에 따라 달라질 수 있음), 프로그램 전압 생성부(510)는 이러한 레벨의 전압을 생성하게 된다.
제1고전압 스위치(520)는 프로그램 전압 생성부(510)에서 생성된 프로그램 전압(VP)을 메모리셀 영역(550)의 워드라인(WL)으로 전달하기 위한 스위치이다. 메모리셀 영역(550)에는 수많은 워드라인(WL)이 있으며, 프로그램 동작시에는 프로그램되도록 선택된 워드라인(WL)에 프로그램 전압(VP)이 전달된다. 따라서 제1고전압 스위치(520)는 워드라인(WL)의 갯수만큼 구비될 수 있지만, 도면에는 설명의 편의를 위해 하나만 도시하였다.
제2고전압 스위치(530)는 프로그램 전압 생성부(520)에서 생성된 프로그램 전압(VP)을 지연라인(540)으로 전달하여, 지연라인(540)은 이를 제1고전압 스위치(520)와 동일한 워드라인(WL)에 전달한다. 제2고전압 스위치(530)도 제1고전압 스위치(520)와 대응되게 워드라인(WL)의 갯수만큼 구비될 수 있지만, 도면에는 설명의 편의를 위해 하나만을 도시하였다.
그 동작을 보면, 프로그램 전압 생성부(510)에서는 프로그램 전압(VP1)이 생성된다. 그리고 최초의 프로그램 전압(VP1) 인가시에 먼저 제2고전압 스위치(530)만이 턴온되고(STARTP_EN 활성화), 이후에 제1고전압 스위치(520)가 턴온된다(NORMALP_EN 활성화). 처음에는 제2고전압 스위치(530)만이 턴온되기에 프로그램 전압(VP1)이 지연라인(540)을 거쳐서 워드라인(WL)으로 전달되는데, 이를 통하여 워드라인(WL)의 전압은 완만하게 슬로프 형태로 상승하게 된다. 이후에 제1고전압 스위치(520)가 턴온되면 워드라인(WL)의 전압은 프로그램 전압(VP1)의 레벨이 된다. 즉, 최초의 프로그램 전압(VP1) 인가시에는 STARTP_EN 신호가 NORMALP_EN 신호보다 먼저 활성화되고, 이후에 NORMAP_EN 신호가 STARTP_EN 신호와 함께 활성화된다.
최초가 아닌 이후의 프로그램 전압(VP2, VP3 ...) 인가시에는 제1고전압 스위치만(520)이 턴온되어 워드라인(WL)의 전압이 빠르게 프로그램 전압(VP2, VP3 ...)의 레벨로 상승하도록 한다. 즉, 프로그램 전압(VP2, VP3 ...)의 인가시에는 NORMALP_EN 신호만이 활성화된다.
도 6은 본 발명에 따른 비휘발성 메모리장치에서 이레이즈 전압을 생성하고 메모리 셀의 웰 영역에 전달하기 위한 부분을 도시한 일실시예 구성도이다.
도 6에 도시된 바와 같이, 본 발명에 따른 비휘발성 메모리장치는, 이레이즈 전압 생성부(610), 제1고전압 스위치(620), 제2고전압 스위치(630), 지연라인(640)을 포함하여 구성된다.
이레이즈 전압 생성부(610)는 이레이즈 전압(VE)으로 사용될 고전압을 생성한다. ISPE 방식에 따라 이레이즈 전압은 현재 15~20V정도의 전압이 사용되고 있는데(이는 향후 디바이스의 변경에 따라 달라질 수 있음), 이레이즈 전압 생성부(610)는 이러한 레벨의 전압을 생성하게 된다. 이레이즈 전압 생성부(610)는 프로그램 전압 생성부(510)와 별도로 구비될 수도 있지만, 프로그램 전압(VP)과 이레 이즈 전압(VE)의 레벨이 비슷하기 때문에, 동일한 구성으로 설계될 수도 있다. 즉, 하나의 전압 생성부에서 이레이즈 전압(VE)과 프로그램 전압(VP) 모두를 생성할 수 있다.
제1고전압 스위치(620)는 이레이즈 전압 생성부(610)에서 생성된 이레이즈 전압(VE)을 메모리셀 영역(650)의 웰(well)에 전달하기 위한 스위치이다.
제2고전압 스위치(630)는 이레이즈 전압 생성부(610)에서 생성된 이레이즈 전압(VE)을 지연라인(640))으로 전달하며, 지연라인(640)은 이를 제1고전압 스위치(620)와 동일하게 메모리셀 영역(650)의 웰에 전달한다.
그 동작을 보면, 이레이즈 전압 생성부(610)에서는 이레이즈 전압(VE1)이 생성된다. 그리고 최초의 이레이즈 전압(VE1) 인가시에 먼저 제2고전압 스위치(630)만이 턴온되고(STARTE_EN 활성화), 이후에 제1고전압 스위치(620)가 턴온된다(NORMALE_EN 활성화). 처음에는 제2고전압 스위치만(620)이 턴온되기에 이레이즈 전압(VE1)이 지연라인(640)을 거쳐서 메모리 셀의 웰 영역에 전달되는데, 이를 통하여 웰 영역의 전압은 완만하게 슬로프 형태로 상승하게 된다. 이후에 제1고전압 스위치(620)가 턴온되면 웰 영역의 전압은 이레이즈 전압(VE1)의 레벨이 된다. 즉, 최초의 이레이즈 전압(VE1) 인가시에는 STARTE_EN 신호가 NORMALE_EN 신호보다 먼저 활성화되고, 이후에 NORMALE_EN 신호가 STARTE_EN 신호와 함께 활성화된다.
최초가 아닌 이후의 이레이즈 전압(VE2, VE3...) 인가시에는 제1고전압 스위치(620)만이 턴온되어 메모리 셀의 웰 영역의 전압이 빠르게 이레이즈 전압(VE2, VE3...)의 레벨로 상승하도록 한다. 즉, 이레이즈 전압(VE2, VE3...)의 인가시에는 NORMALE_EN 신호만이 활성화된다.
도 7은 프로그램 전압이 슬로프 형태로 인가됨으로써 발생하는 터널링 전류의 변화를 도시한 도면이다.
도면의 Y축은 프로그램되는 메모리 셀의 주변 메모리 셀에서의 터널링 전류량(tunneling current)을 나타내며, X축은 라이징 타임(tRISE: Rising time)을 나타낸다. 라이징 타임이 길수록 프로그램 전압이 더 낮은 경사를 가지고 슬로프 인가된다는 것을 의미한다.
도 7을 참조하면, 실선(라이징 타임이 짧은 경우)보다 점선(라이징 타임이 긴 경우)이 터널링 전류가 더 줄어들었음을 나타내 주고 있다.
도 8은 프로그램 전압이 슬로프 형태로 인가됨으로써 발생하는 주변 문턱전압 변화를 도시한 도면이다.
도 8에 도시된 바와 같이, 프로그램 전압의 라이징 타임(tRISE: Rising time)이 길어질수록(슬로프 형태로 인가될수록) 프로그램되는 메모리 셀의 주변 메모리셀의 문턱 전압의 변화량이 줄어드는 것을 확인할 수 있다.
즉, 본 발명에 따르면, 최초의 프로그램 전압이 슬로프 형태로 인가됨으로 인해, 주변 메모리셀에 주는 영향을 최소화하는 것이 가능해지고, 이로 인해 비휘발성 메모리장치의 싸이클링 특성을 개선할 수 있게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 비휘발성 메모리장치의 등가회로도이고, 도 2는 ISPP 방식의 프로그램 과정에 따른 워드라인의 전압 변화를 나타낸 도면.
도 3은 본 발명에 따른 비휘발성 메모리장치의 프로그램 동작을 도시한 도면.
도 4는 본 발명에 따른 비휘발성 메모리장치의 이레이즈 동작을 도시한 도면.
도 5는 본 발명에 따른 비휘발성 메모리장치에서 프로그램 전압을 생성하고 워드라인에 전달하기 위한 부분을 도시한 일실시예 구성도
도 6은 본 발명에 따른 비휘발성 메모리장치에서 이레이즈 전압을 생성하고 메모리 셀의 웰 영역에 전달하기 위한 부분을 도시한 일실시예 구성도.
도 7은 프로그램 전압이 슬로프 형태로 인가됨으로써 발생하는 터널링 전류의 변화를 도시한 도면.
도 8은 프로그램 전압이 슬로프 형태로 인가됨으로써 발생하는 주변 문턱전압 변화를 도시한 도면.

Claims (12)

  1. 삭제
  2. 다수의 메모리 셀로 구성된 셀스트링을 구비하는 비휘발성 메모리장치를 ISPP(Incremental Step Pulse Program) 방식으로 프로그램하는 방법에 있어서,
    프로그램 동작시에 워드라인에 가해지는 최초의 프로그램 전압을 슬로프 형태로 인가하는 것을 특징으로 하고,
    상기 최초의 프로그램 전압의 인가는
    상기 프로그램 전압을 생성하는 제1단계;
    상기 프로그램 전압을 지연라인을 통해 워드라인에 전달하는 제2단계; 및
    상기 프로그램 전압을 워드라인에 전달하는 제3단계를 포함하여 이루어지는 것을 특징으로 하는
    비휘발성 메모리장치의 프로그램 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2항에 있어서,
    상기 제2단계는 상기 제3단계보다 먼저 수행되고,
    상기 제3단계의 개시 시점부터 상기 제2단계와 상기 제3단계는 동시에 수행 되는 것을 특징으로 하는 비휘발성 메모리장치의 프로그램 방법.
  4. 삭제
  5. 다수의 메모리 셀로 구성된 셀스트링을 구비하는 비휘발성 메모리장치를 이레이즈하는 방법에 있어서,
    이레이즈 동작시에 상기 메모리 셀의 웰 영역에 가해지는 최초의 이레이즈 전압을 슬로프 형태로 인가하는 것을 특징으로 하고,
    상기 최초의 이레이즈 전압의 인가는
    상기 이레이즈 전압을 생성하는 제1단계;
    상기 이레이즈 전압을 지연라인을 통해 상기 웰 영역에 전달하는 제2단계; 및
    상기 이레이즈 전압을 상기 웰 영역에 전달하는 제3단계를 포함하여 이루어지는 것을 특징으로 하는
    비휘발성 메모리장치의 이레이즈 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5항에 있어서,
    상기 제3단계의 개시 시점부터 상기 제2단계와 상기 제3단계는 동시에 수행되는 것을 특징으로 하는 비휘발성 메모리장치의 이레이즈 방법.
  7. 프로그램 전압을 생성하기 위한 프로그램 전압 생성부;
    상기 프로그램 전압을 워드라인으로 전달하기 위한 제1고전압 스위치;
    상기 프로그램 전압을 지연라인으로 전달하기 위한 제2고전압 스위치; 및
    상기 제2고전압 스위치의 출력을 전달받아 지연시켜 상기 워드라인으로 전달하는 상기 지연라인
    을 포함하는 비휘발성 메모리장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 7항에 있어서,
    상기 프로그램 전압 생성부로부터 상기 워드라인으로의 상기 프로그램 전압의 전달은 수회 ISPP(Incremental Step Pulse Program) 방식으로 이루어지며,
    최초의 상기 프로그램 전압이 전달시에, 상기 제2고전압 스위치가 상기 제1고전압 스위치보다 먼저 턴온되는 것을 특징으로 하는 비휘발성 메모리장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    최초의 상기 프로그램 전압 전달 이후에는,
    상기 제1고전압 스위치를 통해서만 상기 프로그램 전압이 전달되는 것을 특징으로 하는 비휘발성 메모리장치.
  10. 이레이즈 전압을 생성하기 위한 이레이즈 전압 생성부;
    상기 이레이즈 전압을 메모리 셀의 웰 영역으로 전달하기 위한 제1고전압 스위치;
    상기 이레이즈 전압을 지연라인으로 전달하기 위한 제2고전압 스위치; 및
    상기 제2고전압 스위치의 출력을 전달받아 상기 메모리 셀의 웰 영역으로 전달하기 위한 상기 지연라인
    을 포함하는 비휘발성 메모리장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10항에 있어서,
    상기 이레이즈 전압 생성부로부터 상기 메모리 셀의 웰 영역으로의 상기 이레이즈 전압의 전달은 수회 ISPE(Incremental Step Pulse Erase) 방식으로 이루어지며,
    최초의 상기 이레이즈 전압 전달시에, 상기 제2고전압 스위치가 상기 제1고 전압 스위치보다 먼저 턴온되는 것을 특징으로 하는 비휘발성 메모리장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11항에 있어서,
    최초의 상기 이레이즈 전압 전달 이후에는,
    상기 제1고전압 스위치를 통해서만 상기 이레이즈 전압이 전달되는 것을 특징으로 하는 비휘발성 메모리장치.
KR1020090091284A 2009-09-25 2009-09-25 비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법 KR101075996B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090091284A KR101075996B1 (ko) 2009-09-25 2009-09-25 비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090091284A KR101075996B1 (ko) 2009-09-25 2009-09-25 비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법

Publications (2)

Publication Number Publication Date
KR20110033695A KR20110033695A (ko) 2011-03-31
KR101075996B1 true KR101075996B1 (ko) 2011-10-21

Family

ID=43938061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090091284A KR101075996B1 (ko) 2009-09-25 2009-09-25 비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법

Country Status (1)

Country Link
KR (1) KR101075996B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100865804B1 (ko) * 2006-12-28 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 ｉｓｐｐ 전압 발생기 및 그프로그램 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100865804B1 (ko) * 2006-12-28 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 ｉｓｐｐ 전압 발생기 및 그프로그램 방법

Also Published As

Publication number Publication date
KR20110033695A (ko) 2011-03-31

Similar Documents

Publication Publication Date Title
JP3810985B2 (ja) 不揮発性半導体メモリ
US7633804B2 (en) Adjusting programming or erase voltage pulses in response to the number of programming or erase failures
KR100885782B1 (ko) 차지 트랩형 불휘발성 메모리 장치 및 그 프로그램 방법
US8023330B2 (en) Method of erasing a nonvolatile memory device
US8027200B2 (en) Reduction of quick charge loss effect in a memory device
JP4510072B2 (ja) 不揮発性半導体記憶装置とその書き込み方法
KR100937803B1 (ko) 플래시 메모리 디바이스에서의 선택적 저속 프로그래밍컨버전스
US20140301145A1 (en) Programming memory cells using smaller step voltages for higher program levels
US9082487B2 (en) Program method of nonvolatile memory device for having dense threshold voltage distribution by controlling voltage of bit line according to threshold voltage of memory cell
KR100521364B1 (ko) 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법
KR20180054315A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20130139598A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20090002471A (ko) 낸드형 플래쉬 메모리소자의 프로그램 방법
JP2007133995A (ja) 半導体集積回路装置
KR20130071686A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20190073128A (ko) 메모리 장치 및 그 동작 방법
JP2013045478A (ja) 不揮発性半導体記憶装置
CN106558342B (zh) 非易失性半导体存储装置及其擦除方法
JP5868381B2 (ja) 半導体記憶装置
JP5203442B2 (ja) チャネル熱電子注入プログラミング方法及び関連する装置
KR101075996B1 (ko) 비휘발성 메모리장치, 그의 프로그램 및 이레이즈 방법
KR101161393B1 (ko) 플래쉬 메모리 장치의 소거 방법
JP2009301679A (ja) 不揮発性半導体記憶装置とその書き込み方法
US20230317171A1 (en) All level coarse/fine programming of memory cells
US20230207018A1 (en) Charge loss acceleration during programming of memory cells in a memory sub-system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee