KR101051164B1 - Manufacturing Method of Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리세스 게이트 영역의 하부는 좁고, 상부는 넓은 이층구조의 리세스 게이트 영역을 형성하여 심(Seam)의 발생을 억제하고, 게이트와 리세스 게이트간의 오정렬 발생시 폴리실리콘층의 식각에 의한 상기 리세스 게이트 내의 폴리실리콘층의 손상에 대한 마진을 확보하고, 리세스 게이트 영역 형성시 셀프 얼라인(Self Align) 방식을 이용하여 추가적인 오정렬의 발생을 방지하는 기술을 나타낸다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, wherein the lower portion of the recess gate region is narrow and the upper portion forms a recess gate region having a wide two-layer structure to suppress the generation of seams, and between the gate and the recess gate. When a misalignment occurs, a margin for damage of the polysilicon layer in the recess gate due to the etching of the polysilicon layer is secured, and additional alignment is prevented by using a self alignment method when forming the recess gate region. Indicates a technique.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에에 따른 반도체 소자의 제조 방법을 도시한 단면도. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 리세스 게이트 영역의 하부는 좁고, 상부는 넓은 이층구조의 리세스 게이트 영역을 형성하여 심(Seam)의 발생을 억제하고, 게이트와 리세스 게이트간의 오정렬 발생시 폴리실리콘층의 식각에 의한 상기 리세스 게이트 내의 폴리실리콘층의 손상에 대한 마진을 확보하고, 리세스 게이트 영역 형성시 셀프 얼라인(Self Align) 방식을 이용하여 추가적인 오정렬의 발생을 방지하는 기술을 나타낸다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, wherein the lower portion of the recess gate region is narrow and the upper portion forms a recess gate region having a wide two-layer structure to suppress the generation of seams, and between the gate and the recess gate. When a misalignment occurs, a margin for damage of the polysilicon layer in the recess gate due to the etching of the polysilicon layer is secured, and additional alignment is prevented by using a self alignment method when forming the recess gate region. Indicates a technique.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the prior art.

도 1을 참조하면, 소자 분리 영역(20) 및 활성 영역이 구비된 반도체 기판 (10)상부를 소정 깊이 식각하여 리세스 게이트 영역을 형성하고, 상기 리세스 게이트 영역을 포함하는 반도체 기판(10) 전면에 게이트 산화막(30)을 형성하고, 상기 리세스 게이트 영역을 매립하는 폴리실리콘층(40) 및 텅스텐 실리사이드층(50)의 적층구조를 형성한다. 다음에, 상기 적층 구조를 식각하여 게이트 패턴을 형성하고, 상기 게이트 패턴 측벽에 스페이서(60)를 형성하여 게이트 전극을 형성한다. Referring to FIG. 1, an upper portion of the semiconductor substrate 10 including the device isolation region 20 and the active region is etched to a predetermined depth to form a recess gate region, and the semiconductor substrate 10 including the recess gate region. A gate oxide film 30 is formed on the entire surface, and a stacked structure of the polysilicon layer 40 and the tungsten silicide layer 50 filling the recess gate region is formed. Next, the stack structure is etched to form a gate pattern, and spacers 60 are formed on sidewalls of the gate pattern to form gate electrodes.

여기서, 'A'와 같이 리세스 게이트 영역의 측벽으로부터 폴리실리콘층(40)을 증착하는 과정에서 폴리실리콘층(40)이 중간에서 만나는 부분에 심(Seam)이 발생하게 되며, 게이트와 리세스 게이트간에 오정렬이 발생하는 경우 폴리실리콘층(40) 식각시 'B'와 같이 폴리실리콘층이 손상된다. Here, in the process of depositing the polysilicon layer 40 from the sidewall of the recess gate region as shown in 'A', a seam is generated at a portion where the polysilicon layer 40 meets in the middle, and the gate and the recess are formed. When misalignment occurs between the gates, the polysilicon layer is damaged, such as 'B', during etching of the polysilicon layer 40.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 게이트와 리세스 게이트간에 오정렬이 발생할 경우 상기 게이트 식각시 리세스 게이트 영역내의 폴리실리콘층의 식각 데미지가 발생한다. 이로 인해 게이트 산화막의 두께가 증가되어 트랜지스터의 포워드/리버스 모드간에 Vt가 변하게 되어 tWR 특성이나 Loff 특성에 영향을 미치게 된다. 또한, 리세스 게이트 영역을 폴리실리콘층으로 매립시 심(Seam)현상이 발생하게 되며 이러한 토폴러지는 상부 게이트층의 거칠기에 영향을 주어 게이트 저항의 증가를 유발하여 RC 딜레이를 증가시켜 소자의 속도를 저하시키는 문제점이 있다. In the semiconductor device manufacturing method according to the related art described above, when misalignment occurs between a gate and a recess gate, etching damage of the polysilicon layer in the recess gate region occurs during the gate etching. As a result, the thickness of the gate oxide film is increased to change Vt between the forward / reverse modes of the transistor, thereby affecting the tWR or Loff characteristics. In addition, seam phenomenon occurs when the recess gate region is filled with the polysilicon layer, and the topology affects the roughness of the upper gate layer, causing an increase in the gate resistance, thereby increasing the RC delay to increase the device speed. There is a problem of lowering.

상기 문제점을 해결하기 위하여, 리세스 게이트 영역의 하부는 좁고, 상부는 넓은 이층구조의 리세스 게이트 영역을 형성하여 심(Seam)의 발생을 억제하고, 게이트와 리세스 게이트간의 오정렬 발생시 폴리실리콘층의 식각에 의한 상기 리세스 게이트 내의 폴리실리콘층의 손상에 대한 마진을 확보하고, 리세스 게이트 영역 형 성시 셀프 얼라인(Self Align) 방식을 이용하여 추가적인 오정렬의 발생을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. In order to solve the above problem, the lower portion of the recess gate region is narrower, and the upper portion forms a recess gate region having a wide two-layer structure to suppress generation of seams, and a polysilicon layer when misalignment occurs between the gate and the recess gate. A method of manufacturing a semiconductor device which secures a margin for damage to the polysilicon layer in the recess gate by etching and prevents additional misalignment by using a self alignment method when forming a recess gate region. The purpose is to provide.

본 발명에 따른 반도체 소자의 제조 방법은Method for manufacturing a semiconductor device according to the present invention

반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계와,
상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 제 1 리세스를
형성하는 단계와,Forming a pad oxide film and a pad nitride film on the semiconductor substrate;
The pad nitride layer, the pad oxide layer, and the semiconductor substrate are etched to form a first recess.
Forming step,

상기 패드 산화막 측벽을 식각한 후 상기 패드 질화막을 제거하는 단계와,Removing the pad nitride layer after etching the sidewall of the pad oxide layer;

삭제delete

측벽이 식각된 상기 패드 산화막을 마스크로 상기 제 1 리세스 상측의 상기 반도체 기판을 식각하여 상기 제 1 리세스의 선폭보다 큰 선폭을 갖는 제 2 리세스를 형성하는 단계와,Etching the semiconductor substrate on the upper side of the first recess by using the pad oxide layer on which sidewalls are etched to form a second recess having a line width greater than the line width of the first recess;

상기 제 1 리세스 및 제 2 리세스를 포함하는 상기 반도체 기판 상부에 게이
트를 형성하는 단계를 포함하는 것을 특징으로 한다. A gay over the semiconductor substrate including the first and second recesses
Forming a trace.

삭제delete

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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

도 2a를 참조하면, 소자 분리 영역(110) 및 활성 영역이 구비된 반도체 기판(100) 상부에 패드 산화막(120) 및 패드 질화막(130)을 형성한 후 리세스 게이트 예정 영역을 소정 깊이 식각하여 제 1 차 리세스 게이트 영역(140)을 형성한다. Referring to FIG. 2A, after the pad oxide layer 120 and the pad nitride layer 130 are formed on the semiconductor substrate 100 including the device isolation region 110 and the active region, the recess gate predetermined region is etched to a predetermined depth. The first recess gate region 140 is formed.

도 2b를 참조하면, 제 1 리세스 게이트 영역(140) 측벽에 노출된 패드 산화막(120)을 양측으로 소정 두께 제거한다.Referring to FIG. 2B, the pad oxide layer 120 exposed on the sidewall of the first recess gate region 140 is removed to a predetermined thickness on both sides.

여기서, 패드 산화막(120)은 습식 식각 공정을 수행하여 10 내지 30nm의 두께로 제거되며 상기 제거된 두께는 후속 공정시 오버레이 마진을 결정하게 된다. Here, the pad oxide layer 120 is removed to a thickness of 10 to 30nm by performing a wet etching process, and the removed thickness determines the overlay margin in the subsequent process.

도 2c를 참조하면, 패드 질화막(130)을 제거한다. Referring to FIG. 2C, the pad nitride layer 130 is removed.

도 2d를 참조하면, 패드 산화막(120)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 제 2 리세스 게이트 영역(150)을 형성한다. Referring to FIG. 2D, the semiconductor substrate 100 is etched to a predetermined depth using the pad oxide film 120 as a mask to form the second recess gate region 150.

이때, 제 2 리세스 게이트 영역(150)은 제 1 리세스 게이트(140)의 폭보다 넓게 형성하여 리세스 게이트 영역의 상부가 넓고 하부가 좁은 이층구조의 리세스 게이트 영역이 형성되는 것이 바람직하다. In this case, the second recess gate region 150 may be formed to be wider than the width of the first recess gate 140 to form a recess gate region having a two-layer structure having a wide upper portion and a narrower lower portion thereof. .

상기 이층구조의 리세스 게이트 영역을 형성함으로써 게이트와 리세스 게이트 간의 오정렬이 발생하여 후속 공정인 게이트 식각시 폴리실리콘층의 손상이 발생하더라도 트랜지스터의 소스/드레인 접합 깊이 이내에 존재하는 경우 Vt에 영향이 없으며, 이층 구조의 깊이를 트랜지스터의 접합 깊이보다 낮게 할 경우 이층 구조의 리세스 게이트 영역의 폭만큼 영역내에서 오정렬에 의하여 Vt의 영향을 받지 않기 때문에 마진성 결함을 방지할 수 있다.By forming the recess gate region of the two-layer structure, misalignment occurs between the gate and the recess gate, so that the damage to the polysilicon layer occurs during the gate etching, which is a subsequent process. If the depth of the two-layer structure is lower than the junction depth of the transistor, marginal defects can be prevented because Vt is not affected by misalignment in the region by the width of the recess gate region of the two-layer structure.

도 2e를 참조하면, 제 1 및 제 2 리세스 게이트 영역(140, 150)을 포함하는 반도체 기판 전면(100)에 게이트 산화막(160), 폴리실리콘층(170) 및 텅스텐 실리사이드층(190)을 형성하고 식각하여 게이트를 형성한다. 다음에, 상기 게이트 측벽에 스페이서(200)를 형성하여 리세스 게이트 전극을 형성한다.Referring to FIG. 2E, the gate oxide layer 160, the polysilicon layer 170, and the tungsten silicide layer 190 may be formed on the front surface of the semiconductor substrate 100 including the first and second recess gate regions 140 and 150. Form and etch to form a gate. Next, spacers 200 are formed on sidewalls of the gate to form recess gate electrodes.

여기서, 리세스 게이트 영역에 폴리실리콘층(170)을 형성하는 과정에서 상기 리세스 게이트 하부의 폭이 좁아 심(Seam)의 발생없이 매립이 가능하게 되며, 상부의 넓어진 부분의 깊이가 얕아 심(Seam)이 최소화되며, 후속 임플란트 공정시 리세스 게이트 영역 상부의 오정렬로 인한 구조 변화로 후속 임플란트층의 소스부와 드레인부간의 비대칭성이 발생되어 트랜지스터의 Vt가 변화하게 되는데 이층 구조를 사용함으로써 Vt에 영향을 미치는 하부의 특성을 상부의 변화에 덜 민감하게 해주는 효과를 얻을 수 있기 때문에 트랜지스터의 오정렬 특성을 개선해 준다. Here, in the process of forming the polysilicon layer 170 in the recess gate region, the width of the lower portion of the recess gate is narrow, so that the filling is possible without generation of seams, and the depth of the upper portion is shallow. Seam) is minimized, and the asymmetry between the source and drain portions of the subsequent implant layer is caused by the structural change due to the misalignment of the upper portion of the recess gate region in the subsequent implant process, thereby changing the Vt of the transistor. This improves the misalignment characteristics of transistors because the effect of lowering the characteristics of the lower part affecting the upper part is less sensitive to changes in the upper part.

또한, C-할로의 경우 비트 라인 콘택 영역으로 부터 저장 전극 콘택 영역으로의 보론의 확산에 의한 상기 저장전극 콘택 영역의 E-필드 증가에 의한 리프레쉬 열화를 유발하게 되는데 본 발명의 경우 이러한 저장 전극 콘택 영역으로의 확산에 의한 E-필드 증가를 억제할 수 있기 때문에 상기 저장 전극의 순수한 리프레쉬 특성을 얻을 수 있다. In addition, in the case of the C-halo, a refresh degradation is caused by an increase in the E-field of the storage electrode contact region due to the diffusion of boron from the bit line contact region to the storage electrode contact region. Since the increase in the E-field due to diffusion into the region can be suppressed, the pure refresh characteristics of the storage electrode can be obtained.

본 발명에 따른 반도체 소자의 제조 방법은 리세스 게이트 영역의 하부는 좁고, 상부는 넓은 이층구조의 리세스 게이트 영역을 형성하여 심(Seam)의 발생을 억 제하고, 게이트와 리세스 게이트간의 오정렬 발생시 폴리실리콘층의 식각에 의한 상기 리세스 게이트 내의 폴리실리콘층의 손상에 대한 마진을 확보하고, 리세스 게이트 영역 형성시 셀프 얼라인(Self Align) 방식을 이용하여 추가적인 오정렬의 발생을 방지되는 효과가 있다. In the method of manufacturing a semiconductor device according to the present invention, a recessed gate region having a narrow two-layer structure is formed at a lower portion of the recess gate region and an upper portion thereof to suppress generation of seams, and misalignment between the gate and the recess gate. When it occurs, the margin of damage to the polysilicon layer in the recess gate due to the etching of the polysilicon layer is secured, and an additional misalignment is prevented by using a self alignment method when forming the recess gate region. There is.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (3)

반도체 기판 상부에 패드 산화막 및 패드 질화막을 형성하는 단계;Forming a pad oxide film and a pad nitride film on the semiconductor substrate; 상기 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 제 1 리세스를 형성하는 단계;Etching the pad nitride film, the pad oxide film, and the semiconductor substrate to form a first recess; 상기 패드 산화막 측벽을 식각한 후 상기 패드 질화막을 제거하는 단계;Removing the pad nitride layer after etching the sidewalls of the pad oxide layer; 측벽이 식각된 상기 패드 산화막을 마스크로 상기 제 1 리세스 상측의 상기 반도체 기판을 식각하여 상기 제 1 리세스의 선폭보다 큰 선폭을 갖는 제 2 리세스를 형성하는 단계; 및Etching the semiconductor substrate on the upper side of the first recess by using the pad oxide layer on which sidewalls are etched to form a second recess having a line width greater than the line width of the first recess; And 상기 제 1 리세스 및 제 2 리세스를 포함하는 상기 반도체 기판 상부에 게이트를 형성하는 단계; Forming a gate over the semiconductor substrate including the first and second recesses; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, The method of claim 1, 상기 제 2 리세스는 셀프 얼라인 방식으로 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. The second recess is a method of manufacturing a semiconductor device, characterized in that formed by etching in a self-aligned manner. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 패드 질화막을 제거하는 단계에서 In the step of removing the pad nitride film 상기 패드 질화막을 제거하는 공정은 습식 식각인 것을 특징으로 하는 반도체 소자의 제조 방법. The process of removing the pad nitride film is a method of manufacturing a semiconductor device, characterized in that the wet etching.
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