KR20090066493A - Semiconductor device and manufacturing of method the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로써, 보다 상세하게는, 게이트들 간의 간격을 증가시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can increase the distance between the gates.
현재 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라, 그에 대응해서, 트랜지스터의 채널 길이도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면 트랜지스터 구조로는 그 한계에 부딪히고 있다.As the design rule of the semiconductor device currently being developed is reduced, correspondingly, the channel length of the transistor is also reduced. As a result, in realizing the threshold voltage (Vt) target required by a specific device, the conventional planar transistor structure in terms of process and device is facing its limitations.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 3차원 구조의 게이트(Gate)를 갖는 모스펫 소자에 대한 연구가 활발히 진행되고 있다.Thus, as a way to overcome the above problems, the research on the MOSFET device having a gate (Gate) of the three-dimensional structure is actively proceeding.
자세하게, 상기 3차원 구조의 게이트란, 반도체 기판을 식각해서 형성된 유(U) 형상의 홈 또는 벌브(bulb) 형상의 홈 상에 게이트가 형성되는 게이트를 뜻하는 말이다. In detail, the gate having the three-dimensional structure means a gate in which a gate is formed on a U-shaped groove or a bulb-shaped groove formed by etching a semiconductor substrate.
이와 같은, 상기 3차원 구조의 게이트는, 유 형상 또는 벌브 형상의 홈 부분 을 채널 길이로 사용할 수 있기 때문에 전형적인 평면 구조의 게이트에 비해 유효채널길이(effective channel length)를 증가시킬 수 있는 장점을 가지고 있다.As such, the three-dimensional gate has an advantage of increasing the effective channel length compared to the gate of a typical planar structure because the groove portion of the oil or bulb shape can be used as the channel length. have.
한편, 반도체 소자의 고집적화로 인하여 게이트의 종횡비(aspect ratio)가 점점 증가하고 있는 추세에 있다.Meanwhile, due to the high integration of semiconductor devices, aspect ratios of gates are gradually increasing.
이처럼, 반도체 소자의 고집적화로 인하여 게이트의 종횡비가 점차 증가하게 되면 후속의 랜딩플러그콘택(Landing Plug Contact) 형성 공정시, 리소그라피(lithography)의 한계로 인해 랜딩플러그콘택의 낫-오픈(Not-Open) 현상 등이 발생하게 된다.As such, if the aspect ratio of the gate is gradually increased due to the high integration of semiconductor devices, the not-open of the landing plug contact may occur due to the limitation of lithography in the subsequent forming process of the landing plug contact. Phenomenon occurs.
아울러, 상기 게이트들 간의 절연을 위하여, 또는, 게이트와 랜딩플러그콘택 간의 절연을 위하여 스페이서(spacer) 공정을 진행하고 있는 현 시점에서 게이트의 종횡비가 점점 증가하게 될수록 랜딩플러그콘택의 낫-오픈 현상은 점점 더 심화 될 것이라 예상된다.In addition, the sickle-opening phenomenon of the landing plug contact may be increased as the aspect ratio of the gate is gradually increased for the insulation between the gates or the spacer process for the insulation between the gate and the landing plug contact. It is expected to deepen further.
본 발명은 게이트들 간의 간격을 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can increase the distance between gates.
본 발명은, 제1홈 및 제2홈으로 구성된 계단 형 홈을 구비한 반도체기판; 상기 제1홈의 양측벽에 닿지 않도록 상기 계단 형 홈 상에 형성된 게이트; 및 상기 게이트 양측벽에 상기 제1홈을 매립하도록 형성된 스페이서;를 포함하는 반도체 소 자를 제공한다.The present invention is a semiconductor substrate having a stepped groove consisting of a first groove and a second groove; A gate formed on the stepped grooves so as not to contact both side walls of the first grooves; And a spacer formed to fill the first groove in both sidewalls of the gate.
여기서, 상기 계단 형 홈은, 상기 제1홈이 상기 제2홈 보다 큰 폭을 가지고 상기 제2홈의 상단부에 배치된 구조인 것을 특징으로 한다.The stepped groove may have a structure in which the first groove has a width greater than that of the second groove and is disposed at an upper end of the second groove.
상기 제1홈은 100∼2000Å의 깊이를 갖는 것을 특징으로 한다.The first groove is characterized in that it has a depth of 100 ~ 2000Å.
상기 제2홈은 100∼2000Å의 깊이를 갖는 것을 특징으로 한다.The second groove is characterized in that it has a depth of 100 ~ 2000Å.
상기 계단 형 홈 상에 형성된 게이트는, 게이트 절연막, 폴리실리콘막, 금속막 및 하드마스크막으로 적층 구조를 갖는 것을 특징으로 한다.The gate formed on the stepped groove has a laminated structure of a gate insulating film, a polysilicon film, a metal film, and a hard mask film.
상기 폴리실리콘막은 상기 계단 형 홈 상단부까지 매립된 것을 특징으로 한다.The polysilicon film is embedded to the upper end of the stepped groove.
상기 폴리실리콘막과 금속막 사이에 베리어막을 더 포함하는 것을 특징으로 한다.A barrier film is further included between the polysilicon film and the metal film.
상기 베리어막은 텅스텐실리콘막, 텅스텐질화막, 티타늄막, 티타늄질화막 및 텅스텐실리콘질화막 중 어느 하나 이상의 막으로 형성된 것을 특징으로 한다.The barrier film is formed of any one or more of tungsten silicon film, tungsten nitride film, titanium film, titanium nitride film and tungsten silicon nitride film.
또한, 본 발명은 반도체기판을 식각하여 제1홈과 제2홈으로 구성된 계단 형 홈을 형성하는 단계; 상기 제1홈의 양측벽에 닿지 않도록 상기 계단 형 홈 상에 게이트를 형성하는 단계; 및 상기 게이트 양측벽에 상기 제1홈을 매립하도록 스페이서를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In addition, the present invention comprises the steps of forming a stepped groove consisting of a first groove and a second groove by etching the semiconductor substrate; Forming a gate on the stepped groove so as not to contact both side walls of the first groove; And forming a spacer to fill the first groove in both sidewalls of the gate.
여기서, 상기 제1홈과 제2홈으로 구성된 계단 형 홈을 형성하는 단계는, 상기 반도체기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈을 포함한 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 제1홈의 측벽에 희 생 스페이서를 형성하는 단계; 및 상기 희생 스페이서를 이용하여 상기 제1홈의 저면 아래인 반도체기판 부분을 식각하여 상기 제1홈 보다 작은 폭을 갖는 제2홈을 형성하는 단계;로 구성되는 것을 특징으로 한다.Here, the step of forming a stepped groove consisting of the first groove and the second groove, etching the semiconductor substrate to form a first groove; Forming an insulating film on the semiconductor substrate including the first groove; Etching the insulating film to form a spacer spacer on a sidewall of the first groove; And etching a portion of the semiconductor substrate under the bottom of the first groove by using the sacrificial spacer to form a second groove having a width smaller than that of the first groove.
상기 절연막은 질화막 계열의 막으로 형성하는 것을 특징으로 한다.The insulating film is formed of a nitride film-based film.
상기 절연막은 50∼500Å 두께로 형성하는 것을 특징으로 한다.The insulating film is formed to a thickness of 50 to 500 kPa.
상기 제1홈은 100∼2000Å 깊이로 형성하는 것을 특징으로 한다.The first groove is formed to a depth of 100 ~ 2000Å.
상기 제2홈은 100∼2000Å 깊이로 형성하는 것을 특징으로 한다.The second groove is characterized in that it is formed to a depth of 100 ~ 2000Å.
상기 게이트는, 게이트 절연막, 폴리실리콘막, 금속막 및 하드마스크막으로 적층되도록 형성하는 것을 특징으로 한다.The gate is formed so as to be laminated with a gate insulating film, a polysilicon film, a metal film, and a hard mask film.
상기 폴리실리콘막은 상기 계단 형 홈 상단부까지 매립되게 형성하는 것을 특징으로 한다.The polysilicon film is formed to be buried up to the upper end of the stepped groove.
상기 폴리실리콘막과 금속막 사이에 베리어막을 형성하는 것을 특징으로 한다.A barrier film is formed between the polysilicon film and the metal film.
상기 베리어막은 텅스텐실리콘막, 텅스텐질화막, 티타늄막, 티타늄질화막 및 텅스텐실리콘질화막 중 어느 하나 이상의 막으로 형성하는 것을 특징으로 한다.The barrier film may be formed of any one or more of a tungsten silicon film, a tungsten nitride film, a titanium film, a titanium nitride film, and a tungsten silicon nitride film.
상기 스페이서는 상기 게이트가 형성되지 않은 제1홈의 폭과 동일한 두께를 갖도록 형성하는 것을 특징으로 한다.The spacer may be formed to have the same thickness as the width of the first groove in which the gate is not formed.
본 발명은 계단 형 홈의 양측 상단부에 닿지 않는 형태로 게이트를 형성하고, 상기 게이트가 닿지 않은 계단 형 홈 부분이 매립되도록 상기 게이트 양측벽에 스페이서를 형성함으로써, 종래 대비 게이트들 간의 간격을 증가시킬 수 있다.The present invention forms a gate in a shape that does not touch the upper end of both sides of the stepped groove, and by forming a spacer on both side walls of the gate so that the stepped groove portion is not touched by the gate, thereby increasing the distance between the gate compared to the conventional Can be.
따라서, 본 발명은 랜딩플러그콘택 형성시 랜딩플러그콘택의 낫-오픈 현상을 방지할 수 있다.Therefore, the present invention can prevent the sickle-open phenomenon of the landing plug contact when the landing plug contact is formed.
또한, 본 발명은 상기 게이트의 폴리실리콘막을 상기 계단 형 홈 상단부까지 매립되게 형성함으로써, 상기 폴리실리콘막의 높이를 낮출 수 있고, 이를 통해, 게이트 전체의 높이를 획기적으로 감소시킬 수 있다.In addition, the present invention can form a polysilicon film of the gate to the upper end of the stepped groove, thereby lowering the height of the polysilicon film, through which it is possible to significantly reduce the height of the entire gate.
본 발명은, 제1홈과 제2홈으로 구성된 계단 형 홈 상에 게이트를 형성하되, 상기 제1홈의 양측벽에 닿지 않는 형태로 상기 계단 형 홈 상에 게이트를 형성한다.According to the present invention, a gate is formed on a stepped groove formed of a first groove and a second groove, and the gate is formed on the stepped groove so as not to contact both side walls of the first groove.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
도시된 바와 같이, 제1홈(161)과 제2홈(162)으로 구성되며, 상기 제1홈(161)이 상기 제2홈(162) 보다 큰 폭을 갖으면서 상기 제2홈(162)의 상단부에 배치된 구조를 갖는 계단 형 홈(160) 상에 상기 제1홈(161)의 양측벽에 닿지 않도록 게이트(180)가 형성되고, 상기 제1홈(180)을 매립하도록 상기 게이트(180)의 양측벽에 스페이서(190)가 형성된다.As shown, the
상기 게이트(180) 형성시, 상기 게이트의 전극 물질인 폴리실리콘막(182)은 상기 계단 형 홈(160) 상단부까지 매립된 형태로 형성한다.When the
따라서, 본 발명은 게이트들 간의 간격을 증가시킬 수 있게 되어, 이를 통해, 랜딩플러그콘택 형성시 랜딩플러그콘택의 낫-오픈 현상을 방지할 수 있게 된 다.Therefore, the present invention can increase the spacing between the gates, thereby preventing the sick-open phenomenon of the landing plug contact when forming the landing plug contact.
또한, 본 발명은 상기 폴리실리콘막이 상기 계단 형 홈 상단부까지 형성함으로써, 상기 폴리실리콘막이 홈의 상단부 보다 더 높게 형성되는 종래 기술 대비 폴리실리콘막의 높이를 감소시킬 수 있다.In addition, the present invention can reduce the height of the polysilicon film compared to the prior art in which the polysilicon film is formed to the upper end of the stepped groove, the polysilicon film is formed higher than the upper end of the groove.
따라서, 본 발명은 게이트의 전체 높이를 감소시킬 수 있게 되어, 이로 인해, 상기 게이트의 높이가 증가함에 따라 발생되는 현상들을 방지할 수 있다.Accordingly, the present invention can reduce the overall height of the gate, thereby preventing phenomena occurring as the height of the gate increases.
미설명된 도면 부호 100은 반도체기판을, 110은 소자분리막, 111은 소자분리용 제1절연막을, 112은 소자분리용 제2절연막을, 181은 게이트 절연막을, 183은 베리어막을, 184는 금속막을, 185은 하드마스크막을 각각 나타낸다.100 is a semiconductor substrate, 110 is a device isolation film, 111 is a first insulating film for device isolation, 112 is a second insulating film for device isolation, 181 is a gate insulating film, 183 is a barrier film, 184 is a
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.2A to 2G are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 소자분리영역 및 활성영역을 포함하는 반도체기판(100)의 소자분리영역 내에 공지된 공정에 따라 소자분리용 제1절연막(111)과 소자분리용 제2절연막(112)을 포함하는 소자분리막(110)을 형성한다. Referring to FIG. 2A, the
상기 소자분리용 제1절연막(111)은 스핀 온 절연막(Spin On Dilectric. 이하, "SOD막"이라 칭함, 111)으로 형성하고, 상기 소자분리용 제2절연막(112)은 고밀도 플라즈마(High Density Plasma. 이하, "HDP")절연막으로 형성한다.The device isolation first insulating
그런다음, 상기 소자분리막(110)을 포함한 반도체기판(100) 상에 스크린 산화막(미도시)을 형성한 후, 상기 스크린 산화막이 형성된 반도체기판(100)에 웰(Well) 형성용 이온주입(120)을 수행하여 반도체기판 내에 웰(Well)을 형성한다.Then, after forming a screen oxide film (not shown) on the
도 2b를 참조하면, 상기 웰이 형성된 반도체기판(100) 상에 하드마스크용 질화막(130)과 비정질 탄소막(140)을 증착한 후, 상기 비정질 탄소막(140) 상에 반도체기판의 리세스될 영역을 노출시키는 감광막패턴(150)을 형성한다.Referring to FIG. 2B, a hard
그런다음, 상기 감광막패턴(150)을 이용하여 비정질 탄소막(140)을 식각한다.Then, the
도 2c를 참조하면, 상기 감광막패턴을 제거한 후, 상기 비정질 탄소막(140)을 이용하여 상기 질화막(130)을 식각하여 질화막으로 이루어진 하드마스크 패턴(130p)을 형성한다.Referring to FIG. 2C, after removing the photoresist layer pattern, the
그런다음, 상기 비정질 탄소막을 제거한 후, 상기 하드마스크 패턴(130p)을 이용하여 상기 노출된 반도체기판(100) 부분을 식각하여 제1홈(161)을 형성한다.Then, after removing the amorphous carbon film, the exposed portion of the
상기 제1홈(161)은 100∼2000Å 깊이로 형성한다.The
도 2d를 참조하면, 상기 제1홈(161)을 포함한 상기 하드마스크 패턴(130p) 상에 절연막을 형성한다. 상기 절연막은 질화막 계열의 막을 사용하여 50∼500Å 두께로 형성한다.Referring to FIG. 2D, an insulating film is formed on the hard mask pattern 130p including the
그런다음, 상기 절연막을 식각하여 상기 제1홈(161)의 측벽 상에 희생 스페이서(190)를 형성한다.Thereafter, the insulating layer is etched to form a
도 2e를 참조하면, 상기 희생 스페이서(190)를 이용하여 상기 제1홈(161)의 저면 아래인 반도체기판(100) 부분을 식각하여 상기 제1홈(161) 보다 작은 폭을 갖는 제2홈(162)을 형성하고, 이로써, 상기 제1홈(161)과 제2홈(162)으로 이루어진 계단 형 홈(160)을 형성한다.Referring to FIG. 2E, a portion of the
상기 제2홈(162)은 100∼2000Å 깊이로 형성한다.The
그런다음, 상기 희생 스페이서를 습식 식각으로 제거한다.The sacrificial spacer is then removed by wet etching.
도 2f를 참조하면, 상기 계단 형 홈(160)을 포함한 반도체기판(100) 상에 게이트 절연막(181), 폴리실리콘막(182), 베리어막(barrier layer, 183), 금속 막(184) 및 하드마스크막(185)을 차례로 증착한다.Referring to FIG. 2F, a
상기 폴리실리콘막(182)은 상기 계단 형 홈(160) 상단부까지 매립되도록 형성한다. 즉, 상기 폴리실리콘막(182)은 상기 계단 형 홈(160) 내에만 매립되게 형성한다.The
여기서, 상기 폴리실리콘막(182)을 상기 계단 형 홈(160) 상단부까지 형성함으로써, 상기 폴리실리콘막의 높이를 감소시킬 수 있고, 그래서, 후속의 게이트 전체 높이를 낮출 수 있게 된다.Here, by forming the
상기 베리어막(183)은 텅스텐실리콘막, 텅스텐질화막, 티타늄막, 티타늄질화막 및 텅스텐실리콘질화막 중 어느 하나 이상의 막으로 형성하며, 상기 금속막(184)은 텅스텐막으로 형성한다.The
그런다음, 상기 하드마스크막(185), 금속(184), 베리어막(183)과 폴리실리콘막(182) 및 상기 게이트 절연막(181)을 식각하여 상기 계단 형 홈(160) 상에 게이트(180)를 형성한다.Thereafter, the
상기 게이트(180)는 상기 제1홈(161)의 양측벽에 닿지 않는 형태로 형성한다. 바람직하게, 상기 제1홈(161)의 양측벽에 후속의 스페이서가 형성될 공간을 남겨둔 채 게이트(180)를 형성한다. The
도 2g를 참조하면, 상기 게이트(180)가 형성된 반도체기판(100) 상에 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 식각해서 상기 제1홈(161)의 양측벽을 포함하여 상기 게이트(180) 양측에 스페이서(190)를 형성한다.Referring to FIG. 2G, a spacer insulating film is deposited on the
상기 스페이서는(190) 상기 게이트(180)가 형성되지 않은 제1홈(161)의 폭과 동일한 두께를 갖도록 형성한다. The
이후, 도시하지는 않았으나, 상기 스페이서가 형성된 게이트들 사이에 랜딩플러그콘택을 형성한 후, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.Subsequently, although not shown, a landing plug contact is formed between the gates on which the spacers are formed, and then a series of known subsequent processes are sequentially performed to manufacture a semiconductor device according to an exemplary embodiment of the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1는 본 발명의 실시예에 따른 반도체 소자를 보여주는 단면도.1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2G are cross-sectional views of processes for explaining a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100: 반도체기판 110: 소자분리막100: semiconductor substrate 110: device isolation film
111: 소자분리용 제1절연막 112: 소자분리용 제2절연막111: first insulating film for device isolation 112: second insulating film for device isolation
120: 이온주입 130: 질화막120: ion implantation 130: nitride film
130p: 하드마스크 패턴 140: 비정질 탄소막130p: hard mask pattern 140: amorphous carbon film
150: 감광막 패턴 160: 계단 형 홈150: photoresist pattern 160: stair groove
161: 제1홈 162: 제2홈161: first groove 162: second groove
170: 희생 스페이서170: sacrificial spacer
180: 게이트 181: 게이트 절연막180: gate 181: gate insulating film
182: 폴리실리콘막 183: 베리어막182: polysilicon film 183: barrier film
184: 금속 계열의 막 185: 하드마스크막184: metal film 185: hard mask film
190: 스페이서190: spacer
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2007
- 2007-12-20 KR KR1020070134049A patent/KR20090066493A/en not_active Application Discontinuation
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