KR101020810B1 - 이방성 하이-ｋ 게이트 유전체를 가지는 트랜지스터 소자 - Google Patents

이방성 하이-ｋ 게이트 유전체를 가지는 트랜지스터 소자 Download PDF

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Abstract

전계 효과 트랜지스터(300)는 이방성 유전체(305)를 포함하는 게이트 절연층을 포함한다. 상기 방향은 상기 게이트 절연층에 평행인 제1 유전율이 상기 게이트 절연층에 수직인 제2 유전율보다 상당히 작도록 선택된다.

Description

이방성 하이-Ｋ 게이트 유전체를 가지는 트랜지스터 소자{TRANSISTOR ELEMENT HAVING AN ANISOTROPIC HIGH-K GATE DIELECTRIC}
본 발명은 0.1㎛ 또는 그보다 작은 최소 피쳐 사이즈들의 트랜지스터 소자들을 포함하는 매우 정교한 집적 회로에 관한 것으로, 특히, 2nm 또는 그보다 작은 산화물 커패시턴스 동등 두께(capacitive equivalent thickness:CET)의 두께를 가지는 유전체를 포함하는 고용량성 게이트 구조들에 관한 것이다.
현재의 집적 회로들에 있어서, 최소 피쳐 사이즈들은 점차 감소하고 있는바, 현재에는 0.1㎛에 근접하고 있으며 가까운 미래에는 0.08㎛가 될 것으로 전망된다. 피쳐 사이즈를 점차적으로 감소시킴에 따라 나타날 수 있는 다수의 문제점들 중에서, 하나의 필연적인 문제점이 디바이스 치수들의 추가적인 축소를 허용하기 위하여 해결되어야만 하는바, 이에 대해서는 후술될 것이다. 현재, 방대한 양의 집적 회로들이 실리콘을 기반으로 하는데, 이는 실질적으로 제한되지 않은 이용가능성, 잘 알려진 특성들 및 지난 50년 동안에 수집된 경험 때문이며, 따라서, 차세대 회로들에 대해서도 실리콘은 여전히 선택 가능한 물질로 남아있을 것이다. 반도체 디바이스들을 제조하는데 있어서 실리콘이 중요하게 여겨지는 이유들 중 하나는, 서로 다른 영역들을 신뢰성 있게 전기적으로 절연시킬 수 있는 실리콘/실리콘 이산화물(silicon/silicon dioxide) 경계면의 우수한 특성이다. 실리콘/실리콘 이산화물 경계면(interface)은 고온에서 안정적이며 따라서, 고온의 후속 공정들이 필요에 따라 수행될 수 있게 해주는데, 이러한 후속 공정들로는 예컨대, 상기 경계면의 전기적 특성들의 희생 없이 불순물을 활성화시키기 위한 어닐링 공정 및 결정 손상을 복구하기 위한 어닐링 공정 등을 들 수 있다.
대부분의 현대적인 집적 회로들은 다수의 전계 효과 트랜지스터들을 포함하고 있는데, 앞서 언급한 이유 때문에, 폴리실리콘 게이트 전극을 실리콘 채널 영역으로부터 분리시키는 게이트 절연층으로서 실리콘 이산화물(또는 '이산화실리콘' 라고도 함)이 선호되고 있다. 전계 효과 트랜지스터들의 디바이스 성능을 점차 향상시키는데 있어서, 채널 영역의 길이는 스위칭 속도 및 구동 전류 성능을 향상시키기 위하여 계속적으로 감소되어 왔다. 트랜지스터 성능이, 주어진 공급 전압에 대하여 바람직한 전류를 제공하도록 채널 영역의 표면을 충분히 높은 전하 밀도로 반전시키기 위하여 게이트 전극에 제공되는 전압에 의해 제어되기 때문에, 게이트 전극, 채널 영역 및 그 사이에 위치한 이산화실리콘에 의해 형성되는 커패시터에 의해 제공되는 일정한 정도의 용량성 커플링이 유지되어야 한다. 채널 길이를 감소시키게 되면, 트랜지스터 동작 동안에 소위 짧은 채널 동작(short channel behavior)을 방지하기 위하여, 증가된 용량성 커플링이 요구된다는 점이 밝혀졌다.상기 짧은 채널 동작은 증가된 누설 전류와 채널 길이에 대한 문턱 전압의 의존성을 야기한다. 상대적으로 낮은 공급 전압과 그에 따라 감소된 문턱 전압을 가지는 과감히 축소된(aggresively scaled) 트랜지스터 디바이스들은, 누설 전류의 지수적인 증가를 경험할 수도 있으며, 따라서 상기 짧은 채널 동작을 실질적으로 회피하기 위해서는, 채널 영역에 대한 게이트 전극의 용량성 커플링도 이에 상응하게 증가되어야만 한다. 따라서, 이산화실리콘 층의 두께는 상기 게이트와 채널 영역 사이에서 요구되는 커패시턴스를 제공하기 위하여 대응적으로 감소되어야 한다. 예를 들어, 0.13㎛의 채널 길이는, 대략 2-3nm 범위의 이산화실리콘 두께를 필요로 하고, 0.08㎛의 게이트 길이는 대략 1.2nm의 얇은 이산화실리콘으로 이루어진 게이트 유전체를 필요로 할 수 있다. 비록, 일반적으로는 극히 짧은 채널을 가지는 고속 트랜지스터 소자들이 고속 애플리케이션들에서 바람직하게 사용될 수 있지만, 더 긴 채널을 가지는 트랜지스터 소자들은 저장 트랜지스터 소자들과 같은 보다 범용의(less critical) 애플리케이션에서 사용될 수 있는 반면, 극히 얇은 산화실리콘 게이트 절연층을 통해 전하 캐리어들의 직접적인 터널링에 의해 야기되는 상대적으로 높은 누설 전류는, 동작-유도(performance-driven) 회로들에 대하여 수용가능하지 않은 1-2nm 범위 내의 산화물 두께에 대한 수치들에 도달할 수 있다.
따라서, 게이트 절연층을 위한 물질로서 이산화실리콘을 대체하는 것이 고려되어 왔으며 특히, 매우 얇은 이산화실리콘 게이트 층들에 대하여 고려되었다. 가능한 대안적인 물질들은, 상당히 큰 유전율을 갖는 물질들을 포함하는바, 따라서 대응적으로 형성된 게이트 절연층의 물리적으로 더 두꺼운 두께는, 매우 얇은 이산화실리콘 층에 의해 획득될 수 있었던 용량성 커플링을 제공할 수 있다. 통상적으로, 이산화실리콘과의 특정한 용량성 커플링을 획득하기 위해 요구되는 두께는 커패시턴스 동등 두께(capacitive equivalent thickness:CET)라고 언급된다. 따라서, 얼핏 보기에, 1nm 이하의 커패시턴스 동등 두께를 획득하기 위한 간단한 방법은 이산화실리콘을 단순히 하이-k(high-k) 물질로 교체하는 것이라고 생각될 수 있다. 이러한 관점에 따른 접근법들 중 하나는, 산화실리콘 층 내에 질소를 주입함으로써 유전 상수를 증가시키는 것이다. 그러나, 그 하부에 위치한 채널 영역에 침투함이 없이, 극도로 얇은 이산화실리콘 층 내부에 질소를 신뢰성 있게 위치시키는 것이 어렵기 때문에 상기 접근법은 그다지 전망이 있어 보이지 않는다. 더욱이, 이산화실리콘에 질소를 주입하는 것은 밴드 갭을 감소시키며 따라서, 주어진 최대 누설 전류에 대하여, 게이트 커패시턴스는 오직 근소한 만큼만 증가할 것이다.
따라서, k가 대략 25인 산화탄탈륨(Ta2O5) 및 k가 대략 150인 스트론튬 티타늄 산화물(SrTiO3)과 같은 고유전율 물질들로 이산화실리콘을 교체하는 것이 제안된다. 게이트 유전체로 고유전율 물질들을 적용하는 경우, 잘 확립된 공정 시퀀스들과 이러한 물질들의 처리를 통합함에 따라 수반되는 여러가지 문제점들 이외에도, 채널 영역 내의 캐리어 이동도는 이러한 고유전율 물질들에 의해 상당히 영향을 받는다. 따라서, 비록 고용량성 커플링이 제공되더라도, 감소된 캐리어 이동도에 의하여 이러한 트랜지스터 소자들의 디바이스 성능이 저하되며, 따라서 고유전율 물질을 사용함으로써 얻을 수 있었던 장점들이 적어도 부분적으로 상쇄된다.
따라서, 트랜지스터 소자들의 미래의 스케일링을 위하여, 고용량성 커플링이 요구된다고 보여지나, 트랜지스터 디바이스의 구동 전류 성능을 결정하는 캐리어 이동도가 부당하게 악영향을 받아서는 안된다.
일반적으로, 본 발명은, 유전 물질의 약하게 결합된 전하 구름들에 의해 야기되는 게이트 유전체의 고유전율이, 채널 영역에서의 전하 캐리어들의 흐름 방향에 실질적으로 수직한 각도 범위만으로 효과적으로 제한될 수 있다는, 본 발명의 발명자들의 발견에 기초한다. 약하게 결합된 전하 구름들과 전하 캐리어들과의 전자기 상호작용에 의해서 게이트 전극과 채널 영역 사이의 용량성 커플링이 실질적으로 결정되기 때문에, 반전층이 효과적으로 생성되는 반면에, 채널 영역 내의 전하 캐리어들과 유전체 내의 전하 구름들 간의 측면 커플링(lateral coupling)은 낮게 유지된다.
본 발명의 예시적인 일 실시예에 따르면, 전계 효과 트랜지스터는 활성 영역 위에 형성되고 하이-k 유전체를 포함하는 게이트 절연층을 포함하며, 여기서 상기 게이트 절연층에 수직인 하이-k 유전체의 유전율은 상기 게이트 절연층에 평행인 유전율보다 더 높다.
추가적인 예시적인 실시예에 따르면, 기판 위에 하이-k 게이트 절연층을 형성하는 방법은 제1 방향에 따라 제1 유전율을, 제2 방향에 따라 제2 유전율을 가지는 이방성 유전 물질을 에피택시얼하게 성장시키는 단계를 포함하며, 여기서 상기 제2 유전율은 상기 제1 유전율보다 크다. 적어도 하나의 공정 파라미터가 상기 기판 표면에 실질적으로 수직인 제2 방향을 조절하기 위하여 제어된다.
본 발명의 또 다른 예시적인 실시예에 따르면, 하이-k 유전체 게이트 절연층을 형성하는 방법은, 활성 반도체 영역이 그 위에 형성된 기판을 제공하는 단계를 포함한다. 이어서, 유전층을 형성하기 위하여 이방성 유전 물질이 증착되고, 상기 기판은 후속적으로 어닐링된다. 상기 증착하는 단계 및 어닐링하는 단계 중 적어도 하나의, 적어도 하나의 공정 파라미터는 유전층에 평행한 제1 유전율이 상기 유전층에 수직한 제2 유전율보다 크도록 결정 방향을 조절하기 위하여 제어된다.
본 발명의 또 다른 실시예에 따르면, 대략 2nm보다 작은 커패시턴스 동등 두께를 가지는 게이트 절연층을 형성하는 방법은, 적어도 두 개의 서로 다른 방향에서 서로 다른 유전율을 가지는 결정 유전체를 선택하는 단계를 포함한다. 상기 방법은 고유전율에 대응하는 방향이 실질적으로 기판의 표면에 수직이 되도록 기판 위에 결정 유전체를 형성하기 위하여 공정 파라미터 세팅을 결정하는 단계를 더 포함한다. 결국, 상기 결정 유전체는 상기 파라미터 세팅에 일치되도록 형성된다.
본 발명의 또 다른 예시적인 실시예에 따르면, 전계 효과 트랜지스터는 2nm보다 적은 커패시턴스 동등 두께를 가지는 게이트 절연층을 포함하며, 여기서 상기 게이트 절연층은 유전층을 포함한다. 상기 유전층에 수직인 유전율대 상기 유천층에 평행인 유전율의 비율은 1.2보다 크거나 같다.
본 발명은 첨부된 도면과 일치하는 이하의 설명을 참조하여 이해될 수 있으며, 동일한 도면부호는 동일한 구성요소를 나타낸다.
도 1a는 이방성 게이트 유전체를 포함하는 전계 효과 트랜지스터의 단면도를 개략적으로 도시한다.
도 1b는 이방성 유전체의 단순화된 모델을 개략적으로 도시한다.
도 1c는 기존의 실질적인 등방성 유전체의 단순화된 모델을 도시한다.
도 2는 이산화티타늄 결정체의 기본 셀을 도시한다.
도 3은 본 발명의 추가적인 예시적인 실시예에 따라 게이트 유전체를 가지는 전계 효과 트랜지스터를 도시한다.
본 발명은 다양한 변형물과 대체 형상에 적용하기 쉬우나, 본원의 구체적인 설명은 도면에 예시된 방식에 의해 보여지며 여기서 상세히 설명된다. 그러나, 본원에서 특정 실시예들의 설명은 본 발명을 개시된 특정 형태들로 한정하는 것이 아니라, 첨부된 청구항들에 의해 정의된 발명의 사상과 범위 내에 있는 모든 변형물, 균등물과 대체물을 포함한다는 것을 이해해야 한다.
본 발명의 구체적인 실시예가 이하에서 설명된다. 명확히 하기 위하여, 실제 구현되는 모든 형태들이 상세한 설명에서 기술되는 것은 아니다. 물론 임의의 실제적인 구체화 단계에 있어서, 구현예에 따라 변경될 수 있는 시스템 관련 제약 및 비즈니스 관련 제약에 따르는 것과 같이 개발자들의 구체적 목적을 성취하기 위해서, 실시예별로 특정한 수 많은 결정들이 이루어져야 함을 유의해야 한다. 게다가, 그러한 개발 노력은 복잡하고 시간 소비가 따르나, 개시된 내용을 습득한 당업자에게는 일상적인 작업이라는 사실을 유의해야 한다.
본 발명은 첨부된 도면을 참조하여 설명될 것이다. 비록, 반도체 소자의 다양한 영역과 구조들이 매우 정교하고, 샤프한 구성 및 프로파일을 갖는 것으로 도시되었으나, 해당 기술 분야의 당업자라면, 실제로는 이러한 영역과 구조가 도면에 도시된 바와 같이 정교하지 않음을 이해할 것이다. 게다가, 도면에 도시된 다양한 피처들과 도핑된 영역의 상대적인 사이즈는, 제조된 소자의 이들 피처들 또는 영역들의 사이즈와 비교하여 확대되거나 감소될 수 있다. 그럼에도 불구하고, 첨부된 도면은 본 발명의 구체적인 예를 설명하기 위해 포함된다. 여기서 사용되는 단어와 어구는 관련된 기술에 있어 당업자가 이해하는 단어 및 어구와 일치된 의미를 갖도록 이해되고 해석되어야 한다. 용어 또는 어구의 특별한 정의 즉, 그 기술에 있어 당업자에 의해 이해되는 일반적이고 관습적인 의미와 구분되는 정의는 여기서의 용어 또는 어구의 일관되는 사용에 의해 함축하고자 하지 않는다. 용어 또는 어구는 특별한 의미 즉, 기술된 당업자에 의해 이해되는 이상의 의미를 갖도록 확장될 때, 그러한 특별한 정의는 직접적이고 뚜렷하게 그 용어와 어구의 특별한 정의를 제공하는 정의 방식으로 발명의 상세한 설명에 언급될 것이다.
현재, 0.1㎛ 및 그보다 짧은 채널 길이가 요구되는 2nm 또는 그 이하의 캐패시턴스 동동 두께를 획득하기 위하여 이산화실리콘 또는/및 질산화실리콘을 교체할 수 있는 물질들을 찾기 위해 많은 노력들이 행해지고 있다. 지금까지 산화지르코늄, 산화하프늄, 산화티타늄 등과 같은 다수의 후보들이 확인되었다. 하지만, 이러한 하이-k 물질들을 사용하면, 누설 전류의 증가 없이 2nm보다 얇은 커패시턴스 동등 두께가 획득될 수 있을 것으로 예상되나, 기존의 접근법들은 채널 영역에서의 감소된 캐리어 이동도에 대해서는 그 어떤 해결책도 제공하지 않는다.
따라서, 본 발명은 증가된 절대 유전율에 부가하여, 소스에서 드레인 영역으로 이동할 때 전자들과 같은 전하 캐리어들과 유전 물질과의 상호작용에 상당히 영향을 미치는 유전율의 방향성을 고려하는 개념에 기초한다.
도 1a-1c를 참조하여, 본 발명의 개념이 더 상세히 설명될 것이다. 도 1a에서, 전계 효과 트랜지스터(100)는 전형적인 실리콘-기반 반도체 물질인 활성 영역(106)을 구비한 기판(101)을 포함한다. 편의상, 트랜지스터(100)는 N-채널 타입으로 도시된다. 본 발명은 또한 P-채널 트랜지스터들에도 적용된다. 더욱이, 소스 영역(102) 및 드레인 영역(103)은 상기 활성 영역(106)에 형성된다. 예컨대, 폴리실리콘 또는 임의의 다른 적당한 전도성 물질로 구성된 게이트 전극(104)은 활성 영역(106) 위에 형성되고, 게이트 절연층(105)에 의해 상기 활성 영역으로부터 분리되는바, 상기 게이트 절연층(105)은 결정 금속-함유 산화물 또는 규산염(silicate), 강유전 물질들(ferro-electric materials), 또는 광학적으로 이방성인 물질들 등과 같은 이방성 유전 물질을 포함한다. 상기 게이트 절연층(105)의 이방성 유전체는 게이트 절연층(105)에 실질적으로 평행하게 배행되는 제 1 유전율 kparallel과 게이트 절연층(105)에 실질적인 수직 방향으로 제2 유전율 Korthogonal을 가지며, 여기서 Kparallel은 도면 부호 107에 의해 나타낸 Korthogonal보다 작다.
동작 시, 전압이 게이트 전극(104) 및 활성 영역(106)에 가해진다. 편의상, 소스 영역(102)과 활성 영역(106)은 공통 기준 전위에 연결된다라고 가정하자. 따라서, 도 1a에 도시된 N-채널 트랜지스터(100)의 경우, 양의 전압이 게이트 절연층(105)과 활성 영역(106) 사이의 경계면에서 전도성 채널(108)을 형성할 수 있을 것이다. 고유전율 Korthogonal로 인하여, 게이트 절연층(105)은 상기 채널(108)에 게이트 전극(104)의 고용량성 커플링을 제공하며 아울러, 2nm 또는 그보다 얇은 커패시턴스 동등 두께와 비교하여 게이트 절연층(105)의 증가된 물리적인 두께는, 상기 채널(108)에서 게이트 전극(105)으로의 누설 전류를 수용가능한 레벨로 유지한다. 상기 유전율 Kparallel이 전하 캐리어들의 흐름 방향에 수직한 상기 유전율 Korthogonal보다 상당히 작기 때문에, 게이트 유전체로의 전자기 커플링은 도 1a의 화살표(120)로 나타낸 상기 흐름 방향에서 상당히 더 작으며, 이는 도 1b 및 1c를 참조하여 더 상세하게 논의될 것이다.
도 1b는 게이트 절연층(105)의 소정 부분에 대한 간략화된 모델을 도시한다. 상기 모델에서, 이방성 유전체를 포함하는 게이트 절연층(105)은 2차원 그리드에 의해 표현되는바, 여기서 격자 위치(lattice site)는 도트(dot)(111)로 표현되고, 상기 도트들은 수직 방향으로는 스프링들(110)에 의해서 최근접 이웃 도트들에 연결되고, 수평 방향으로는 막대기들(112)에 의해서 최근접 이웃 도트들에 연결된다. 서로 다른 강도를 갖는 2개의 서로 다른 유형의 스프링들을 도입하는 것을 회피하기 위하여, 유전율 Kparallel는 편의상 비탄성 막대기들(112)로 표현된다. 그러나, 유전율 Kparallel은 외부 전자기장에 덜 민감한 "더 강한" 스프링들로 표현될 수도 있음을 유의해야 한다. 상기 스프링들(110) 및 막대기들(112)은 전하 구름들 및 대전된 입자들과 상호작용하기 위한 대응 능력을 표현하기 위한 것이다. 상기 게이트 전극(104)에 양의 전압이 인가되면, 대응하는 스프링들(110)이 변형될 것이다. 즉, 전자가 끌어당겨지고 채널 영역(108)에 속박되도록 전하 구름들이 불균형하게 될 것이다. 전압이 소스와 드레인 사이에 인가될 때, 전자는 이러한 전계의 영향하에서 이동할 것이며 그리고, 게이트 절연층(105)에 수직 방향으로 커플링됨을 유지하도록 상기 전자는 인접 스프링(110a)으로 이동할 것이다. 적어도 이러한 간략화된 모델에서는, 막대기들(112)이 그 어떤 변형도 허용하지 않기 때문에, 수평 방향으로는 그 어떤 커플링도 실질적으로 발생하지 않으며, 따라서 전자의 수평 운동은 실질적으로 영향받지 않는다.
도1c는 실질적으로 이방성인 게이트 절연층(105a)에 대해서 이러한 상황을 도시한 것이다. 이 경우에 있어서, 상기 전자는 수직 방향 스프링들 뿐만 아니라 수평 방향의 스프링들(110)도 변형시킬 수 있기 때문에, 소정 양 만큼의 커플링이 두 방향에서 존재하게 되며 그리고 전자들의 흐름 방향에서 전자들의 이동도 감소가 야기된다.
따라서, 평행 및 수직 방향에 대해서 상당한 이방성을 가지는 유전 물질을 게이트 절연층(105)에 제공함으로써, 채널 영역(108)의 캐리어 이동도가 상당히 덜 악화되고, 그에 따라 등방성 유전체를 가지는 기존 디바이스와 비교하여 상기 트랜지스터 성능이 향상된다. 상당한 정도의 유전율을 갖는 유전 물질이 종래 디바이스에서 사용되는 경우 혹은 상기 트랜지스터(100)에서 사용된 것과 동일한 물질이 사용되는 경우라 하더라도, 유전 물질의 대응 배향(orientation)이 적절히 조절되지 않는다면, 캐리어 이동도는 상기 트랜지스터(100)에 비하여 감소된다.
도 2는 이방성 유전 물질의 일례를 도시한다. 도 2에서, 이산화티타늄(TiO2)의 기본 셀은 소위 루틸 형태(rutile form)로 도시된다. 상기 결정 형태에 있어서, 이산화티타늄은, 도 2에 도시된 바와 같이, 각각 0.4594nm 및 0.2958nm인 격자 상수 a 및 c를 갖는 정방정계(tetragonal)이다. 더욱이, c축에 따른 유전율은 a축에 따른 유전율보다 작은바, c축 유전율에 대한 a축 유전율의 비율은 실온에서 대략 2 이다. 상기 유전율의 k값은 대략 60이고, 성장 파라미터들 및 상기 게이트 절연층(105)의 특정 배열에 의존할 수 있다. 일반적으로, 이산화티타늄은 티타늄 테트라키스 이소프로포사이드(TTIP) 및 질산티타늄과 같은 전구 기체들을 사용하여 화학 증기 증착에 의해 증착될 수 있다. 660℃ 및 그보다 높은 기판 온도를 유지함으로써, 이산화티타늄은 상기 루틸 형태로 실질적으로 증착된다. 대안적으로, 또는 부가적으로, 이산화티타늄 층을 실질적으로 루틸 형태를 나타내는 결정 층으로 변환하기 위하여 상기 기판은 대략 700-900℃의 온도 범위 내에서 어닐링될 수 있다.
예컨대, 결정 루틸 형태의 이산화티타늄 층을 포함하는 상기 전계 효과 트랜지스터(100)를 형성하기 위하여 상기 설명된 증착 방식을 가지는 일반적인 공정 흐름은, 후술할 단계들을 포함할 수 있다. 첫째, 활성 영역(106)을 정의하기 위하여 얕은 트렌치 분리(STI)(도시하지 않음)들이 형성될 수 있다. 상기 활성 영역(106)에 수직 불순물 프로파일을 형성하기 위한 주입 시퀀스 이후에, 게이트 절연층(105)이 상기 기판(101) 위에 증착된다. 이러한 일례에서, 게이트 절연층(105)은 이산화티타늄을 포함하며, 이산화티타늄의 열적 안정성을 확보하기 위하여 얇은 장벽층을 증착하는 것이 바람직할 수 있다. 예를 들어, 이산화실리콘 또는 질산화실리콘 또는 규산지르코늄 등으로 된 하나 또는 두개의 원자층들이 상기 기판(101) 위에 증착될 수 있다. 이어서, 예를 들어 상기 언급된 바와 같이 화학 증기 증착으로 이산화티타늄이 증착되며, 여기서 공정 파라미터들은 상기 기판(101)의 표면에 실질적으로 수직인 c축으로 결정 성장을 획득하기 위해 조정된다. 대응 파리미터 세팅은 기판(101)의 결정 방향, 장벽층의 타입 및 증착 조건들에 의존하며, 어닐링 조건들에 의존할 수도 있다. 따라서, 이산화티타늄을 성장 및/또는 어닐링시킬 때의 결정 방향은 실험 및/또는 이론에 의해, 예컨대 시뮬레이션 계산 수단에 의해 확립될 수 있다.
대안적으로, 이산화티타늄은 적당한 온도에서 실질적으로 증착될 수 있고, 후속 어닐링 주기에서 결정화될 수 있다. 이산화티타늄을 증착한 이후, 필요한 결정도(crystallinity)를 제공하기 위하여 어닐링 사이클이 공정 레시피에 따라 수행될 수도 있다. 이산화티타늄을 증착함에 있어서, 요구되는 커패시턴스 동등 두께를 획득하도록, 두께가 제어된다. 앞서 지적한 바와 같이, 유효 유전율 Korthogonal 및 Kparallel은 증착 특성들 및 사용된 장벽층 물질의 유형에 의존할 수 있다. 전형적인 값들은 20 ~ 70 의 범위 내에 있다. 이어서, 잘 확립된 포토리소그래피 및 식각 기술에 의해서 폴리실리콘 층이 증착 및 패터닝되어 게이트 전극(104)이 형성된다. 이후, 잘 알려진 이온주입 기법, 스페이서 기법 및 어닐링 기법들에 의해서 전계 효과 트랜지스터(100)가 완성될 수 있다.
도 3은 실리콘 기판(301) 위에 형성된 매우 얇은 이산화실리콘층 형태의 장벽층(315)과 이방성 하이-k 물질층(305)으로 구성된 게이트 유전체를 갖는 전계 효과 트랜지스터(300)에 대한 추가적인 일례의 개략적인 단면도이다. 상기 트랜지스터(300)는 이방성 유전층(305) 위에 형성된 게이트 전극(304) 및 측벽 스페이서(309)를 더 포함한다. 소스 및 드레인 영역들(303)은 상기 기판(301) 내부에 형성된다. 상기 층들(305 및 315)의 결합된 두께(316)는 대략 1-1.5nm 범위의 커패시턴스 동등 두께에 대응하도록 선택된다. 상기 장벽층(315)이 커패시턴스 동등 두께의 일부분을 이미 "소비"하기 때문에(하나 또는 두개의 원자층들의 경우, 전형적으로는 0.5nm 정도), 이방성 유전층(305)의 유효 두께는 약 3-5nm의 범위에 속할 수 있으며, 그럼으로써, 2nm 이상의 이산화실리콘 층에 실질적으로 대응하는 누설 전류를 제공할 수 있다. 따라서, 트랜지스터 소자(300)는, 0.1㎛ 이하의 게이트 길이의 스케일링을 허용함과 아울러, 현재의 커팅-에지(cutting-edge) 디바이스들의 레벨로 누설 전류를 유지한다. 유전층(305)의 이방성 동작 때문에, 캐리어 이동도는 실리콘 산화물-기반 디바이스들과 비교할만 하다. 이산화실리콘 장벽층(315)을 제공함으로써, 트랜지스터 소자(300)는 실리콘/이산화실리콘 경계면으로 인해 신뢰할 수 있고, 그 제조 공정은 현재 확립된 공정 기술들과 잘 양립할 수 있다.
그 결과, 게이트 절연층에 평행 및 수직인 서로 다른 유전율을 제공함으로써, 본 발명에 따르면 0.1㎛ 이하의 게이트 길이를 허용하는 정교한 트랜지스터 소자들이 제공될 수 있다. 커패시턴스 증가 및 누설 감소의 관점에서 전하 캐리어 이동도 향상에 상당한 영향을 미치도록, Kparallel 에 대한 Korthogonal 의 비율은 1.2 보다 큰 것이 바람직하다. 바람직하게는, 유전체 게이트 물질의 이방성은 공정 요구사항들 및 요구되는 타겟 CET에 따라 선택된다. 예를 들어, 장벽층에 대한 필요성은 타겟 CET를 획득하기 위하여 k값을 최소로 하게 할 수 있으며 여기서, 상기 이방성은 동작 요구사항들과 일치해야 한다. 예컨대, 고성능 애플리케이션들은 캐리어 이동도를 최적화하기 위해서 높은 이방성을 요구할 수 있으며 반면에, 100 정도 되는 매우 높은 유전율을 갖지만 덜 현저한 이방성을 갖는 물질에 비하여 적당한 유전율(가령, 이산화티타늄의 유전율) 때문에 누설 전류들은 여전히 합리적인 제한 범위 내에 있다.
더욱이, 하이-k 유전체의 결정도(crystallinity)는 요구되는 방향성이 획득되도록 조정될 수 있다. 바람직하게는, 증착 키네틱(deposition kinetics), 장벽층의 타입, 필요하다면 기판의 결정 구조 등등이 고려될 수 있는바, 목표로 하는 커패시턴스 동등 두께에 따라 물리적인 두께를 조절하기 위하여 예컨대 모델링 및/또는 실험에 의해 고려될 수 있다. 다른 실시예들에서, 방향 및/또는 결정 구조는 하나 이상의 서로 다른 물질들의 하나 이상의 서브층들을 제공함으로써 조절될 수 있다. 예를 들어, 요구된 방향성이 취해지도록 적절한 결정 구조에 하이-k 물질을 증착하는 것이 필요하다. 따라서, 하이-k 값을 가지는 "벌크" 물질의 원하는 방향을 획득하기 위한 증착 기반을 최종적으로 제공하기 위하여, 하나 이상의 "전이(transition)" 층들이 제공될 수도 있다.
상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 상이하나 개시된 내용을 습득한 당업자에게 명백히 균등한 방식으로 변경되거나 실행될 수 있다. 예컨대, 상기 개시된 공정 단계들은 다른 순서로 수행될 수 있다. 더욱이, 이하 청구항에서 기술된 것을 제외하고 여기 보여진 구조 또는 설계에 대한 상세한 설명에 제한되지 않는다. 그에 따라 상기 구체화된 상세한 설명은 변경되거나 수정될 수 있고 그러한 변경은 본 발명의 사상과 범위 내에 있다는 것은 명백하다. 따라서 보호범위는 이하의 청구범위에 개시되어 있다.

Claims (18)

  1. 활성 영역 위에 형성된 게이트 절연층을 포함하고, 하이-k 유전체(305)를 포함하며, 상기 게이트 절연층에 수직한 상기 하이-k 유전체의 유전율은 상기 게이트 절연층에 평행한 유전율보다 더 크며, 상기 게이트 절연층의 커패시턴스 동등 두께(capacitive equivalent thickness : CET)는 2nm보다 작은 것을 특징으로 하는 전계 효과 트랜지스터(300).
  2. 제1항에 있어서,
    상기 게이트 절연층에 수직한 유전율과 상기 게이트 절연층에 평행한 유전율의 비율은 1.2 보다 큰 것을 특징으로 하는 전계 효과 트랜지스터(300).
  3. 삭제
  4. 제 1항에 있어서, 상기 게이트 절연층은 금속 산화물, 금속 규산염 및 강유전 물질 중 적어도 하나를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터(300).
  5. 제 4항에 있어서, 상기 게이트 절연층은 이산화티타늄을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터(300).
  6. 제 5항에 있어서, 상기 이산화티타늄은 루틸 형태로 제공되는 것을 특징으로 하는 전계 효과 트랜지스터(300).
  7. 제 1항에 있어서, 상기 게이트 절연층은 상기 활성 영역과 상기 하이-k 유전체(305) 사이에 위치된 장벽층(315)을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터(300).
  8. 제 7항에 있어서, 상기 장벽층(315)은 이산화실리콘, 질산화실리콘 및 규산지르코늄 중 적어도 하나를 포함하는 전계 효과 트랜지스터(300).
  9. 기판(301) 위에 하이-k 게이트 절연층을 형성하는 방법으로서,
    제 1 방향을 따라 제 1 유전율을 가지며, 그리고 제 2 방향을 따라 제 2 유전율을 가지는 이방성 유전 물질(305)을 에피택셜하게 성장시키는 단계 -상기 제 2 유전율은 상기 제 1 유전율보다 크며-; 그리고
    상기 기판의 표면에 실질적으로 수직한 상기 제 2 방향을 조절하기 위하여 적어도 하나의 공정 파라미터를 제어하는 단계
    를 포함하며,
    상기 게이트 절연층의 커패시턴스 동등 두께(capacitive equivalent thickness : CET)는 2nm보다 작은 것을 특징으로 하는 게이트 절연층 형성 방법.
  10. 제9항에 있어서,
    상기 이방성 유전 물질의 결정도(crystallinity)를 제어하기 위하여 상기 기판(301)을 어닐링 하는 단계를 더 포함하는 것을 특징으로 하는 게이트 절연층 형성 방법.
  11. 제9항에 있어서,
    상기 이방성 유전 물질(305)은 산화티타늄을 포함하는 것을 특징으로 하는 게이트 절연층 형성 방법.
  12. 제11항에 있어서,
    상기 이방성 유전 물질(305)을 에피택셜하게 성장시키는 것은 700-900℃ 범위의 온도에서 구현되는 것을 특징으로 하는 게이트 절연층 형성 방법.
  13. 하이-k 유전체 게이트 절연층을 형성하는 방법으로서,
    활성 반도체 영역이 위에 형성된 기판(301)을 제공하는 단계와;
    유전층을 형성하기 위하여 이방성 유전 물질을 증착하는 단계와;
    상기 기판을 어닐링하는 단계와; 그리고
    상기 유전층에 평행인 방향으로의 제 1 유전율이 상기 유전층에 수직인 방향으로의 제 2 유전율보다 작도록 결정 방향을 조정하기 위하여, 상기 증착하는 단계 및 어닐링하는 단계 중 적어도 하나의, 적어도 하나의 공정 파라미터를 제어하는 단계
    를 포함하며,
    상기 게이트 절연층의 커패시턴스 동등 두께(capacitive equivalent thickness : CET)는 2nm보다 작은 것을 특징으로 하는 게이트 절연층 형성 방법.
  14. 제13항에 있어서,
    상기 하이-k 유전체 게이트 절연층은 산화티타늄을 포함하는 것을 특징으로 하는 게이트 절연층 형성 방법.
  15. 제13항에 있어서,
    상기 이방성 유전 물질을 증착하는 단계는 700-900℃ 범위 내의 온도로 구현되는 것을 특징으로 하는 게이트 절연층 형성 방법.
  16. 제13항에 있어서,
    상기 어닐링 단계는 600-800℃ 범위 내의 온도로 구현되는 것을 특징으로 하는 게이트 절연층 형성 방법.
  17. 2nm보다 작은 커패시턴스 동등 두께(capacitive equivalent thickness : CET)를 가지는 게이트 절연층을 형성하는 방법으로서,
    적어도 두 서로 다른 방향에서 서로 다른 유전율을 가지는 결정 유전체를 선택하는 단계와;
    더 높은 유전율에 대응하는 방향이 기판(301)의 표면에 실질적으로 수직하도록 상기 기판(301) 위에 상기 결정 유전체를 형성하기 위한 공정 파라미터 세팅을 결정하는 단계와; 그리고
    상기 파라미터 세팅과 일치하도록 상기 결정 유전체를 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 절연층 형성 방법.
  18. 제 17항에 있어서, 상기 공정 파라미터 세팅은 증착 파라미터 및 어닐링 파라미터 중 적어도 하나를 포함하는 것을 특징으로 하는 게이트 절연층 형성 방법.
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