KR101015335B1 - Fabrication method of liquid crystal display device using 2 mask - Google Patents

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Abstract

본 발명은 액정표시소자 제조방법에 관한 것으로써 특히, 2마스크를 적용하여 액정표시소자를 제조하는 공정에 관한 것이다. 기판 상에 제 1회절 마스크를 적용하여 기판 상에 투명전극, 제 1도전층, 제 1 반도체층을 연속하여 형성하는 단계, 상기 고농도 불순물층 상에 제 1 감광막 패턴을 형성하는 단계, 상기 제 1 감광막 패턴을 적용하여 소스 전극, 드레인 전극 및 화소전극을 형성하는 단계, 상기 소스 전극, 드레인 전극, 화소전극 상에 제 2 반도체층, 절연층 및 제 2 도전층을 형성하는 단계, 상기 제 2 도전층 상에 제 2 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 적용하여 액티브층 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하며 저 마스크에 의해 액정표시소자를 제조함으로써 생산량 향상, 공정 단축 등의 효과를 얻을 수 있다.The present invention relates to a method for manufacturing a liquid crystal display device, and more particularly, to a process of manufacturing a liquid crystal display device by applying two masks. Forming a transparent electrode, a first conductive layer, and a first semiconductor layer on the substrate by applying a first diffraction mask on the substrate; forming a first photoresist pattern on the high concentration impurity layer; Forming a source electrode, a drain electrode, and a pixel electrode by applying a photoresist pattern; forming a second semiconductor layer, an insulating layer, and a second conductive layer on the source electrode, the drain electrode, and the pixel electrode; Forming a second photoresist pattern on the layer, and forming an active layer and a gate electrode by applying the photoresist pattern, and manufacturing a liquid crystal display using a low mask to improve production, shorten a process, and the like. The effect can be obtained.

2마스크, 슬릿 노광, 비정질 실리콘층2 masks, slit exposure, amorphous silicon layer

Description

2마스크를 이용한 액정표시소자 제조방법{FABRICATION METHOD OF LIQUID CRYSTAL DISPLAY DEVICE USING 2 MASK}2. Manufacturing method of liquid crystal display device using mask {FABRICATION METHOD OF LIQUID CRYSTAL DISPLAY DEVICE USING 2 MASK}

도 1은 종래 액정표시소자의 구조를 나타내는 평면도.1 is a plan view showing the structure of a conventional liquid crystal display device.

도 2는 도 1의 I-I'선 단면도.2 is a cross-sectional view taken along line II ′ of FIG. 1.

도 3a∼도 3i는 종래 액정표시소자의 제조방법을 나타내는 도면.3A to 3I are views showing a conventional method for manufacturing a liquid crystal display device.

도 4는 본 발명의 액정표시소자의 단위화소의 일부를 나타내는 평면도.4 is a plan view showing a part of unit pixels of a liquid crystal display of the present invention;

도 5a~5g는 본 발명의 일 실시 예에 의한 액정표시소자 제조공정을 나타내는 수순도.5A to 5G are flowcharts illustrating a process of manufacturing a liquid crystal display device according to an embodiment of the present invention.

**************도면의 주요부분에 대한 부호의 설명******************************* Description of the symbols for the main parts of the drawings *****************

501:기판 502:투명 전극501: substrate 502 transparent electrode

503, 507:도전층 504,505:반도체층503, 507: conductive layer 504, 505: semiconductor layer

503b:소스 전극 503a:드레인 전극503b: source electrode 503a: drain electrode

510a,510b:마스크 520,530:마스크510a, 510b: mask 520,530: mask

507a:게이트 전극507a: gate electrode

본 발명은 액정표시소자에 관한 것으로, 특히 2 마스크를 이용하여 액정표시소자를 제조하는 방법에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a method of manufacturing a liquid crystal display device using two masks.

표시소자들, 특히 액정표시소자(Liquid Crystal Display Device)와 같은 평판표시장치(Flat Panel Display)에서는 각각의 화소에 박막트랜지스터와 같은 능동소자가 구비되어 표시소자를 구동하는데, 이러한 방식의 표시소자의 구동방식을 흔히 액티브 매트릭스(Active Matrix) 구동방식이라 한다. 이러한 액티브 매트릭스방식에서는 상기한 능동소자가 매트릭스형식으로 배열된 각각의 화소에 배치되어 해당 화소를 구동하게 된다.In display devices, particularly flat panel displays such as liquid crystal display devices, each pixel includes an active device such as a thin film transistor to drive the display device. The driving method is often called an active matrix driving method. In the active matrix method, the active elements are arranged in each pixel arranged in a matrix to drive the pixel.

도 1은 액티브 매트릭스방식의 액정표시소자를 나타내는 도면이다. 도면에 도시된 구조의 액정표시소자는 능동소자로서 박막트랜지스터(Thin Film Transistor;10)를 사용하는 박막트랜지스터 액정표시소자이다. 도면에 도시된 바와 같이, 종횡으로 N×M개의 화소가 배치된 박막트랜지스터 액정표시소자의 각 화소에는 외부의 구동회로로부터 주사신호가 인가되는 게이트라인(3)과 화상신호가 인가되는 데이터라인(5)의 교차영역에 형성된 박막트랜지스터(10)를 포함하고 있다. 박막트랜지스터는 상기 게이트라인(3)과 연결된 게이트 전극(11)과, 상기 게이트 전극(11) 위에 형성되어 게이트 전극(11)에 주사신호가 인가됨에 따라 활성화되는 반도체층(12)과, 상기 반도체층(12) 위에 형성된 소스전극(13) 및 드레인 전극(14)으로 구성된다. 상기 화소의 표시영역에는 상기 소스전극(13) 및 드레인 전극(14)과 연결되어 반도체층(12)이 활성화됨에 따라 상기 소스전극(13) 및 드레인 전극(14)을 통해 화상신호가 인가되어 액정(도면표시하지 않음)을 동작시키는 화소전극(16) 이 형성되어 있다.1 is a view showing an active matrix liquid crystal display device. The liquid crystal display device having the structure shown in the drawing is a thin film transistor liquid crystal display device using a thin film transistor 10 as an active device. As shown in the figure, each pixel of a thin film transistor liquid crystal display device in which N × M pixels are arranged horizontally and horizontally includes a gate line 3 to which a scan signal is applied from an external driving circuit and a data line to which an image signal is applied ( And a thin film transistor 10 formed at the intersection region of 5). The thin film transistor includes a gate electrode 11 connected to the gate line 3, a semiconductor layer 12 formed on the gate electrode 11 and activated when a scan signal is applied to the gate electrode 11, and the semiconductor. It consists of a source electrode 13 and a drain electrode 14 formed on the layer 12. As the semiconductor layer 12 is activated by being connected to the source electrode 13 and the drain electrode 14 in the display area of the pixel, an image signal is applied through the source electrode 13 and the drain electrode 14 so that the liquid crystal is applied. A pixel electrode 16 for operating (not shown) is formed.

도 2는 도 1의 I-I'선 단면도로서, 상기 도면을 참조하여 액정표시소자의 구조를 더욱 상세히 설명한다.FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1, and the structure of the liquid crystal display device will be described in more detail with reference to the drawing.

도면에 도시된 바와 같이, 박막트랜지스터(10)는 유리와 같은 투명한 물질로 이루어진 제1기판(20) 위에 형성되어 있다. 상기 박막트랜지스터(10)는 제1기판(20) 위에 형성된 게이트 전극(11)과, 상기 게이트 전극(11)이 형성된 제1기판(20) 전체에 걸쳐 적층된 게이트절연층(22)과, 상기 절연층(22)위에 형성된 반도체층(12)과, 상기 반도체층(12) 위에 형성된 소스전극(13) 및 드레인 전극(14)과, 상기 제1기판(120) 전체에 걸쳐 적층된 보호층(passivation layer;24)으로 구성된다. 상기 보호층(24) 위에는 보호층(24)에 형성된 컨택홀(26)을 통해 박막트랜지스터(10)의 드레인 전극(14)에 접속되는 화소전극(16)으로 구성된다.As shown in the figure, the thin film transistor 10 is formed on the first substrate 20 made of a transparent material such as glass. The thin film transistor 10 includes a gate electrode 11 formed on the first substrate 20, a gate insulating layer 22 stacked over the entire first substrate 20 on which the gate electrode 11 is formed, and A semiconductor layer 12 formed on the insulating layer 22, a source electrode 13 and a drain electrode 14 formed on the semiconductor layer 12, and a protective layer stacked over the entire first substrate 120 ( passivation layer; The passivation layer 24 includes a pixel electrode 16 connected to the drain electrode 14 of the thin film transistor 10 through a contact hole 26 formed in the passivation layer 24.

한편, 유리와 같은 투명한 물질로 이루어진 제2기판(30)에는 박막트랜지스터(10) 형성영역이나 화소와 화소 사이와 같은 화상 비표시영역에 형성되어 상기 화상비표시영역으로 광이 투과하는 것을 방지하는 블랙매트릭스(32)와, 적, 녹, 청색으로 이루어져 실제 컬러를 구현하는 컬러필터층(34)이 형성되어 있으며, 상기 제1기판(20) 및 제2기판(30)이 합착되고 그 사이에 액정층(40)이 형성되어 액정표시소자를 완성한다.On the other hand, the second substrate 30 made of a transparent material such as glass is formed in the region where the thin film transistor 10 is formed or in an image non-display area such as between the pixel and the pixel to prevent light from passing through the image non-display area. A black matrix 32 and a color filter layer 34 formed of red, green, and blue to form actual colors are formed, and the first substrate 20 and the second substrate 30 are bonded to each other, and the liquid crystal is interposed therebetween. The layer 40 is formed to complete the liquid crystal display device.

이러한 액정표시소자는 주로 마스크를 이용한 포토리소그래피공정과 같은 복잡한 공정에 의해 제작되는데, 도 3에 액정표시소자 제조방법이 도시되어 있다.The liquid crystal display device is mainly manufactured by a complicated process such as a photolithography process using a mask, and a method of manufacturing the liquid crystal display device is illustrated in FIG. 3.

우선, 도 3a에 도시된 바와 같이, 제1기판(20) 위에 금속을 적층하여 금속층(11a)을 형성한 후 그 위에 감광성의 포토레지스트층(photoresist;60a)을 형성한다. 도면에는 도시하지 않았지만, 적층된 포토레지스트층(60a)은 일정한 온도에서 베이킹된다. 그후, 상기 포토레지스트층(60a) 위에 마스크(70)를 위치시킨 상태에서 자외선(Ultraviolet light)과 같은 광을 조사하고 현상액을 작용하면, 도 3b에 도시된 바와 같이 금속층(11a)위에는 포토레지스트패턴(60)이 형성된다. 이때, 상기 포토레지스트는 네거티브(negative) 포토레지스트로서, 자외선이 조사되지 않은 영역이 현상액에 의해 제거된다.First, as shown in FIG. 3A, a metal layer 11a is formed by stacking metal on the first substrate 20, and then a photosensitive photoresist layer 60a is formed thereon. Although not shown in the figure, the laminated photoresist layer 60a is baked at a constant temperature. Subsequently, when the mask 70 is positioned on the photoresist layer 60a and irradiated with light such as ultraviolet light and a developer is applied, the photoresist pattern is formed on the metal layer 11a as shown in FIG. 3B. 60 is formed. In this case, the photoresist is a negative photoresist, and the region not irradiated with ultraviolet rays is removed by the developer.

이어서, 상기 포토레지스트패턴(60)으로 금속층(11a)의 일부를 블로킹한 상태에서 상기 금속층(11a)에 식각액를 인가하면, 도 3c에 도시된 바와 같이, 제1기판(20) 위에 게이트 전극(11)이 형성된다.Subsequently, when an etchant is applied to the metal layer 11a while a part of the metal layer 11a is blocked by the photoresist pattern 60, as shown in FIG. 3C, the gate electrode 11 is formed on the first substrate 20. ) Is formed.

그후, 도 3d에 도시된 바와 같이, 제1기판(20) 전체에 걸쳐서 게이트절연층(22)을 형성한 후 그 위에 반도체층(12a)을 형성한다. 상기와 같이 적층된 반도체층(12a) 위에 포토레지스층을 적층하고 마스크를 위치시킨 후 자외선을 조사하고 현상액을 작용하면, 반도체층(12a) 위에는 포토레지스트패턴(62)이 형성된다. 상기 포토레지스트패턴(62)으로 반도체층(12a)의 일부를 블로킹한 상태에서 식각액를 작용하면, 도 3e에 도시된 바와 같이, 게이트 전극(11) 위에 반도체층(12)이 형성된다.Thereafter, as shown in FIG. 3D, the gate insulating layer 22 is formed over the entire first substrate 20, and then the semiconductor layer 12a is formed thereon. A photoresist layer 62 is formed on the semiconductor layer 12a by stacking a photoresist layer on the stacked semiconductor layer 12a, placing a mask, irradiating ultraviolet rays, and applying a developer. When the etching solution is applied while the part of the semiconductor layer 12a is blocked by the photoresist pattern 62, the semiconductor layer 12 is formed on the gate electrode 11, as shown in FIG. 3E.

이어서, 도 3f에 도시된 바와 같이, 제1기판(20) 전체에 걸쳐서 금속을 적층한 후 마스크로 포토레지스트패턴을 형성하고 상기 포토레지스트패턴을 이용하여 상기 금속을 식각하여 반도체층(12) 위에 소스전극(13) 및 드레인 전극(14)을 형성 함으로써 제1기판(20) 위에 박막트랜지스터를 완성한다.Subsequently, as shown in FIG. 3F, a metal is stacked over the entire first substrate 20, and then a photoresist pattern is formed using a mask, and the metal is etched using the photoresist pattern to form the semiconductor layer 12. The thin film transistor is completed on the first substrate 20 by forming the source electrode 13 and the drain electrode 14.

한편, 도 3g에 도시된 바와 같이, 소스전극(13) 및 드레인 전극(14)이 형성된 제1기판(20)에는 보호층(24)이 적층되어 상기 박막트랜지스터를 보호한다. 이후, 상기와 같은 포토공정(즉, 마스크를 이용한 포토레지스트공정)에 의해 박막트랜지스터의 드레인 전극(14) 위의 보호층(24)을 식각하여 컨택홀(contact hole;26)을 형성한다.Meanwhile, as shown in FIG. 3G, a protective layer 24 is stacked on the first substrate 20 on which the source electrode 13 and the drain electrode 14 are formed to protect the thin film transistor. Thereafter, the protective layer 24 on the drain electrode 14 of the thin film transistor is etched by the above photo process (ie, a photoresist process using a mask) to form a contact hole 26.

이어서, 도 3h에 도시된 바와 같이, 상기 보호층(24) 위에 ITO(Indium Tin Oxide)와 같은 투명물질을 적층한 후 포토공정에 의해 식각하여 상기 보호층(24) 위에 화소전극(16)을 형성한다. 이때, 상기 화소전극(16)은 보호층(24)에 형성된 컨택홀(26)을 통해 박막트랜지스터의 드레인 전극(14)에 전기적으로 접속된다.Subsequently, as shown in FIG. 3H, a transparent material such as indium tin oxide (ITO) is stacked on the protective layer 24 and then etched by a photo process to form the pixel electrode 16 on the protective layer 24. Form. In this case, the pixel electrode 16 is electrically connected to the drain electrode 14 of the thin film transistor through the contact hole 26 formed in the protective layer 24.

한편, 도 3i에 도시된 바와 같이, 제2기판(30) 상에 블랙매트릭스(32)와 컬러필터층(34)을 형성한 후, 상기 제1기판(20) 및 제2기판(30)을 합착한 후 그 사이에 액정층(40)을 형성하여 액정표시소자를 완성한다.3I, after forming the black matrix 32 and the color filter layer 34 on the second substrate 30, the first substrate 20 and the second substrate 30 are bonded to each other. After that, the liquid crystal layer 40 is formed therebetween to complete the liquid crystal display device.

상기한 바와 같이, 종래 액정표시소자의 제조방법에서는 포토레지스트를 이용한 포토공정에 의해 전극이나 반도체층을 형성한다. 그러나, 포토레지스트를 이용한 포토공정은 다음과 같은 단점이 있다.As described above, in the conventional method for manufacturing a liquid crystal display device, an electrode or a semiconductor layer is formed by a photo process using a photoresist. However, the photo process using the photoresist has the following disadvantages.

첫째, 제조공정이 복잡하게 된다. 상술한 바와 같이, 포토레지스트패턴은 포토레지스트 도포, 베이킹, 노광, 현상을 거쳐 형성된다. 따라서, 제조공정이 복잡하게 된다. 더욱이, 포토레지스트를 베이킹하기 위해서는 특정 온도에서 실행되는 소프트베이킹 공정과 상기 소프트베이킹 온도보다 높은 온도에서 실행되는 하드베 이킹공정을 거쳐야만 하기 때문에, 공정이 더욱 복잡하게 된다.First, the manufacturing process becomes complicated. As described above, the photoresist pattern is formed through photoresist coating, baking, exposure and development. Therefore, the manufacturing process is complicated. Furthermore, the process becomes more complicated because baking the photoresist requires a soft baking process performed at a specific temperature and a hard baking process performed at a temperature higher than the soft baking temperature.

둘째, 제조비용이 상승한다는 것이다. 통상적으로 트랜지스터와 같이 복수개의 패턴(혹은 전극)으로 이루어진 전기소자공정에서는 하나의 패턴을 형성하기 위해 포토레지스트공정이 진행되고, 다른 패턴을 형성하기 위해 또 다른 포토레지스트공정이 진행되어야만 한다. 이것은 제조라인에서 각 패턴라인 사이마다 고가의 포토레지스트 공정라인이 필요하다는 것을 의미한다. 따라서, 전기소자의 제작시 제조비용이 상승하게 된다. 예를 들어, 액정표시소자의 박막트랜지스터 제작시, 포토레지스트공정의 비용이 총 비용의 약 40∼45%를 차지하게 된다.Second, manufacturing costs will rise. In general, in an electric device process including a plurality of patterns (or electrodes), such as a transistor, a photoresist process is performed to form one pattern, and another photoresist process must be performed to form another pattern. This means that an expensive photoresist process line is required between each pattern line in the manufacturing line. Therefore, the manufacturing cost increases during the manufacture of the electric device. For example, in manufacturing a thin film transistor of a liquid crystal display device, the cost of the photoresist process accounts for about 40 to 45% of the total cost.

셋째, 환경을 오염시킨다는 것이다. 일반적으로 포토레지스트의 도포는 스핀코팅에 의해 이루어지기 때문에, 도포시 폐기되는 포토레지스트가 많게 된다. 이러한 포토레지스트의 폐기는 전기소자의 제조비용을 증가시키는 요인이 될 뿐만 아니라 폐기되는 포토레지스트에 의해 환경이 오염되는 원인도 되는 것이다.Third, it pollutes the environment. In general, since the application of the photoresist is performed by spin coating, many photoresists are discarded during application. The disposal of the photoresist not only increases the manufacturing cost of the electric device but also causes the environment to be contaminated by the discarded photoresist.

넷째, 전기제품에 불량이 발생한다는 것이다. 일반적으로 포토레지스트층은 스핀코팅(spin coating)에 의해 도포되는데, 상기 스핀코팅에 의해서는 포토레지스트층의 두께를 제어하기가 힘들다. 따라서, 포토레지스트층이 불균일하게 형성되어 패턴형성시 패턴의 표면에는 미제거된(non-stripped) 포토레지스트가 잔류하게 되며, 이것은 전기소자에 불량이 발생하는 원인이 된다.Fourth, the failure of electrical appliances. In general, the photoresist layer is applied by spin coating, and it is difficult to control the thickness of the photoresist layer by the spin coating. Therefore, the photoresist layer is formed unevenly, so that non-stripped photoresist remains on the surface of the pattern when the pattern is formed, which causes a defect in the electric device.

현재 포토공정의 수를 감소함으로써 상기와 같은 단점을 극복할 수 있는 방법이 연구되고 있지만, 실질적으로 포토공정을 감소시키는데에는 한계가 있었을 뿐만 아니라 공정이 감소하는 경우에는 제작된 액정표시소자의 특성이 저하되는 문제 가 있었다.Currently, a method for overcoming the above drawbacks by reducing the number of photo processes has been studied. However, there are limitations to substantially reducing the photo process, and in the case of decreasing process, the characteristics of the fabricated liquid crystal display device There was a problem of deterioration.

본 발명은 상기와 같이 다수의 마스크를 적용하여 액정표시소자를 제조하는 종래의 액정표시소자 제조방법에서 소자제조시 불량 및 제조비용상승의 가장 큰 문제로 대두되는 마스크 공정을 줄이고자 하는 것을 목적으로 한다. 특히 본 발명은 2마스크만 적용하고서도 액정표시소자를 제조하는 것을 목적으로 한다.An object of the present invention is to reduce the mask process, which is the biggest problem of defects and increase in manufacturing cost in the manufacturing process of the conventional liquid crystal display device manufacturing a liquid crystal display device by applying a plurality of masks as described above. do. In particular, an object of the present invention is to manufacture a liquid crystal display device even when only two masks are applied.

상기 목적을 달성하기 위하여 본 발명의 액정표시소자 제조공정은 기판 상에 화소전극, 제 1도전층, 제 1 반도체층을 연속하여 형성하는 단계; 상기 고농도 불순물층 상에 제 1 감광막패턴을 형성하는 단계; 상기 제 1 감광막을 적용하여 소스 전극, 드레인 전극 및 화소전극을 형성하는 단계; 상기 소스 전극, 드레인 전극, 화소전극 상에 제 2 반도체층, 절연층 및 제 2 도전층을 형성하는 단계; 상기 제 2 도전층 상에 제 2 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 적용하여 액디브층 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the liquid crystal display device manufacturing process of the present invention comprises the steps of: continuously forming a pixel electrode, a first conductive layer, a first semiconductor layer on a substrate; Forming a first photoresist pattern on the high concentration impurity layer; Forming a source electrode, a drain electrode, and a pixel electrode by applying the first photoresist film; Forming a second semiconductor layer, an insulating layer, and a second conductive layer on the source electrode, the drain electrode, and the pixel electrode; Forming a second photosensitive film pattern on the second conductive layer; And forming an active layer and a gate electrode by applying the photoresist pattern.

특히, 본 발명은 박막트랜지스터를 형성하기 위하여 단 2개의 마스크만을 적용하는 것을 특징으로 한다.In particular, the present invention is characterized by applying only two masks to form a thin film transistor.

이하, 도 4를 참조하여 본 발명의 액정표시소자의 구조를 살펴보고 도 5a~5g를 참조하여 본 발명의 박막트랜지스터의 제조공정을 살펴본다.Hereinafter, the structure of the liquid crystal display device of the present invention will be described with reference to FIG. 4 and the manufacturing process of the thin film transistor of the present invention will be described with reference to FIGS. 5A to 5G.

도 4에 도시된 바와 같이, 본 발명의 액정표시소자의 단위화소는 게이트 라인(550)과 상기 게이트 라인과 수직 교차하는 데이터 라인(560)에 의해 정의되는 단위화소 영역 내에 화소전극(502)이 형성되며 상기 게이트 라인(550)과 데이터 라인(560)의 교차영역에 박막트랜지스터가 형성된다.As shown in FIG. 4, the pixel unit 502 includes a pixel electrode 502 in a unit pixel area defined by a gate line 550 and a data line 560 perpendicular to the gate line. A thin film transistor is formed at the intersection of the gate line 550 and the data line 560.

상기 박막트랜지스터는 반도체층으로 구성되는 액티브층(505a)을 구비하며 상기 액티브층(505a)의 일 측은 소스 전극(503b)과 연결되며 상기 액티브층의 다른 일 측은 상기 화소전극(502)과 연결된다.The thin film transistor includes an active layer 505a formed of a semiconductor layer, and one side of the active layer 505a is connected to the source electrode 503b and the other side of the active layer is connected to the pixel electrode 502. .

특히, 상기 화소전극(502)은 기판과 직접 접하여 형성되며 상기 액티브층(505a)과의 사이에 도전층(미도시)을 개재하여 액티브층(505a)과 연결된다.In particular, the pixel electrode 502 is formed in direct contact with the substrate and is connected to the active layer 505a through a conductive layer (not shown) between the active layer 505a.

또한, 상기 소스 전극(503b)은 상기 액티브층(505a) 아래에 형성되며 도전층(미도시)을 개재하여 상기 액티브층(505a)과 서로 연결되어 있다. In addition, the source electrode 503b is formed under the active layer 505a and is connected to the active layer 505a via a conductive layer (not shown).

한편, 상기 액티브층(505a) 상에는 게이트 전극(507a)이 형성되어 게이트 라인으로부터 주사신호를 박막트랜지스터에 인가한다.On the other hand, a gate electrode 507a is formed on the active layer 505a to apply a scan signal from the gate line to the thin film transistor.

이하, 상기 구조를 가지는 본 발명의 액정표시소자를 2 마스크를 적용하여 형성하는 공정을 살펴본다.Hereinafter, a process of forming the liquid crystal display of the present invention having the above structure by applying two masks will be described.

도 5a~5g는 도 4의 K-K'선을 절단선으로 할 경우 나타나는 단면도를 중심으로 본 발명의 액정표시소자 제조공정을 살펴본다.5A to 5G illustrate a process of manufacturing a liquid crystal display device according to the present invention with a cross sectional view of the line K-K ′ of FIG. 4 as a cutting line.

먼저, 도 5a에 도시된 바와 같이, 투명한 기판((501)상에 투명전극(502)과 제 1 도전층과 제 1 반도체층을 연속하여 형성한다.First, as shown in FIG. 5A, the transparent electrode 502, the first conductive layer, and the first semiconductor layer are successively formed on the transparent substrate 501.

상기 투명전극(502)은 화소전극을 형성하기 위한 전극으로 투명하며 전기의 도통이 가능한 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등으로 구성될 수 있으며 스퍼터링 방법에 의해 기판 상에 소정두께로 형성될 수 있다.The transparent electrode 502 is an electrode for forming a pixel electrode, and may be made of indium tin oxide (ITO), indium zinc oxide (IZO), or the like which is electrically conductive, and has a predetermined thickness on a substrate by a sputtering method. It can be formed as.

또한, 상기 제 1 도전층(503)은 금속막 또는 고농도 불순물이 주입되어 메탈화된 실리콘층 등일 수 있으며 금속막으로는 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr)등의 금속막을 사용할 수 있다. In addition, the first conductive layer 503 may be a metal layer or a silicon layer metalized by implanting a high concentration of impurities. The metal layer may be copper (Cu), aluminum (Al), molybdenum (Mo), or chromium (Cr). Metal films, such as these, can be used.

또한, 상기 제 1 도전층(503)상에 형성되는 제 1 반도체층(504)은 n+ 형 등의 고농도 불순물이 포함된 반도체층으로 소스전극과 액티브층의 오믹 컨택특성을 향상시키기 위하여 형성한다.In addition, the first semiconductor layer 504 formed on the first conductive layer 503 is a semiconductor layer containing a high concentration of impurities such as n + type and is formed to improve ohmic contact characteristics of the source electrode and the active layer.

상기 고농도 불순물층을 불순물 이온이 혼합된 분위기 속에서 PECVD방식 등에 의해 증착하는 방법에 의해 형성될 수 있다.The high concentration impurity layer may be formed by a method such as PECVD in an atmosphere in which impurity ions are mixed.

다음으로, 상기 공통전극, 제 1 도전층 및 제 1 반도체층이 형성된 기판 전면에 감광막을 도포한다.Next, a photosensitive film is coated on the entire substrate on which the common electrode, the first conductive layer and the first semiconductor layer are formed.

상기 감광막을 제 1 마스크(510a)를 적용하고 노광공정 및 현상공정을 진행하여 일정한 마스크 패턴을 형성한다.The first mask 510a is applied to the photosensitive film, and an exposure process and a development process are performed to form a constant mask pattern.

상기에서 적용되는 제 1 마스크(510a)는 슬릿 마스크로써 마스크에 의해 감광막이 비노광부, 슬릿 노광부및 완전 노광부로 나뉘어 질 수 있으며, 도 5b에 도시된 바와 같이, 소스 및 드레인 영역은 비노광 되고, 화소영역은 슬릿노광 되며 채널영역은 완전 노광되도록 한다. The first mask 510a may be a slit mask, and the photoresist may be divided into a non-exposed portion, a slit exposed portion, and a fully exposed portion by a mask. As shown in FIG. 5B, the source and drain regions may be unexposed. The pixel region is slit exposed and the channel region is fully exposed.

노광 및 현상공정 결과, 도 5b에 도시된 바와 같이, 채널 영역은 오픈 되고 나머지 영역은 마스크에 의해 가려진다.As a result of the exposure and development process, as shown in Fig. 5B, the channel region is opened and the remaining region is covered by the mask.

상기 제 1 감광막 패턴(520)을 마스크로 적용하여 채널 영역에 형성된 제 1 반도체층(504), 제 1 도전층(503)및 투명전극(502)을 각각 제거한다.The first semiconductor layer 504, the first conductive layer 503, and the transparent electrode 502 formed in the channel region are removed by applying the first photoresist pattern 520 as a mask.

상기 제 1 반도체층(504)은 건식식각방법에 의해 효과적으로 제거될 수 있고, 금속층 등으로 구성되는 제 1 도전층(503) 및 투명전극(502)은 습식각에 의해 제거될 수 있다. 그러나 건식식각 및 습식식각은 형성되는 박막의 종류 및 재질에 따라 선택될 수 있다.The first semiconductor layer 504 may be effectively removed by a dry etching method, and the first conductive layer 503 and the transparent electrode 502 formed of a metal layer or the like may be removed by wet etching. However, dry etching and wet etching may be selected according to the type and material of the thin film to be formed.

상기 제 1 감광막 패턴(520)을 마스크로 적용하고 채널 영역을 오픈 한 다음, 상기 제 1 감광막 패턴(520)을 에싱한다.After applying the first photoresist pattern 520 as a mask and opening the channel region, the first photoresist pattern 520 is ashed.

상기 에싱공정은 산화 활성종이 포함된 플라즈마 가스를 상기 제 1 감광막에 분사하여 상기 제 1 감광막의 일부를 산화시키고 제거하는 공정으로 에싱 결과, 상기 제 1 감광막 패턴은 전체적으로 부피가 감소함과 아울러 일부 감광막은 제거된다. 제 1 감광막 패턴(520)은 슬릿 노광에 의해 형성된 것으로 소스 영역 및 드레인 영역상부의 감광막은 다른 영역에 비해 두껍게 형성되어 있다. 그러므로 상기 에싱 결과, 일부 감광막이 산화되어 제거되더라도 상대적으로 두껍게 형성된 소스 및 드레인 영역상의 감광막은 패턴으로 남고, 상기 화소영역 상의 감광막 패턴은 제거되어 화소전극 형성부의 투명전극을 노출시킨다.The ashing process is a process of oxidizing and removing a portion of the first photoresist by spraying a plasma gas containing an oxidative active species to the first photoresist. As a result of the ashing, the first photoresist pattern is reduced in volume and part of the photoresist. Is removed. The first photoresist pattern 520 is formed by slit exposure, and the photoresist on the source region and the drain region is thicker than the other regions. Therefore, as a result of the ashing, even if some of the photoresist film is oxidized and removed, the photoresist film on the relatively thick source and drain regions remains as a pattern, and the photoresist pattern on the pixel region is removed to expose the transparent electrode of the pixel electrode formation portion.

상기 결과를 도 5c를 통하여 확인할 수 있다.The result can be confirmed through FIG. 5C.

다음으로, 도 5c에 도시된 바와 같이, 상기 에싱된 감광막 패턴(520a)을 마스크로 적용하여 화소영역 위에 형성된 제 1 반도체층(504)과 제 1 도전층(503)을 식각하여 제거하고 화소전극(502)을 노출시킨다.Next, as shown in FIG. 5C, the first semiconductor layer 504 and the first conductive layer 503 formed on the pixel area are etched and removed by applying the ashed photoresist pattern 520a as a mask. Expose 502.

이후, 소스 및 드레인 영역 위에 남은 감광막 패턴을 스트립(strip)공정을 통해 제거하고 소스 영역 및 드레인 영역의 도전막을 노출시킨다.Thereafter, the photoresist pattern remaining on the source and drain regions is removed through a strip process, and the conductive layers of the source and drain regions are exposed.

다음으로, 도 5e에 도시된 바와 같이, 상기 결과물에 제 2 반도체층(505)과 절연층(506)과 제 2 도전층(507)을 연속하여 형성한다.Next, as shown in FIG. 5E, the second semiconductor layer 505, the insulating layer 506, and the second conductive layer 507 are successively formed in the resultant product.

상기 제 2 반도체층(505)은 비정질의 실리콘층으로 구성될 수 있으며 패터닝 된 후, 액티브층을 형성하기 위하여 PECVD방법에 의해 증착된다. 특히, 상기 제 2 반도체층(505)은 채널영역에 증착되어 채널로서 작용한다.The second semiconductor layer 505 may be formed of an amorphous silicon layer and is patterned, and then deposited by PECVD to form an active layer. In particular, the second semiconductor layer 505 is deposited in a channel region to act as a channel.

한편, 상기 제 2 반도체층(505) 상에 형성되는 절연층(506)은 층간 절연을 위한 절연층으로 실리콘 산화막(SiO2)또는 실리콘 질화막(SiNx)으로 구성되거나 실리콘 산화막 또는 실리콘 질화막의 적층으로 구성될 수 있다.On the other hand, the insulating layer 506 formed on the second semiconductor layer 505 is an insulating layer for interlayer insulation, consisting of a silicon oxide film (SiO 2) or a silicon nitride film (SiNx) or a stack of silicon oxide films or silicon nitride films. Can be.

다음으로 상기 절연층(506) 상에 형성되는 제 2 도전층(507)은 금속 등의 도전성 물질을 사용할 수 있으며 패터닝된 후, 게이트 라인 및 게이트 전극을 구성한다.Next, the second conductive layer 507 formed on the insulating layer 506 may use a conductive material such as metal, and after patterning, constitutes a gate line and a gate electrode.

다음으로, 상기 제 2 도전층(507) 상에 감광막을 스핀 코팅방법등에 의해 도포한 다음, 제 2 슬릿 마스크(510b)를 적용하여 노광공정을 실시한다.Next, a photosensitive film is coated on the second conductive layer 507 by a spin coating method or the like, and then a second slit mask 510b is applied to perform an exposure process.

상기 제 2 슬릿 마스크를 적용하여 노광한 결과, 기판 상에 도포된 상기 감광막은 채널영역은 비노광되고 소스 및 드레인 영역은 슬릿 노광되며 나머지 영역은 완전 노광된다. 노광된 상기 감광막을 현상액을 적용하여 패터닝하면, 소스 및 드레인 영역 및 채널 영역 상부에 제 2 감광막 패턴(530)이 상기 도 5e에 도시된 바와 같이, 단차진 형상으로 형성된다.As a result of exposing with the second slit mask, the photoresist coated on the substrate has a channel region unexposed, a source and a drain region slit exposed, and the remaining region is completely exposed. When the exposed photoresist is patterned by applying a developer, a second photoresist pattern 530 is formed in a stepped shape on the source and drain regions and the channel region, as shown in FIG. 5E.

상기 제 2 감광막(530)패턴을 마스크로 적용하여 감광막이 형성되지 않은 영 역의 제 2 도전층(507)과 절연층(506)과 제 2 반도체층(505)을 각각 식각하여 제거한다. 상기 제 2 도전층(507)이 금속으로 구성될 경우, 습식각에 의해 효과적으로 식각될 수 있고, 상기 절연층(506) 및 제 2 반도체층(505)은 건식각에 의해 효과적으로 제거될 수 있다.By applying the second photoresist layer 530 as a mask, the second conductive layer 507, the insulating layer 506, and the second semiconductor layer 505 in the region where the photoresist layer is not formed are etched and removed, respectively. When the second conductive layer 507 is made of metal, the second conductive layer 507 may be efficiently etched by wet etching, and the insulating layer 506 and the second semiconductor layer 505 may be effectively removed by dry etching.

특히, 본 발명에서는 상기 제 2 감광막 패턴을 이용하여 소스 및 드레인 영역상에 형성된 제 1 반도체층(503a)을 더 식각하여 제 1 도전층(503a)을 노출시킨다. 이때 도면에는 도시되지 않았지만 데이터 패드부가 노출될 수 있다.In particular, the first semiconductor layer 503a formed on the source and drain regions is further etched using the second photoresist pattern to expose the first conductive layer 503a. Although not shown in the drawing, the data pad part may be exposed.

상기 결과, 도 5f에 도시된 바와 같이, 액티브층(505a)이 형성되며 상기 액티브층(505a)상에는 절연층(506)이 개재된 도전층 패턴이 형성된다. 상기 도전층 패턴 상에는 제 2 감광막 패턴이 형성되어 있는데, 상기 감광막 패턴을 산소 활성종을 포함하는 플라즈마가스 분위기에서 에싱하여 상기 제 2 감광막 패턴(503)의 일부를 제거한다. 그 결과, 상기 제 2 감광막 패턴(530)은 채널 영역 상에만 남게 되면서 상기 소스 및 드레인 영역 상부의 제 2 도전층(507)은 노출된다.As a result, as shown in FIG. 5F, an active layer 505a is formed, and a conductive layer pattern including an insulating layer 506 is formed on the active layer 505a. A second photoresist pattern is formed on the conductive layer pattern, and the photoresist pattern is ashed in a plasma gas atmosphere containing oxygen active species to remove a portion of the second photoresist pattern 503. As a result, the second photoresist layer pattern 530 remains only on the channel region while exposing the second conductive layer 507 on the source and drain regions.

에싱 후, 상기 채널 영역 상부에 형성되는 감광막 패턴(507a)을 마스크로 적용하여 상기 제 2 도전층(507)을 식각하여 게이트 전극(507a)을 형성한다. 상기 게이트 전극은 도면에는 도시되지 않았지만 게이트 라인과 연결되며 게이트 라인을 통하여 주시신호를 박막트랜지스터에 공급한다.After the ashing, the second conductive layer 507 is etched by using the photoresist pattern 507a formed on the channel region as a mask to form the gate electrode 507a. Although not shown in the drawing, the gate electrode is connected to the gate line and supplies a gaze signal to the thin film transistor through the gate line.

상기 결과, 제 1 마스크를 통하여 화소전극 및 소스/드레인 전극을 형성하고 제 2 마스크를 통하여 액티브층 및 게이트 전극을 형성하여 단 두 번의 마스크 공정을 통하여 액정표시소자의 구동소자로서 박막트랜지스터를 형성할 수 있다.As a result, a pixel electrode and a source / drain electrode are formed through the first mask, and an active layer and a gate electrode are formed through the second mask to form a thin film transistor as a driving element of the liquid crystal display device through only two mask processes. Can be.

상기와 같이 본 발명에 의해 액정표시소자를 제조함으로써 액정표시소자를 제조하는 공정을 획기적으로 줄일 수 있어 생산량을 늘일 수 있다. 또한, 불량이 많이 초래하는 마스크 공정을 줄임으로써 불량 발생을 근본적으로 차단할 수 있으며, 마스크 공정을 위하여 사용되는 화학 용액의 사용을 줄일 수 있어 환경친화적 액정표시소자 제조공정의 구현이 가능하다.As described above, by manufacturing the liquid crystal display device according to the present invention, the process of manufacturing the liquid crystal display device can be drastically reduced, thereby increasing the production amount. In addition, it is possible to fundamentally block the occurrence of defects by reducing the mask process that causes a lot of defects, it is possible to reduce the use of the chemical solution used for the mask process it is possible to implement an environmentally friendly liquid crystal display device manufacturing process.

Claims (10)

소스영역, 채널영역, 드레인영역 및 화소영역이 정의된 기판을 제공하는 단계;Providing a substrate on which a source region, a channel region, a drain region and a pixel region are defined; 상기 기판 상에 투명전극, 제 1도전층, 제 1 반도체층을 연속하여 형성하는 단계;Continuously forming a transparent electrode, a first conductive layer, and a first semiconductor layer on the substrate; 상기 제1 반도체층 상에 제1 감광막을 형성하는 단계;Forming a first photoresist film on the first semiconductor layer; 제1 슬릿 마스크를 이용하여 상기 제1 감광막을 패터닝하여 상기 소스영역, 드레인영역 및 화소영역과 대응하는 상기 제1 반도체층 상에 제 1 감광막 패턴을 형성하는 단계;Patterning the first photoresist layer using a first slit mask to form a first photoresist pattern on the first semiconductor layer corresponding to the source region, the drain region, and the pixel region; 상기 제 1 감광막 패턴을 마스크로 상기 제1 반도체층, 제1 도전층 및 투명전극을 순차적으로 패터닝하여 소스 전극, 드레인 전극 및 화소전극을 형성하는 단계;Sequentially patterning the first semiconductor layer, the first conductive layer, and the transparent electrode using the first photoresist pattern as a mask to form a source electrode, a drain electrode, and a pixel electrode; 상기 제1 감광막 패턴을 제거하는 단계;Removing the first photoresist pattern; 상기 소스 전극, 드레인 전극 및 화소전극을 포함한 기판 전면에 제 2 반도체층, 절연층 및 제 2 도전층을 연속해서 형성하는 단계;Continuously forming a second semiconductor layer, an insulating layer, and a second conductive layer on the front surface of the substrate including the source electrode, the drain electrode, and the pixel electrode; 상기 제 2 도전층 상에 제2 감광막을 형성하는 단계;Forming a second photosensitive film on the second conductive layer; 제2 슬릿 마스크를 이용하여 상기 제2 감광막을 패터닝하여 상기 소스영역, 채널영역 및 드레인영역에 대응하는 상기 제2 도전층 상에 제 2 감광막 패턴을 형성하는 단계;Patterning the second photoresist layer using a second slit mask to form a second photoresist pattern on the second conductive layer corresponding to the source region, the channel region, and the drain region; 상기 제2 감광막 패턴을 마스크로 상기 제2 도전층, 절연층 및 제2 반도체층을 순차적으로 패터닝하여 제2 도전층패턴, 게이트절연막 및 액티브층을 형성하는 단계; 및Sequentially patterning the second conductive layer, the insulating layer, and the second semiconductor layer using the second photoresist pattern as a mask to form a second conductive layer pattern, a gate insulating layer, and an active layer; And 상기 제2 도전층패턴을 패터닝하여 상기 채널영역과 대응하는 상기 게이트절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.And forming a gate electrode on the gate insulating layer corresponding to the channel region by patterning the second conductive layer pattern. 제 1항에 있어서, 상기 제 1 감광막 패턴을 형성하는 단계는The method of claim 1, wherein the forming of the first photoresist pattern 상기 제 1 슬릿 마스크를 적용하여 소스 및 드레인 영역은 비노광되고 채널영역은 완전 노광되며 화소영역은 슬릿 노광되어 형성되는 것을 특징으로 하는 액정표시소자 제조방법.Wherein the source and drain regions are unexposed, the channel region is completely exposed, and the pixel region is slit exposed by applying the first slit mask. 제 1 항에 있어서, 상기 제 1 감광막 패턴을 적용하여 소스 전극, 드레인 전극 및 화소전극을 형성하는 단계는The method of claim 1, wherein forming the source electrode, the drain electrode, and the pixel electrode by applying the first photoresist pattern 상기 제 1 감광막 패턴을 적용하여 채널영역 상의 제 1 반도체층, 제 1 도전층 및 투명전극을 제거하는 단계;Removing the first semiconductor layer, the first conductive layer, and the transparent electrode on the channel region by applying the first photoresist pattern; 상기 소스영역 및 드레인영역과 대응되는 상기 제1 반도체층에만 남도록 상기 제1 감광막 패턴을 에싱하여 상기 화소영역과 대응하는 제1 반도체층을 노출시키는 단계;Exposing the first photoresist pattern so that only the first semiconductor layer corresponding to the source and drain regions remains, thereby exposing a first semiconductor layer corresponding to the pixel region; 상기 에싱된 제1 감광막 패턴을 마스크로 상기 노출된 제1 반도체층과 그 아래의 제1 도전층을 제거하여 상기 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.And forming the pixel electrode by removing the exposed first semiconductor layer and the first conductive layer under the first photosensitive film pattern as a mask. 삭제delete 제 1항에 있어서, 상기 제 1 반도체층은 고농도 불순물 이온이 주입된 것을 특징으로 하는 액정표시소자 제조방법.The method of claim 1, wherein the first semiconductor layer is implanted with high concentration impurity ions. 제 1 항에 있어서, 상기 제 2 반도체층은 비정질 실리콘인 것을 특징으로 하는 액정표시소자 제조방법.The method of claim 1, wherein the second semiconductor layer is amorphous silicon. 제 1 항에 있어서, 상기 제 2 감광막 패턴을 형성하는 단계는The method of claim 1, wherein the forming of the second photoresist layer pattern 상기 제2 슬릿 마스크를 적용하여 채널영역은 비노광하고, 소스 및 드레인 영역은 슬릿 노광하는 단계;Applying a second slit mask to expose the channel region and slit the source and drain regions; 상기 감광막을 현상하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.And developing the photosensitive film. 제 1항에 있어서, 상기 게이트 전극을 형성하는 단계는 The method of claim 1, wherein forming the gate electrode 상기 채널영역과 대응되는 제2 도전층 상에만 남도록 상기 제 2 감광막 패턴을 에싱하는 단계;Ashing the second photoresist pattern so that only the second conductive layer corresponding to the channel region remains; 상기 에싱된 제 2 감광막 패턴을 마스크로 적용하여 상기 제 2 도전층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.And patterning the second conductive layer by applying the ashed second photoresist pattern as a mask. 제 1 항에 있어서, 상기 액티브층을 형성하는 단계는The method of claim 1, wherein forming the active layer 상기 제 2 감광막 패턴을 마스크로 적용하여 상기 제 2 도전층, 절연층 및 제 2 반도체층을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.And etching the second conductive layer, the insulating layer, and the second semiconductor layer by applying the second photoresist pattern as a mask. 삭제delete
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KR19980073049A (en) * 1997-03-11 1998-11-05 구자홍 T-type gate manufacturing method
JP2001196589A (en) * 2000-01-04 2001-07-19 Internatl Business Mach Corp <Ibm> Top gate fet structure and manufacturing method therefor
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