KR101007162B1 - 수신 회로 - Google Patents

수신 회로 Download PDF

Info

Publication number
KR101007162B1
KR101007162B1 KR1020080123913A KR20080123913A KR101007162B1 KR 101007162 B1 KR101007162 B1 KR 101007162B1 KR 1020080123913 A KR1020080123913 A KR 1020080123913A KR 20080123913 A KR20080123913 A KR 20080123913A KR 101007162 B1 KR101007162 B1 KR 101007162B1
Authority
KR
South Korea
Prior art keywords
clock
circuit
receiving
receiving circuit
detection circuit
Prior art date
Application number
KR1020080123913A
Other languages
English (en)
Other versions
KR20090080471A (ko
Inventor
히로시 이노세
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20090080471A publication Critical patent/KR20090080471A/ko
Application granted granted Critical
Publication of KR101007162B1 publication Critical patent/KR101007162B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/12—Synchronisation between the display unit and other units, e.g. other display units, video-disc players
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • G09G2370/042—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller for monitor identification
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • G09G2370/045—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller using multiple communication channels, e.g. parallel and serial
    • G09G2370/047—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller using multiple communication channels, e.g. parallel and serial using display data channel standard [DDC] communication
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/12—Use of DVI or HDMI protocol in interfaces along the display data pipeline
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/20—Details of the management of multiple sources of image data
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/22—Detection of presence or absence of input display information or of connection or disconnection of a corresponding information source

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Power Sources (AREA)
  • Dc Digital Transmission (AREA)

Abstract

본 명세서는 디지털 신호들인 비디오 데이터를 포함하는 데이터를 수신하는 수신 회로를 개시한다. 종래의 수신 회로들 각각은, 다른 회로들의 접속 검출 회로보다 더 높은, 수신 회로의 접속 검출 회로의 고 내전압 엘리먼트를 이용하도록 요구되어왔다. 그 결과, 이들 종래 수신 회로들은 회로 스케일이 증가하는 문제에 직면해왔다. 대조적으로, 상기 종래의 문제를 해결하기 위해, 본 발명의 수신 회로는, 각각의 수신측 디바이스의 고유 ID 를 판독하는데 이용된 판독 클럭의 존재를 검출하는 제 1 클럭 검출 회로; 전송 데이터의 클럭의 존재를 검출하는 제 2 클럭 검출 회로; 및 제 1 클럭 검출 회로 및 제 2 클럭 검출 회로 각각의 검출 결과를 입력하여 판독 클럭 및 전송 클럭 중 적어도 하나의 클럭에 따라 객체 전송측 디바이스와의 링크 상태를 검출하는 링크 상태 검출 회로를 포함한다.
Figure R1020080123913
클럭, 수신 회로, 검출 회로, 제어 회로

Description

수신 회로{RECEIVING CIRCUIT}
본 발명은 수신 회로 및 더욱 상세하게는 송신측 디바이스로부터 출력된 신호에 따라 링크 상태를 검출하는 수신 회로에 관한 것이다.
최근에, 통신의 제 3 자가 각각의 대상에서 전송 및 수신측 디바이스에 접속되었는지 접속되지 않았는지 여부의 결정에 따른 다양한 종류의 제어가 종종 수행되어 왔다. DVI (디지털 비주얼 인터페이스) 표준이 제어 동작에서의 이러한 접속 체크를 포함하는 표준들 중 하나의 표준이다. HDMI (고화질 멀티미디어 인터페이스) 표준은 비디오 데이터 전달 관련 기능으로서 DVI 표준의 컨텐츠를 포함하는 또 다른 표준이다.
이하, 이들 DVI 표준 및 HDMI 표준의 경우에 있어서, 어떻게 접속을 검출하는지를 설명한다. 도 4 는 종래 예의 DVI 표준에 따르는 신호를 수신하는 수신 회로 (100) 의 블록도를 도시한다. 도 4 에 도시된 바와 같이, 수신 회로 (100) 는 접속기를 통해 수신 회로 (100) 의 객체 전송측 디바이스에 접속된다. 수신 회로 (100) 는 +5V 검출 회로 (101), TMDS 클럭 수신 회로 (102), DDC 수신 회로 (103), 및 디스플레이 디바이스 제어 회로 (104) 를 포함한다. +5V 수신 회로는 접속기의 +5V 단자 및 또 다른 단자 P101 를 통해 전송측 디바이스로부터 출력된 +5V 신호를 수신한다. +5V 검출 회로 (101) 는, +5V 신호를 검출시, +5V 검출 신호를 디스플레이 디바이스 제어 회로 (104) 로 출력한다. 그 후, 디스플레이 디바이스 (104) 는 +5V 검출 신호에 의해 활성화된다. +5V 단자와 HPD (가열된 플러그 검출) 단자는 저항 R 을 통해 서로 접속된다. 그 결과, +5V 신호는 HPD 신호로서 HPD 단자를 통해 전송측 디바이스로 출력된다. 그 후, 전송측 디바이스는 HPD 신호에 따라 객체 수신측 디바이스와의 접속 상태를 인식한다.
TMDS (전이 최소화 차동 시그널링; Transition Minimized Differential Signaling) 클럭 수신 회로는 전송 데이터의 전송 클럭인 TMDS 클럭을 수신하여 TMDS 신호를 디스플레이 디바이스 제어 회로 (104) 로 출력한다. 이 TMDS 클럭은, TMDS 클럭의 포지티브 위상측 클럭이 TMDS+ 단자 및 또 다른 단자 P102 를 통해 객체에 인가되며, TMDS 클럭의 반대 위상측 클럭이 TMDS- 단자 및 또 다른 단자 P103 을 통해 객체에 인가되는 차동 신호이다. DDC 수신 회로 (103) 는 EDID (확장된 디스플레이 식별 데이터) 로부터 정보를 판독하기 위해 이용되는 DDC (디스플레이 데이터 채널) 클럭을 수신하여 이 DDC 신호를 디스플레이 디바이스 제어 회로 (104) 로 출력한다. EDID ROM (110) 은 수신측 디바이스 (예를 들어, 디스플레이 디바이스) 와 관련된 정보를 저장한다. 전송측 디바이스는 EDID ROM (110) 으로부터 판독된 정보에 따라 전송측 디바이스에 전송될 데이터의 포맷을 결정한다. DDC 클럭은 DDC 클럭 단자 및 단자 P104 각각을 통해 DDC 수신 회로 (103) 로 출력되고, EDID ROM (110) 으로부터 판독된 정보는 DDC 데이터 단자를 통해 전송측 디바이스로 출력된 후, 단자 P105 를 통해 DDC 수신 회로 (103) 로 출력된다.
도 5 는 제어 상태가 이 수신 회로에서 어떻게 변하는지를 설명하는 시퀀스를 도시한다. 도 5 에 도시된 바와 같이, 수신 회로 (100) 는, 검출된 +5V 신호 입력이 존재하지 않는 경우, 객체 전송측 디바이스에 대한 링크 OFF 상태를 결정하고, 예를 들어, 디스플레이 디바이스 제어 회로 (104) 와 같은 동작을 중단한다. +5V 신호 입력의 검출시, 수신 회로 (100) 는 객체 전송측 디바이스와의 링크의 확립 (ON) 을 인식한 후, 링크 활성 상태를 디스플레이 디바이스 제어 회로 (104) 에 통지하고 디스플레이 디바이스를 턴온한다. 또한, 수신 회로 (100) 는, 전송측 디바이스로부터 링크 비활성 상태가 되도록 명령받은 경우, 전력 세이브 모드가 되어 동작에서의 전력 소모를 감소시킨다. 소정의 시간 동안, 전송측 디바이스로부터 링크 활성 상태가 되도록 명령받지 않은 경우, 수신 회로 (100) 는 전력 소모가 더욱 감소된 동작 모드가 된다. 대조적으로, 전력 세이브 모드에서 전송측 디바이스로부터 링크 활성 상태가 되도록 명령받은 경우, 수신 회로 (100) 는 디스플레이 디바이스를 다시 턴온한다.
종래의 수신 회로는 +5V 신호에 따르는 방법으로 서브젝트 전송측 디바이스와의 접속 상태를 인식한다. 비특허 문헌 1 (디지털 비주얼 인터페이스 세부사항 개정본 1.0 부록 C. 디지털 모니터 전력 상태) 은 DVI 표준에 따라 이 접속 상태 체크 방법을 상세히 개시한다. 또한, 특허 문헌 1 (JP-A-2007-225980) 은 전송측 디바이스에서 어떻게 접속 상태를 인식하는지의 또 다른 예를 개시한다. 구체적으로는, 수신측 디바이스가 아날로그 신호들인 비디오 신호들을 수신하는 경우, 전송측 디바이스가 어떻게 접속을 인식하는지를 개시한다. DDC 클럭 및 DDC 데이터를 전송하는 루트는 일반적으로 수신측 디바이스에서 풀업 (pull-up) 구조를 채용한다. 이러한 풀업 구조의 전송 루트에서, 전송 루트의 잠재성이 전송측 디바이스의 접속 상태에 따라 변한다. 결과적으로, 특허 문헌 1 에서, 접속 상태는 이 전송 루트의 잠재성에 따라 인식된다. 그러나, 수신측 디바이스에서, 전송 루트는 풀업된채로 유지되어, 수신측 디바이스는 이 잠재성 변화를 인식할 수 없다. 그 결과, 수신측 디바이스는 특허 문헌 1 에서 개시된 방법을 이용할 수 없다.
전술한 바와 같이, DVI 표준 및 HDMI 표준은 +5V 신호의 이용에 의해 인식될 전송측 회로와 수신측 회로 사이의 접속 상태를 인에이블한다. 그러나, 최근에는, 반도체 디바이스의 제조 프로세스가 더욱 더 미크론화되어 왔으며, +5V 전압을 견딜수 있는 고 내전압 엘리먼트를 형성하는 경우, 엘리먼트의 사이즈는 다른 저 내전압 회로보다 훨씬 더 커지게 된다. 따라서, 상기 수신 회로 (100) 에서는, +5V 검출 회로가 다른 회로보다 회로 스케일에 있어서 훨씬 더 커지게 되어, 수신 회로 (100) 의 반도체 디바이스 칩 사이즈가 감소되지 않았다. 이것은 문제가 되어왔다.
이러한 환경하에서, 본 발명의 목적은 디지털 신호인 비디오 데이터를 포함하는 전송 데이터를 수신할 수 있는 수신 회로를 제공하는 것이다.
수신 회로는, 각각의 수신측 디바이스의 고유 ID 를 판독하는데 이용된 판독 클럭의 존재를 검출하는 제 1 클럭 검출 회로; 전송 데이터의 전송 클럭의 존재를 검출하는 제 2 클럭 검출 회로, 및 제 1 클럭 검출 회로 및 제 2 클럭 검출 회로 각각의 검출 결과를 입력하고, 판독 클럭과 전송 클럭 중 적어도 하나의 클럭에 따라 전송측 디바이스에 관한 링크 상태를 검출하는 링크 상태 검출 회로를 포함한다.
수신 회로는 제 1 클럭과 제 2 클럭 중 적어도 하나의 클럭에 따라 객체 전 송측 디바이스와의 링크 상태를 인식할 수 있다. 즉, 본 발명의 수신 회로는 5V 전압을 이용하지 않고 링크 상태를 인식할 수 있어, 이 수신 회로는 임의의 5V 내전압 엘리먼트를 이용하지 않고 구성될 수 있다.
본 발명은 각각의 전송측 디바이스와의 링크 상태를 인식할 수 있는 소형 수신 회로를 실현할 수 있다.
제 1 실시형태
이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시형태를 설명할 것이다. 도 1 은 이 제 1 실시형태에서의 수신 회로 (1) 의 블록도이다. 다음의 설명에서, 데이터는 DVI 표준 또는 HDMI 표준에 따르는 방법에 따라 전송/수신됨이 전제된다. 도 1 에 도시된 바와 같이, 수신 회로 (1) 는 제 1 클럭 수신 회로 (예를 들어, DDC 수신 회로) (10); 제 1 클럭 검출 회로 (예를 들어, DDC 클럭 검출 회로) (11), 제 2 클럭 수신 회로 (예를 들어, TMDS 클럭 수신 회로) (12); 제 2 클럭 검출 회로 (예를 들어, TMDS 클럭 검출 회로) (13); 링크 상태 검출 회로 (14); 제어 회로 (예를 들어, 디스플레이 디바이스 제어 회로) (15); 및 단자 P1 내지 단자 P4 를 포함한다.
수신 회로 (1) 를 갖는 수신측 디바이스는 접속기 및 EDID ROM (20) 를 포함한다. 접속기는 +5V 단자, HPD 단자, TMDS+ 단자, TMDS- 단자, DDC 클럭 단자, 및 DDC 데이터 단자를 갖는다. 수신 회로 (1) 는 접속기를 통해 전송측 디바이 스에 접속된다. 접속기의 단자들 중에서, +5V 단자 및 HPD 단자는 수신 회로 (1) 에 접속되지 않는다. +5V 단자 및 HPD 단자는 저항 R 을 통해 서로 접속된다.
DDC 수신 회로 (10) 는 DDC 클럭 단자 및 단자 P3 를 통해 입력된 판독 클럭 (예를 들어, DDC (디스플레이 데이터 채널) 클럭) 을 수신하여, DDC 신호를 디스플레이 디바이스 제어 회로 (15) 로 출력한다. DDC 수신 회로 (10) 는 단자 P4 를 통해 정보를 수신한다. 이 정보는 DDC 데이터 단자를 통해 EDID ROM (20) 으로부터 판독된다. EDID ROM (20) 에 저장된 데이터는, 예를 들어, 수신측 디바이스의 고유 ID 와 같은 수신측 디바이스와 관련된 정보이다. EDID ROM (20) 은 DDC 클럭 단자와 단자 P3 사이에 접속된 라인을 통해 DDC 클럭을 수신하여, DDC 데이터 단자와 단자 P4 사이에 접속된 라인을 통해 정보를 출력한다.
DDC 클럭 검출 회로 (11) 는 단자 P3 과 DDC 수신 회로 (10) 사이에 접속된 라인을 통해 DDC 클럭을 수신하고 DDC 클럭을 검출한 후, 검출 신호 A 를 출력한다. DDC 클럭 검출 회로 (11) 는 클럭 카운터 및 주파수 검출 회로와 같은 회로를 통해 DDC 클럭을 검출한다. DDC 클럭 검출 회로 (12) 는 DDC 클럭을 검출시에만 검출 신호 A 를 출력한다.
TMDS 클럭 수신 회로 (12) 는 전송 데이터의 전송 클럭 (예를 들어, TMDS (전이 최소화 자동 시그널링) 클럭) 을 수신하며, TMDS 신호를 디스플레이 디바이스 제어 회로 (15) 로 출력한다. TMDS 클럭은 또 다른 루트 (미도시) 를 통해 전송측 디바이스로부터 수신 회로 (1) 로 전송될 전송 데이터의 전송 클럭이다. TMDS 클럭은, TMDS 클럭의 포지티브 위상측 클럭이 TMDS+ 단자 및 단자 P1 을 통해 입력되고, TMDS 클럭의 반대 위상측 클럭이 TMDS- 단자 및 단자 P2 를 통해 각각 입력되는 차동 신호이다.
TMDS 클럭 검출 회로 (13) 는 TMDS 신호를 수신하고 TMDS 클럭을 검출한 후, 검출 신호 B 를 출력한다. TMDS 클럭 검출 회로 (13) 는 클럭 카운터, 주파수 검출 회로 등과 같은 회로를 통해 TMDS 클럭의 존재를 체크하여, TMDS 클럭을 검출한 경우 검출 신호 B 를 출력한다.
링크 상태 검출 회로 (14) 는 검출 신호 A 및 검출 신호 B 중 적어도 하나의 검출 신호에 따라 수신 회로 (1) 및 객체 전송측 디바이스와의 링크 상태를 검출한 후, 링크 검출 신호 LD 를 디스플레이 디바이스 제어 회로 (15) 로 출력한다. 더욱 구체적으로는, 링크 상태 검출 회로 (14) 는 검출 신호 A 및 검출 신호 B 중 적어도 하나의 검출 신호가 클럭 전송을 나타내는 경우, 링크 검출 신호 LD 를 출력한다.
디스플레이 디바이스 제어 유닛 (15) 은 TMDS 신호, DDC 신호, 및 전송 데이터 (미도시) 에 따라 다음의 단계에서 접속된 디바이스 (예를 들어, 디스플레이 디바이스) 를 제어한다. 디스플레이 디바이스 제어 유닛 (15) 은, 디스플레이 디바이스 제어 유닛 (15) 의 다음의 단계에서, 자신의 전력 상태 및 디바이스의 전력 상태를 제어한다.
다음으로, 이 제 1 실시형태에서의 수신 회로 (1) 의 동작을 설명한다. 도 2 는 제어 상태가 수신 회로 (1) 에서 어떻게 변하는지의 시퀀스를 도시한다. 도면에서 도시된 바와 같이, 수신 회로 (1) 는 DDC 클럭 및 TMDS 클럭을 수신하지 않은 경우 객체 전송측 디바이스에 관하여 링크 OFF 상태를 결정한다. 그 후, 예를 들어, 수신 회로 (1) 는 디스플레이 디바이스 제어 회로 (15) 를 대기 등과 같은 저 전력 소비 모드로 시프트한다. 그 후, DDC 클럭 또는 TMDS 클럭의 입력을 검출시에, 검출 신호 A 또는 검출 신호 B 는 클럭 입력의 검출을 나타낸다. 결과적으로, 링크 상태 검출 회로 (14) 는 전송측 디바이스와의 링크의 확립을 인식하여, 링크 검출 신호 LD 를 디스플레이 디바이스 제어 회로 (15) 로 출력한다. 그 후, 디스플레이 디바이스 제어 회로 (15) 는 명령된 링크 활성 상태를 인식하여 디스플레이 디바이스를 턴온한다. 대조적으로, 전송측 디바이스로부터 링크 활성 상태가 되도록 명령받은 경우, 또는 DDC 클럭 및 TMDS 클럭 모두가 중단된 경우, 수신 회로 (1) 는 디스플레이 디바이스 제어 회로 (15) 및 디스플레이 디바이스를 전력 세이브 모드로 시프트하여 전력 소모를 감소시킨다. 그 후, 소정의 시간 동안, 전송측 디바이스로부터 링크 활성 상태가 되라는 명령을 수신하지 않은 경우, 수신 회로 (1) 는 디바이스 제어 회로 (15) 및 디스플레이 디바이스를 전력 소모가 더욱 감소되는 동작 모드로 구동시킨다. 대조적으로, 전력 세이브 모드에서 전송측 디바이스로부터 링크 활성 상태로 이동하도록 명령받거나, DDC 클럭 및 TMDS 클럭 중 임의의 하나를 입력한 경우, 수신 회로 (1) 는 디스플레이 디바이스를 다시 턴온한다.
전술한 바와 같이, 이 실시형태에서의 수신 회로 (1) 는 DDC 클럭 및 TMDS 클럭 중 적어도 하나의 클럭의 입력을 검출함으로써 객체 전송측 디바이스와의 링 크 상태를 인식할 수 있다. 결과적으로, 본 발명은, 종래의 수신 회로에 포함되었던 임의의 5V 내전압 엘리먼트를 이용하지 않고, 수신 회로 (1) 를 구성하는 것을 가능하게 한다. 즉, 본 발명은 사이즈가 작은 적은 내전압 엘리먼트만을 이용하여 수신 회로 (1) 를 구성할 수 있다. 이것이 수신 회로 (1) 가 사이즈에 있어서 상당히 감소될 수 있는 이유이다.
이 실시형태에서의 수신 회로 (1) 는 DDC 클럭 및 TMDS 클럭 중 어느것도 수신 회로 (1) 로 입력되지 않음을 나타내는 링크-OFF 상태를 인식할 수 있다. 이러한 링크-OFF 상태에서는, 기본적으로 수신 회로 (1) 가 임의의 전송측 디바이스로부터 어떠한 데이터도 수신하지 않는다. 결과적으로, 이러한 상태를 검출시에, 이 실시형태에서의 수신 회로 (1) 는 데이터 전송 상태에 따라 디스플레이 디바이스 제어 회로 (15) 와 같은 회로를 저 전력 소모 모드로 시프트할 수 있다. 그 결과, 이 실시형태에서의 수신 회로 (1) 는 각각의 수신측 디바이스의 전력 인가를 정확히 제어하여, 이에 의해 수신측 디바이스의 전력 소모를 감소시킬 수 있다. 대조적으로, 종래의 수신 회로는 DDC 클럭 또는 TMDS 클럭의 검출과 관계없이 +5V 신호를 수신하는 경우, 링크-ON (확립된) 상태를 인식하게 된다. 결과적으로, 이들 종래의 수신 회로는 DDC 클럭 및 TMDS 클럭 중 임의의 하나가 검출되는지 검출되지 않는지 여부에 따라 임의의 디바이스의 전력 인가를 제어할 수 없다.
제 2 실시형태
도 3 은 이 제 2 실시형태에서의 수신 회로 (1) 의 블록도를 도시한다. 도면에서 도시된 바와 같이, 이 제 2 실시형태에서의 링크 상태 검출 회로 (14) 는 타이머 (16) 를 포함한다. DVI 표준 및 HDMI 표준의 경우에, 객체 전송측 디바이스 동작의 시작 시간에서 DDC 클럭 전송의 중단과 TMDS 신호 전송의 시작 사이에는 작은 시간 차이가 존재한다. 결과적으로, 제 1 실시형태에서의 수신 회로 (1) 는 그와 같은 시간 지연을 링크-OFF 상태로 인식하게 된다.
이것이 제 2 실시형태에서 링크 상태 검출 회로 (14) 에 타이머 (16) 가 제공되는 이유이며, 이에 의해, 검출 신호 A 에 의한 DDC 클럭 전송 중단의 통지에서 시작하는 소정의 기간을 카운팅한다. 수신 회로 (1) 는, TMDS 클럭의 검출이 검출 신호 B 에 의해 통지되지 않는 경우에도, 카운팅값이 소정의 값에 도달할 때까지 이러한 링크-OFF 상태를 결정하는 것이 방지된다.
또한, 이 제 2 실시형태에서의 수신 회로 (1) 는, 검출 신호 B 에 의해 TMDS 클럭 중단이 통지된 이후 타이머 (16) 로 소정의 기간을 카운팅하고, 다음 DDC 클럭 또는 TMDS 클럭이 입력될 때까지 클럭-입력이 없는 기간을 링크-OFF 상태로 결정하지 않도록 구성될 수도 있다.
이러한 방법으로 타이머 (16) 를 이용하는 것은, DDC 클럭 및 TMDS 클럭 중 어느 클럭도 링크-ON 상태로서 입력되지 않는 소정의 주기를 유지할 수 있고, 이에 의해 동작이 전력 세이브 모드와 디스플레이 온 모드 사이에서 빈번하게 스위칭되는 것이 방지된다. 이러한 빈번한 모드 스위칭이 반복되는 경우에는, 수신측 디바이스 동작이 불안정하게 될 수도 있다. 그러나, 타이머 (16) 는 수신측 디바이스 동작을 안정화하도록 이러한 빈번한 모드 스위칭을 방지할 수 있다.
본 발명의 바람직한 형태들이 개시되었지만, 본 발명의 사상을 벗어나지 않는 변경예가 당업자에게는 명백할 것이다. 예를 들어, 클럭 검출 방법은 서브젝트 회로 구성에 따라 필요한 대로 변경될 수 있다.
도 1 은 본 발명의 제 1 실시형태의 수신 회로의 블록도.
도 2 는 본 발명의 제 1 실시형태의 수신 회로의 상태가 수신 회로에서 어떻게 변하는지를 도시하는 순서도.
도 3 은 본 발명의 제 2 실시형태의 수신 회로의 블록도.
도 4 는 종래의 수신 회로의 블록도.
도 5 는 수신 회로의 동작 상태가 종래의 수신 회로에서 어떻게 변하는지를 도시하는 순서도.
※ 도면의 주요 부분에 대한 부호의 설명 ※
1 : 수신 회로 10, 103 : DDC 수신 회로
11 : DCC 클럭 검출 회로 12, 102 : TMDS 클럭 수신 회로
13 : TMDS 클럭 검출 회로 14 : 링크 상태 검출 회로
15, 104 : 디스플레이 디바이스 제어 회로
20, 110 : EDID ROM 101 : +5V 검출 회로
102 : TMDS 클럭

Claims (5)

  1. 디지털 신호들인 비디오 데이터를 포함하는 전송 데이터를 수신하는 수신 회로로서,
    수신측 디바이스의 고유 ID 를 판독하는데 이용되는 판독 클럭의 존재를 검출하는 제 1 클럭 검출 회로;
    상기 전송 데이터의 전송 클럭의 존재를 검출하는 제 2 클럭 검출 회로; 및
    상기 제 1 클럭 검출 회로 및 상기 제 2 클럭 검출 회로 각각의 검출 결과를 입력하며, 상기 판독 클럭 및 상기 전송 클럭 중 적어도 하나의 클럭에 따라 전송측 디바이스에 관한 링크 상태를 검출하는 링크 상태 검출 회로를 포함하는, 수신 회로.
  2. 제 1 항에 있어서,
    상기 링크 상태 검출 회로는, 상기 제 1 클럭 검출 회로 및 상기 제 2 클럭 검출 회로 각각의 검출 결과의 입력시에 시작하는 소정의 기간을 카운팅하는 타이머를 포함하며,
    상기 타이머의 카운팅값이 소정의 값을 초과하는 경우, 상기 수신 회로와 상기 전송측 디바이스 사이에서 링크-OFF 상태를 결정하는, 수신 회로.
  3. 제 1 항에 있어서,
    상기 판독 클럭을 수신하는 제 1 클럭 수신 회로,
    상기 전송 클럭을 수신하는 제 2 클럭 수신 회로, 및
    제어 회로를 포함하며,
    상기 제어 회로는, 상기 제어 회로에 접속된 상기 수신측 디바이스를 제어하기 위해 상기 제 1 클럭 수신 회로 및 상기 제 2 클럭 수신 회로로부터 신호들을 수신하며, 상기 링크 상태 검출 회로의 검출 결과에 따라 상기 수신측 디바이스의 전력 상태를 제어하는, 수신 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 판독 클럭 및 상기 전송 클럭 뿐만 아니라, 상기 전송 데이터를 수신하기 위해 HDMI (고화질 멀티미디어 인터페이스) 표준 및 DVI (디지털 비주얼 인터페이스) 표준에 따르는, 수신 회로.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 판독 클럭은 HDMI 표준 및 DVI 표준에 따르는 DDC (디스플레이 데이터 채널) 클럭 신호이며, 상기 전송 클럭은 상기 HDMI 표준 및 상기 DVI 표준에 따르는 TMDS (전이 최소화 차동 시그널링) 클럭 신호인, 수신 회로.
KR1020080123913A 2008-01-21 2008-12-08 수신 회로 KR101007162B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-010512 2008-01-21
JP2008010512A JP2009177229A (ja) 2008-01-21 2008-01-21 受信回路

Publications (2)

Publication Number Publication Date
KR20090080471A KR20090080471A (ko) 2009-07-24
KR101007162B1 true KR101007162B1 (ko) 2011-01-12

Family

ID=40876495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080123913A KR101007162B1 (ko) 2008-01-21 2008-12-08 수신 회로

Country Status (5)

Country Link
US (1) US20090185628A1 (ko)
JP (1) JP2009177229A (ko)
KR (1) KR101007162B1 (ko)
CN (1) CN101494042A (ko)
TW (1) TW200933594A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011035452A (ja) * 2009-07-29 2011-02-17 Toshiba Corp 電子機器および電子機器の制御方法
JPWO2011033561A1 (ja) * 2009-09-16 2013-02-07 Ｎｅｃディスプレイソリューションズ株式会社 消費電力低減回路、消費電力低減方法
US10176140B2 (en) * 2012-09-25 2019-01-08 Nec Display Solutions, Ltd. HDMI apparatus of high-definition TV has switching circuit that outputs low-level/ground potential to second pin of HDMI connector if a first signal is not outputted
CN112099387B (zh) * 2019-06-17 2022-12-09 Oppo广东移动通信有限公司 控制方法、穿戴设备和存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030062380A (ko) * 2002-01-16 2003-07-25 닛뽄 고쿠 덴시 고교 가부시키가이샤 Ｄｖｉ규격으로 접속된 호스트장치와 모니터장치의 제어장치
KR20030063918A (ko) * 2002-01-24 2003-07-31 삼성전자주식회사 디스플레이장치 및 그 제어방법
KR20070073463A (ko) * 2006-01-05 2007-07-10 삼성전자주식회사 디스플레이장치 및 그 전원제어방법
KR20080063065A (ko) * 2006-12-28 2008-07-03 후지쯔 가부시끼가이샤 표시 장치의 전원 감시 제어 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7088398B1 (en) * 2001-12-24 2006-08-08 Silicon Image, Inc. Method and apparatus for regenerating a clock for auxiliary data transmitted over a serial link with video data
US7283566B2 (en) * 2002-06-14 2007-10-16 Silicon Image, Inc. Method and circuit for generating time stamp data from an embedded-clock audio data stream and a video clock
US7412053B1 (en) * 2002-10-10 2008-08-12 Silicon Image, Inc. Cryptographic device with stored key data and method for using stored key data to perform an authentication exchange or self test
KR100587547B1 (ko) * 2004-04-07 2006-06-08 삼성전자주식회사 컨텐츠별로 싱크 디바이스로의 출력을 제어하는 소스디바이스 및 그 방법
US20080250184A1 (en) * 2007-04-03 2008-10-09 Vizionware, Inc. Adaptive two-wire bus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030062380A (ko) * 2002-01-16 2003-07-25 닛뽄 고쿠 덴시 고교 가부시키가이샤 Ｄｖｉ규격으로 접속된 호스트장치와 모니터장치의 제어장치
KR20030063918A (ko) * 2002-01-24 2003-07-31 삼성전자주식회사 디스플레이장치 및 그 제어방법
KR20070073463A (ko) * 2006-01-05 2007-07-10 삼성전자주식회사 디스플레이장치 및 그 전원제어방법
KR20080063065A (ko) * 2006-12-28 2008-07-03 후지쯔 가부시끼가이샤 표시 장치의 전원 감시 제어 장치

Also Published As

Publication number Publication date
KR20090080471A (ko) 2009-07-24
CN101494042A (zh) 2009-07-29
US20090185628A1 (en) 2009-07-23
TW200933594A (en) 2009-08-01
JP2009177229A (ja) 2009-08-06

Similar Documents

Publication Publication Date Title
US10212381B2 (en) Image transfer apparatus with CEC communication function
US8175173B2 (en) Methods and systems for transmitting signals differentially and single-endedly across a pair of wires
USRE45979E1 (en) Power-saving circuit and method for a digital video display device
US20090237561A1 (en) Video and audio output device
US10176140B2 (en) HDMI apparatus of high-definition TV has switching circuit that outputs low-level/ground potential to second pin of HDMI connector if a first signal is not outputted
EP2385517A1 (en) System and method for operating an electronic device having an HDMI port that is shared between an HDMI source function and an HDMI sink function of the electronic device
USRE49750E1 (en) Data transmission system and method with feedback regarding a decoding condition
US10897243B2 (en) Cable and connection device
KR101007162B1 (ko) 수신 회로
KR100910419B1 (ko) 표시 장치의 전원 감시 제어 장치
US11375270B2 (en) Cable, method of controlling cable, connection device, electronic device, and method of controlling electronic device
EP3531705B1 (en) Hdmi optical cable and hdmi optical conversion apparatus
JP2007288407A (ja) テレビジョン受像機
CN111095936B (zh) 线缆和连接设备
US20130009922A1 (en) Video display system, information processing apparatus and video display apparatus
US20060115009A1 (en) Signal transmitting and receiving device and signal transmitting and receiving method
CN101471060B (zh) 显示处理装置及时序控制器
US11662393B2 (en) Cable, method for controlling cable, transmission device, method for controlling transmission device, reception device, and method for controlling reception device
US8049696B2 (en) Standby circuit and method for a display device
TWI396071B (zh) 顯示裝置之待機電路及方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee