KR101001991B1 - Gamma-correction circuit - Google Patents
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Abstract
본 발명은 감마보정전압의 튜닝을 용이하게 하도록 한 액정표시소자의 감마보정회로에 관한 것으로, 고전위 전압과 저전위 전압을 발생하기 위한 전원; 액정표시소자의 데이터라인들에 접속된 데이터 집적회로; 상기 고전위 전압과 상기 저전위 전압을 이용하여 다수의 감마기준전압들을 발생하기 위한 감마기준전압 발생회로; 상기 감마기준전압들의 최상위 감마기준전압을 상기 고전위 전압-0.01V 내지 상기 고전위 전압-0.5V 사이의 전압으로 조정하는 제1 저항; 및 상기 감마기준전압들의 최하위 감마기준전압을 상기 저전위 전압+0.01V 내지 상기 저전위 전압+0.5V 사이의 전압으로 조정하는 제2 저항을 구비한다.The present invention relates to a gamma correction circuit of a liquid crystal display device to facilitate tuning of the gamma correction voltage, comprising: a power supply for generating a high potential voltage and a low potential voltage; A data integrated circuit connected to data lines of the liquid crystal display device; A gamma reference voltage generation circuit for generating a plurality of gamma reference voltages using the high potential voltage and the low potential voltage; A first resistor configured to adjust the highest gamma reference voltages of the gamma reference voltages to a voltage between the high potential voltage -0.01V and the high potential voltage -0.5V; And a second resistor for adjusting the lowest gamma reference voltages of the gamma reference voltages to a voltage between the low potential voltage + 0.01V and the low potential voltage + 0.5V.
Description
도 1은 액정표시소자에 있어서 하나의 액정셀을 등가적으로 나타내는 등가 회로도이다. 1 is an equivalent circuit diagram of one liquid crystal cell equivalently in a liquid crystal display device.
도 2는 8 비트[bits]의 디지털 입력 데이터가 입력되는 액정표시소자의 데이터 집적회로에 내장되는 감마보정회로를 보여 주는 회로도이다. FIG. 2 is a circuit diagram illustrating a gamma correction circuit embedded in a data integrated circuit of a liquid crystal display device in which 8 bits of digital input data is input.
도 3은 6 비트[bits]의 디지털 입력 데이터가 입력되는 액정표시소자의 데이터 집적회로에 내장되는 감마보정회로를 보여 주는 회로도이다. 3 is a circuit diagram illustrating a gamma correction circuit embedded in a data integrated circuit of a liquid crystal display device in which 6 bits of digital input data is input.
도 4는 도 3에 도시된 감마보정회로에 의해 발생되는 감마보정전압들을 나타내는 그래프이다. FIG. 4 is a graph illustrating gamma correction voltages generated by the gamma correction circuit of FIG. 3.
도 5는 본 발명의 실시예에 따른 액정표시소자를 나타내는 블록도이다. 5 is a block diagram illustrating a liquid crystal display device according to an exemplary embodiment of the present invention.
도 6은 도 5에 도시된 데이터 구동부를 상세히 나타내는 블록도이다.6 is a block diagram illustrating in detail the data driver illustrated in FIG. 5.
도 7은 도 6에 도시된 감마보정회로의 제1 실시예를 나타내는 회로도이다. FIG. 7 is a circuit diagram illustrating a first embodiment of the gamma correction circuit shown in FIG. 6.
도 8은 도 6에 도시된 감마보정회로의 제2 실시예를 나타내는 회로도이다. FIG. 8 is a circuit diagram illustrating a second embodiment of the gamma correction circuit shown in FIG. 6.
도 9는 도 8에 도시된 전압조정부를 상세히 나타내는 회로도이다. FIG. 9 is a circuit diagram illustrating in detail the voltage adjusting unit illustrated in FIG. 8.
도 10은 도 6에 도시된 감마보정회로의 제3 실시예를 나타내는 회로도이다. FIG. 10 is a circuit diagram illustrating a third embodiment of the gamma correction circuit shown in FIG. 6.
도 11은 도 6에 도시된 감마보정회로의 제4 실시예를 나타내는 회로도이다. FIG. 11 is a circuit diagram illustrating a fourth embodiment of the gamma correction circuit shown in FIG. 6.
도 12는 도 11에 도시된 전압조정부를 상세히 나타내는 회로도이다.
FIG. 12 is a circuit diagram illustrating in detail the voltage adjusting unit illustrated in FIG. 11.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
1 : 타이밍 콘트롤러 2 : 데이터 구동부1: Timing Controller 2: Data Driver
3 : 게이트 구동부 4, 22, 32 : 외부전원3:
5 : 액정표시패널 21, 31, 60 : 데이터 집적회로 5 liquid
R01 내지 R07 : 튜닝저항 81, 82, 101, 102 : 전압조정부
R01 to R07:
본 발명은 액정표시소자에 관한 것으로, 특히 감마보정전압의 튜닝을 용이하게 하도록 한 액정표시소자의 감마보정회로에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly to a gamma correction circuit of a liquid crystal display device to facilitate tuning of the gamma correction voltage.
액정표시장치는 비디오신호에 따라 액정셀들의 광투과율을 조절하여 화상을 표시하게 된다. The liquid crystal display device displays an image by adjusting light transmittance of liquid crystal cells according to a video signal.
액정셀마다 스위칭소자가 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시소자는 스위칭소자의 능동적인 제어가 가능하기 때문에 동영상 구현에 유리하다. 액티브 매트릭스 타입의 액정표시소자에 사용되는 스위칭소자로는 도 1과 같이 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 한다)가 이용되고 있다. An active matrix type liquid crystal display device in which switching elements are formed in each liquid crystal cell is advantageous in implementing a moving picture because active switching of the switching element is possible. As a switching element used in an active matrix type liquid crystal display device, a thin film transistor (hereinafter, referred to as TFT) is mainly used as shown in FIG. 1.
도 1을 참조하면, 액티브 매트릭스 타입의 액정표시소자는 디지털 입력 데이터를 감마보정전압으로 변환하여 데이터라인(DL)에 공급함과 동시에 스캔펄스를 게이트라인(GL)에 공급하여 액정셀(Clc)을 충전시킨다. Referring to FIG. 1, an active matrix type liquid crystal display device converts digital input data into a gamma correction voltage and supplies it to the data line DL, and simultaneously supplies a scan pulse to the gate line GL to provide a liquid crystal cell Clc. Charge it.
TFT의 게이트전극은 게이트라인(GL)에 접속되며, 소스전극은 데이터라인(DL)에 접속된다. 그리고 TFT의 드레인전극은 액정셀(Clc)의 화소전극과 스토리지 캐패시터(Cst)의 일측 전극에 접속된다. The gate electrode of the TFT is connected to the gate line GL, and the source electrode is connected to the data line DL. The drain electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc and one electrode of the storage capacitor Cst.
액정셀(Clc)의 공통전극에는 공통전압(Vcom)이 공급된다. The common voltage Vcom is supplied to the common electrode of the liquid crystal cell Clc.
스토리지 캐패시터(Cst)는 TFT가 턴-온될 때 데이터라인(DL)으로부터 인가되는 데이터전압을 충전하여 액정셀(Clc)의 전압을 일정하게 유지하는 역할을 한다.The storage capacitor Cst charges a data voltage applied from the data line DL when the TFT is turned on, thereby maintaining a constant voltage of the liquid crystal cell Clc.
스캔펄스가 게이트라인(GL)에 인가되면 TFT는 턴-온(Turn-on)되어 소스전극과 드레인전극 사이의 채널을 형성하여 데이터라인(DL) 상의 전압을 액정셀(Clc)의 화소전극에 공급한다. 이 때 액정셀(Clc)의 액정분자들은 화소전극과 공통전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 변조하게 된다. When the scan pulse is applied to the gate line GL, the TFT is turned on to form a channel between the source electrode and the drain electrode so that the voltage on the data line DL is applied to the pixel electrode of the liquid crystal cell Clc. Supply. At this time, the liquid crystal molecules of the liquid crystal cell Clc modulate the incident light by changing the arrangement by the electric field between the pixel electrode and the common electrode.
이 액정표시소자의 구동회로는 디지털 입력 데이터를 감마보정전압으로 변환하기 위한 데이터 집적회로(Integrated Circuit : 이하, "IC"라 한다)와, 스캔펄스를 발생하기 위한 게이트 IC를 구비한다. The driving circuit of the liquid crystal display device includes a data integrated circuit (hereinafter referred to as " IC ") for converting digital input data into a gamma correction voltage, and a gate IC for generating a scan pulse.
도 2 및 도 3은 데이터 IC(21, 31) 내에 내장된 감마보정회로와 그 감마보정회로에 외부전원을 공급하기 위한 외부전원(22, 32)을 보여 준다. 2 and 3 show a gamma correction circuit built in the
도 2 및 도 3의 감마보정회로는 각각 정극성 감마기준전압 발생부(PGR)와 부극성 감마기준전압 발생부(NGR)를 구비한다. 정극성 감마기준전압 발생부(PGR)는 액정표시소자의 투과율 대 전압 특성 즉, T-V 곡선에서 각 계조에 대응하는 정극성의 감마기준전압들을 발생한다. 부극성 감마기준전압 발생부(NGR)는 액정표시소자의 T-V 곡선에서 각 계조에 대응하는 부극성의 감마기준전압들을 발생한다. The gamma correction circuit of FIGS. 2 and 3 includes a positive gamma reference voltage generator PGR and a negative gamma reference voltage generator NGR, respectively. The positive gamma reference voltage generator PGR generates transmittance versus voltage characteristics of the liquid crystal display device, that is, positive gamma reference voltages corresponding to each gray level in the T-V curve. The negative gamma reference voltage generator NGR generates negative gamma reference voltages corresponding to each gray level in the T-V curve of the liquid crystal display.
도 2의 감마보정회로는 계조 표현 범위가 256 계조인 8 비트[bits]의 디지털 입력 데이터가 입력되는 액정표시소자의 데이터 IC에 내장되며, 정극성 감마기준전압 발생부(PGR)을 통해 8 개의 정극성 감마기준전압(GMA11 내지 GMA18)을 발생함과 아울러 부극성 감마기준전압 발생부(NGR)을 통해 8 개의 부극성 감마기준전압(GMA19 내지 GMA26)을 발생한다. 정극성 감마기준전압 발생부(PGR)와 부극성 감마기준전압 발생부(NGR) 각각은 직렬로 연결된 7 개의 저항(R11 내지 R17, R18 내지 R24)으로 구성된다. The gamma correction circuit of FIG. 2 is embedded in a data IC of a liquid crystal display device in which 8-bit digital input data having a gray scale representation range of 256 gray levels is input, and eight gamma reference voltage generators PGR are provided. In addition to generating the positive gamma reference voltages GMA11 to GMA18, eight negative gamma reference voltages GMA19 to GMA26 are generated through the negative gamma reference voltage generator NGR. Each of the positive gamma reference voltage generator PGR and the negative gamma reference voltage generator NGR includes seven resistors R11 to R17 and R18 to R24 connected in series.
도 3의 감마보정회로는 계조 표현 범위가 64 계조인 6 비트[bits]의 디지털 입력 데이터가 입력되는 액정표시소자의 데이터 IC에 내장되며, 정극성 감마기준전압 발생부(PGR)을 통해 5 개의 정극성 감마기준전압(GMA1 내지 GMA5)을 발생함과 아울러 부극성 감마기준전압 발생부(NGR)을 통해 5 개의 부극성 감마기준전압(GMA6 내지 GMA10)을 발생한다. 정극성 감마기준전압 발생부(PGR)와 부극성 감마기준전압 발생부(NGR) 각각은 직렬로 연결된 4 개의 저항(R31 내지 R34, R35 내지 R38)으로 구성된다. The gamma correction circuit of FIG. 3 is embedded in a data IC of a liquid crystal display device in which 6-bit digital input data having a gray scale representation range of 64 gray levels is input, and five gamma reference voltage generators PGR are provided. In addition to generating the positive gamma reference voltages GMA1 to GMA5, five negative gamma reference voltages GMA6 to GMA10 are generated through the negative gamma reference voltage generator NGR. Each of the positive gamma reference voltage generator PGR and the negative gamma reference voltage generator NGR includes four resistors R31 to R34 and R35 to R38 connected in series.
도 2 및 도 3의 감마보정회로에는 외부전원(21, 31)으로부터의 외부 전원들을 입력 받아 그 외부 전원들을 분압하여 감마기준전압들(GMA11 내지 GMA18, GMA19 내지 GMA26, GMA1 내지 GMA5, GMA6 내지 GMA10)을 발생한다. 감마기준전압들(GMA11 내지 GMA18, GMA19 내지 GMA26, GMA1 내지 GMA5, GMA6 내지 GMA10)은 다시 분압되어 각 계조에 대응하는 감마보정전압들로 세분화되고 그 감마보정전압들은 데이터 IC(21, 31) 내의 디지털-아날로그 변환기에 공급된다. The gamma correction circuit of FIGS. 2 and 3 receives external powers from the
감마보정전압은 사람이 화상을 볼 때의 시각인지특성에 따른 자극치에 대하여 대수함수적으로 느끼는 것을 고려하여 설정된다. 각 계조 단계에 해당하는 밝기 즉, 빛의 투과율을 T라 하고 계조단계를 G라 할때, 각 계조단계와 그 밝기와의 관계는 아래의 수학식 1과 같다. The gamma correction voltage is set in consideration of the algebraic feeling of the stimulus value according to the visual perception characteristic when a person sees an image. When the brightness corresponding to each gray level, that is, the light transmittance is T and the gray level is G, the relationship between each gray level and its brightness is expressed by
여기서, k는 비례상수이고 (Gamma)는 1보다 큰 상수로 나타내고자 하는 실물과 화면의 느낌이 맞도록 정해진다. 액정표시소자의 감마보상방식에서 적용되는 는 2∼4이다. 액정특성과 사람의 시각인지특성을 고려할 때, 액정표시소자의 최적 는 2.2로 알려져 있다. Where k is the proportional constant Gamma is set to a constant greater than 1 so that the real and the screen feel fit. Applied in Gamma Compensation of Liquid Crystal Display Devices Is 2-4. Considering the liquid crystal characteristics and human visual perception characteristics, the optimal liquid crystal display device Is known as 2.2.
도 4는 6 비트 디지털 입력 데이터에 대응하는 정극성/부극성 감마보정전압들을 보여 준다. 4 shows positive / negative gamma correction voltages corresponding to 6-bit digital input data.
그런데 데이터 IC(21, 31) 내의 감마기준전압 발생용 감마보정회로는 데이터 IC(21, 31) 내에서 플로팅되어 있기 때문에 외부전원(22, 32)으로부터 전원을 입력 받아야 한다. 따라서, 감마보정전압들이 최적화되기 위해서는 외부전원들이 최적화되어야 하기 때문에 액정표시소자의 제조업자들은 정극성의 최상위 감마기준전압(GMA11, GMA1)에 공급되는 고전위 외부전원(VDD), 정극성의 최하위 감마기준전압(GMA18, GMA5)에 공급되는 외부전원(Vex-GMA18, Vex-GMA5), 부극성의 최상위 감마기준전전압(GMA26, GMA10)에 공급되는 저전위 외부전원(VSS) 및 부극성의 최하위 감마기준전전압(GMA19, GMA6)에 공급되는 외부전원(Vex-GMA19, Vex-GMA6)을 최적으로 조절함으로써 감마보정전압을 튜닝(tunning)한다. 저전위 외부전원(VSS)은 일반적으로 기저전압(GND)으로 설정된다. However, since the gamma correction circuit for generating the gamma reference voltage in the
감마보정전압의 튜닝을 위하여 고전위 외부전원(VDD)과 데이터 IC(21, 31)의 최상위 감마기준전압 입력단자들 사이에 저항이 설치되고 저전위 외부전원(VSS)과 데이터 IC의 최하위 감마기준전압 입력단자들 사이에 저항이 설치된다. 이러한 저항들의 저항값을 조정하여 감마보정전압을 튜닝하는데는 많은 시간과 노력이 소모된다. 따라서, 감마보정전압의 튜닝을 최소화하여 작업성과 액정표시소자의 생산성을 향상시킬 수 있는 방안이 절실히 요구되고 있다. 감마보정전압의 튜닝을 위한 저항들은 데이터 IC(21, 31)이 탑재되고 많은 신호배선들이 형성되는 인쇄회로보드(Printed Circuit Board : PCB) 상에 설치되기 때문에 그 인쇄회로보드의 설계 제약 요인으로 작용하고 있다.
To tune the gamma correction voltage, a resistor is installed between the high potential external power supply (VDD) and the highest gamma reference voltage input terminals of the
따라서, 본 발명의 목적은 감마보정전압의 튜닝을 용이하게 하도록 한 액정표시소자의 감마보정회로를 제공하는데 있다.
Accordingly, an object of the present invention is to provide a gamma correction circuit of a liquid crystal display device to facilitate tuning of the gamma correction voltage.
본 발명의 감마보정회로는 고전위 전압과 저전위 전압을 발생하기 위한 전원; 액정표시소자의 데이터라인들에 접속된 데이터 집적회로; 상기 고전위 전압과 상기 저전위 전압을 이용하여 다수의 감마기준전압들을 발생하기 위한 감마기준전압 발생회로; 상기 감마기준전압들의 최상위 감마기준전압을 상기 고전위 전압-0.01V 내지 상기 고전위 전압-0.5V 사이의 전압으로 조정하는 제1 저항; 및 상기 감마기준전압들의 최하위 감마기준전압을 상기 저전위 전압+0.01V 내지 상기 저전위 전압+0.5V 사이의 전압으로 조정하는 제2 저항을 구비한다. 상기 데이터 집적회로는 상기 고전위 전압이 공급되는 제1 전원 입력단자와, 상기 저전위 전압이 공급되는 제2 전원 입력단자를 포함한다. 상기 제1 저항은 상기 데이터 집적회로 내에서 상기 제1 전원 입력단자에 접속되고, 상기 제2 저항은 상기 데이터 집적회로 내에서 상기 제2 전원 입력단자에 접속된다.
상기 제1 저항은 상기 최상위 감마기준전압을 상기 고전위 전압-0.2V 내지 상기 고전위 전압-0.3V 사이의 전압으로 조정한다.
상기 제2 저항은 상기 최하위 감마기준전압을 상기 저전위 전압+0.2V 내지 상기 저전위 전압+0.3V 사이의 전압으로 조정한다.
본 발명의 감마보정회로는 고전위 전압과 저전위 전압을 발생하기 위한 전원; 액정표시소자의 데이터라인들에 접속된 데이터 집적회로; 상기 고전위 전압과 상기 저전위 전압을 이용하여 다수의 감마기준전압들을 발생하기 위한 감마기준전압 발생회로; 상기 감마기준전압들의 최상위 감마기준전압을 상기 고전위 전압-0.01V 내지 상기 고전위 전압-0.5V 사이의 전압으로 조정하는 저항; 및 상기 감마기준전압들의 최하위 감마기준전압을 조정하는 외부 튜너를 구비한다. 상기 데이터 집적회로는 상기 고전위 전압이 공급되는 제1 전원 입력단자와, 상기 저전위 전압이 공급되는 제2 전원 입력단자를 포함한다. 상기 저항은 상기 데이터 집적회로 내에서 상기 제1 전원 입력단자에 접속되고, 상기 외부 튜너는 상기 데이터 집적회로의 외부에서 상기 제2 전원 입력단자에 접속된다. 상기 외부 튜너는 연산증폭기, 캐패시터, 및 가변저항을 포함한 전압 조정회로를 이용하여 상기 저전위 전압을 조정한다.
본 발명의 감마보정회로는 고전위 전압과 저전위 전압을 발생하기 위한 전원; 액정표시소자의 데이터라인들에 접속된 데이터 집적회로; 상기 고전위 전압과 상기 저전위 전압을 이용하여 다수의 감마기준전압들을 발생하기 위한 감마기준전압 발생회로; 상기 감마기준전압들의 최상위 감마기준전압을 조정하는 외부 튜너; 및 상기 감마기준전압들의 최하위 감마기준전압을 상기 저전위 전압+0.01V 내지 상기 저전위 전압+0.5V 사이의 전압으로 조정하는 저항을 구비한다. 상기 데이터 집적회로는 상기 고전위 전압이 공급되는 제1 전원 입력단자와, 상기 저전위 전압이 공급되는 제2 전원 입력단자를 포함한다. 상기 저항은 상기 데이터 집적회로의 외부에서 상기 제2 전원 입력단자에 접속되고, 상기 외부 튜너는 상기 데이터 집적회로 내에서 상기 제1 전원 입력단자에 접속된다. 상기 외부 튜너는 연산증폭기, 캐패시터, 및 가변저항을 포함한 전압 조정회로를 이용하여 상기 고전위 전압을 조정한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.The gamma correction circuit of the present invention includes a power supply for generating a high potential voltage and a low potential voltage; A data integrated circuit connected to data lines of the liquid crystal display device; A gamma reference voltage generation circuit for generating a plurality of gamma reference voltages using the high potential voltage and the low potential voltage; A first resistor configured to adjust the highest gamma reference voltages of the gamma reference voltages to a voltage between the high potential voltage -0.01V and the high potential voltage -0.5V; And a second resistor for adjusting the lowest gamma reference voltages of the gamma reference voltages to a voltage between the low potential voltage + 0.01V and the low potential voltage + 0.5V. The data integrated circuit includes a first power input terminal supplied with the high potential voltage and a second power input terminal supplied with the low potential voltage. The first resistor is connected to the first power input terminal in the data integrated circuit, and the second resistor is connected to the second power input terminal in the data integrated circuit.
The first resistor adjusts the highest gamma reference voltage to a voltage between the high potential voltage -0.2V and the high potential voltage -0.3V.
The second resistor adjusts the lowest gamma reference voltage to a voltage between the low potential voltage + 0.2V and the low potential voltage + 0.3V.
The gamma correction circuit of the present invention includes a power supply for generating a high potential voltage and a low potential voltage; A data integrated circuit connected to data lines of the liquid crystal display device; A gamma reference voltage generation circuit for generating a plurality of gamma reference voltages using the high potential voltage and the low potential voltage; A resistor for adjusting a highest gamma reference voltage of the gamma reference voltages to a voltage between the high potential voltage -0.01V and the high potential voltage -0.5V; And an external tuner for adjusting the lowest gamma reference voltages of the gamma reference voltages. The data integrated circuit includes a first power input terminal supplied with the high potential voltage and a second power input terminal supplied with the low potential voltage. The resistor is connected to the first power input terminal in the data integrated circuit, and the external tuner is connected to the second power input terminal outside of the data integrated circuit. The external tuner adjusts the low potential voltage using a voltage adjustment circuit including an operational amplifier, a capacitor, and a variable resistor.
The gamma correction circuit of the present invention includes a power supply for generating a high potential voltage and a low potential voltage; A data integrated circuit connected to data lines of the liquid crystal display device; A gamma reference voltage generation circuit for generating a plurality of gamma reference voltages using the high potential voltage and the low potential voltage; An external tuner for adjusting a highest gamma reference voltage of the gamma reference voltages; And a resistor for adjusting the lowest gamma reference voltages of the gamma reference voltages to a voltage between the low potential voltage + 0.01V and the low potential voltage + 0.5V. The data integrated circuit includes a first power input terminal supplied with the high potential voltage and a second power input terminal supplied with the low potential voltage. The resistor is connected to the second power input terminal outside of the data integrated circuit, and the external tuner is connected to the first power input terminal in the data integrated circuit. The external tuner adjusts the high potential voltage using a voltage adjustment circuit including an operational amplifier, a capacitor, and a variable resistor.
Other objects and advantages of the present invention in addition to the above object will become apparent from the description of the preferred embodiment of the present invention with reference to the accompanying drawings.
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이하, 도 5 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 12.
도 5를 참조하면, 본 발명의 실시예에 따른 액정표시소자는 데이터라인(DL1 내지 DLm)과 게이트라인(GL1 내지 GLn)이 교차되며 그 교차부에 액정셀(Clc)을 구동하기 위한 TFT가 형성된 액정표시패널(5)과, 액정표시패널(5)의 데이터라인들(DL1 내지 DLm)에 데이터를 공급하기 위한 데이터 구동부(2)와, 액정 표시패널(5)의 게이트라인(GL1 내지 GLn)에 스캔펄스를 공급하기 위한 게이트 구동부(3)와, 게이트 구동부(3)에 접속된 외부전원(4)과, 데이터 구동부(2) 및 게이트 구동부(3)를 제어하기 위한 타이밍 콘트롤러(1)를 구비한다. Referring to FIG. 5, in the liquid crystal display according to the exemplary embodiment of the present invention, the data lines DL1 to DLm and the gate lines GL1 to GLn cross each other, and a TFT for driving the liquid crystal cell Clc is formed at an intersection thereof. The formed liquid crystal display panel 5, the
액정표시패널(5)은 두 장의 유리기판 사이에 액정이 주입된다. 액정표시패널(5)의 하부 유리기판 상에는 데이터라인들(DL1 내지 DLm)과 게이트라인들(GL1 내지 GLn)이 직교된다. 데이터라인들(DL1 내지 DLm)과 게이트라인들(GL1 내지 GLn)의 교차부에는 TFT가 형성된다. TFT는 스캔펄스에 응답하여 데이터라인들(DL1 내지 DLm) 상의 데이터를 액정셀(Clc)에 공급하게 된다. TFT의 게이트전극은 게이트라인(GL1 내지 GLm)에 접속되며, TFT의 소스전극은 데이터라인(DL1 내지 DLm)에 접속된다. 그리고 TFT의 드레인전극은 액정셀(Clc)의 화소전극과 스토리지 캐패시터(Cst)에 접속된다. In the liquid crystal display panel 5, liquid crystal is injected between two glass substrates. The data lines DL1 to DLm and the gate lines GL1 to GLn are orthogonal to the lower glass substrate of the liquid crystal display panel 5. TFTs are formed at intersections of the data lines DL1 to DLm and the gate lines GL1 to GLn. The TFT supplies the data on the data lines DL1 to DLm to the liquid crystal cell Clc in response to the scan pulse. The gate electrodes of the TFTs are connected to the gate lines GL1 to GLm, and the source electrodes of the TFTs are connected to the data lines DL1 to DLm. The drain electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc and the storage capacitor Cst.
TFT는 게이트라인(GL1 내지 GLn)을 경유하여 게이트단자에 공급되는 스캔펄스에 응답하여 턴-온된다. TFT의 턴-온시 데이터라인(DL1 내지 DLm) 상의 비디오 데이터는 액정셀(Clc)의 화소전극에 공급된다. The TFT is turned on in response to the scan pulse supplied to the gate terminal via the gate lines GL1 to GLn. When the TFT is turned on, video data on the data lines DL1 to DLm is supplied to the pixel electrode of the liquid crystal cell Clc.
타이밍 콘트롤러(1)는 도시하지 않은 디지털 비디오 카드로부터 공급되는 디지털 비디오 데이터를 데이터 구동부(2)에 공급한다. 또한, 타이밍 콘트롤러(1)는 수평/수직 동기신호(H,V)와 클럭신호(CLK)를 이용하여 데이터 구동 제어신호(DDC)와 게이트 구동 제어신호(GDC)를 발생한다. 데이터 구동 제어신호(DDC)는 소스쉬프트클럭(SSC), 소스스타트펄스(SSP), 극성제어신호(POL) 및 소스출력인에이블신호(SOE) 등을 포함한다. 데이터 구동 제어신호(DDC)는 데이터 구동부(2)에 공급된다. 게이트구동 제어신호(GDC)는 게이트스타트펄스(GSP), 게이트쉬프트클럭(GSC) 및 게이트출력인에이블(GOE) 등을 포함한다. 게이트 구동 제어신호(GDC)는 게이트 구동부(3)에 공급된다. The
게이트 구동부(3)는 타이밍 콘트롤러(1)로부터 공급되는 게이트구동 제어신호(GDC)에 응답하여 스캔펄스 즉, 게이트 하이펄스를 순차적으로 발생하게 된다. 이 게이트 구동부(3)는 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스 전압의 스윙폭을 TFT의 문턱전압 이상으로 쉬프트 시키기 위한 레벨 쉬프터를 포함한다. The gate driver 3 sequentially generates scan pulses, that is, gate high pulses, in response to the gate driving control signal GDC supplied from the
데이터 구동부(2)는 타이밍 콘트롤러(1)로부터 공급되는 데이터구동 제어신호(DDC)에 응답하여 데이터를 데이터라인들(DL1 내지 DLm)에 공급한다. 이 데이터 구동부(2)는 타이밍 콘트롤러(1)로부터의 디지털 비디오 데이터(RGB)를 샘플링하고 그 데이터를 래치한 다음, 감마보정전압을 이용하여 액정셀(Clc)에서 계조를 표현할 수 있는 아날로그 전압으로 변환하게 된다. 이 데이터 구동부(2)는 도 6과 같은 구성을 가지는 다수의 데이터 IC(60)를 포함한다. The
각각의 데이터 IC(60)는 타이밍 콘트롤러(1)로부터 데이터(RGB)가 입력되는 데이터 레지스터(61)와, 샘플링 클럭을 발생하기 위한 쉬프트 레지스터(62)와, 쉬프트 레지스터(62)와 k(단, k는 m보다 작은 정수) 개의 데이터라인들(DL1 내지 DLk) 사이에 접속된 제1 래치(63), 제2 래치(64), 디지털/아날로그 컨버터(Digital to Analog Converter : 이하, "DAC"라 한다)(65) 및 출력회로(66)와, 감마기준전압을 포함한 감마보정전압들을 DAC(65)에 공급하기 위한 감마보정회로(67)를 구비한 다. Each
데이터 레지스터(61)는 타이밍 콘트롤러(1)로부터의 데이터(RGB)를 일시 저장한 후에 저장된 데이터(RGB)를 제1 래치(63)에 공급한다. The data register 61 temporarily stores the data RGB from the
쉬프트 레지스터(62)는 타이밍 콘트롤러(1)로부터의 소스 스타트 펄스(SSP)를 소스 샘플링 클럭신호(SSC)에 따라 쉬프트시켜 샘플링신호를 발생하게 된다. 또한, 쉬프트 레지스터(62)는 소스 스타트 펄스(SSP)를 쉬프트시켜 다음 단의 쉬프트 레지스터(62)에 캐리신호(CAR)를 전달하게 된다. The
제1 래치(63)는 쉬프트 레지스터(62)로부터 순차적으로 입력되는 샘플링신호에 응답하여 데이터 레지스터(61)로부터의 디지털 비디오 데이터(RGB)를 샘플링하고, 그 디지털 비디오 데이터(RGB)를 1 라인분씩 래치한다. The
제2 래치(64)는 제1 래치(63)로부터 입력되는 디지털 비디오 데이터(RGB)를 래치한 다음, 래치된 디지털 비디오 데이터(RGB)를 타이밍 콘트롤러(1)로부터의 소스 출력 인에이블신호(SOE)에 응답하여 동시에 출력한다. The
DAC(65)는 제2 래치(64)로부터의 디지털 비디오 데이터(RGB)를 감마보정회로(67)로부터의 감마보정전압으로 변환하게 된다. 또한, DAC(65)는 극성제어신호에 응답하여 정극성 감마보정전압과 부극성 감마보정전압 중 어느 하나를 선택한다. The
출력회로(66)는 데이터라인들 각각에 접속된 버퍼(Buffer)를 포함한다. 출력회로(66)의 버퍼는 데이터라인들(DL1 내지 DLm)에 공급되는 전압의 감쇠를 최소화한다.
The
감마보정회로(67)는 외부전원(4)으로부터 입력되는 외부전압을 분압하여 감마기준전압들과 그 감마기준전압들을 다시 분압하여 각 계조에 대응하는 감마보정전압들을 발생한다. The
도 7은 감마보정회로(67)의 제1 실시예로써 8 비트[bits]의 디지털 입력 데이터에 대응하는 감마기준전압들을 발생하기 위한 감마보정회로(67)의 일예를 보여 준다. FIG. 7 shows an example of the
도 7을 참조하면, 본 발명의 제1 실시예에 따른 감마보정회로(67)는 데이터 IC(60) 내에 내장되며, 저항을 경유하여 전기적으로 연결된 정극성 감마기준전압 발생부(67(PGR))과 부극성 감마기준전압 발생부(67(NGR))를 구비한다. Referring to FIG. 7, the
정극성 감마기준전압 발생부(67(PGR))와 부극성 감마기준전압 발생부(67(NGR))는 데이터 IC(60)의 정극성 최상위 감마기준전압 입력단자(60a)와 부극성 최상위 감마기준전압 입력단자(60b) 사이에 직렬로 접속된 다수의 저항들(R01, R51 내지 R57, R02, R58 내지 R64, R03)로 구성된다. 저항들(R01, R51 내지 R57, R02, R58 내지 R64, R03) 사이의 노드에서 정극성 감마기준전압들(GMA11 내지 GMA18)과 부극성 감마기준전압들(GMA19 내지 GMA25)이 발생된다. 이 감마기준전압들(GMA11 내지 GMA25)은 각 계조에 대응하는 감마보정전압들로 분압되어 DAC(65)에 공급된다. The positive gamma reference voltage generator 67 (PGR) and the negative gamma reference voltage generator 67 (NGR) form the positive most significant gamma reference
데이터 IC(60)의 정극성 최상위 감마기준전압 입력단자(60a)에는 외부전원(4)으로부터 고전위 외부전원(VDD)이 공급되고 데이터 IC(60)의 부극성 최상위 감마기준전압 입력단자(60b)에는 외부전원(4)으로부터 저전위 외부전원(VSS) 이 공급된다. 저전위 외부전원(VSS)은 기저전압(GND)으로 설정될 수 있다. The high potential external power supply VDD is supplied from the
정극성 최상위 감마기준전압 입력단자(60a)와 제1 감마기준전압 출력 노드 사이에 직렬 접속된 제1 튜닝저항(R01)은 고전위 외부전원(VDD)을 미리 설정된 저항값만큼 전압 강하시켜 정극성 최상위 감마기준전압 즉, 제1 감마기준전압(GMA11)을 최적화한다. 이 제1 튜닝저항(R01)의 저항값은 제1 감마기준전압(GMA11)이 고전위 외부전원(VDD)-0.01V 내지 고전위 외부전원(VDD)-0.5V 사이의 전압, 바람직하게는 고전위 외부전원(VDD)-0.2V 내지 고전위 외부전원(VDD)-0.3V 사이의 전압으로 되도록 정해진다. The first tuning resistor R01 connected in series between the positive most significant gamma reference
부극성 최상위 감마기준전압 입력단자(60b)와 제16 감마기준전압 출력 노드 사이에 직렬 접속된 제3 튜닝저항(R03)은 저전위 외부전원(VSS)을 미리 설정된 저항값만큼 전압 강하시켜 부극성 최상위 감마기준전압 즉, 제16 감마기준전압(GMA26)을 최적화한다. 이 제3 튜닝저항(R03)의 저항값은 제16 감마기준전압(GMA26)이 저전위 외부전원(VSS)+0.01V 내지 저전위 외부전원(VSS)+0.5V 사이의 전압, 바람직하게는 저전위 외부전원(VSS)+0.2V 내지 저전위 외부전원(VDD)+0.3V 사이의 전압으로 되도록 정해진다. Negative polarity The third tuning resistor R03 connected in series between the highest gamma reference
정극성 최하위 감마기준전압 노드와 부극성 최하위 감마기준전압 노드 사의 저항 즉, 제8 감마기준전압(GMA18)의 출력 노드와 제9 감마기준전압(GMA19)의 출력노드 사이의 제2 튜닝저항(R02)은 제8 감마기준전압(GMA18)과 제9 감마기준전압(GMA19)을 최적화시킨다. 이 제2 튜닝저항(R03)의 저항값은 제8 감마기준전압(GMA18)이 제7 감마기준전압(GMA7)보다 작고 고전위 외부전원(VDD)의 1/2 전압보다 큰 전압으로 되게 하고 제9 감마기준전압(GMA19)이 고전위 외부전원(VDD)의 1/2 전압보다 작고 제10 감마기준전압(GMA20)보다 큰 전압으로 되게 하도록 정해진다. Second tuning resistor R02 between the resistance of the positive lowest gamma reference node and the negative lowest gamma reference node, that is, the output node of the eighth gamma reference voltage GMA18 and the output node of the ninth gamma reference voltage GMA19. ) Optimizes the eighth gamma reference voltage GMA18 and the ninth gamma reference voltage GMA19. The resistance value of the second tuning resistor R03 is such that the eighth gamma reference voltage GMA18 is smaller than the seventh gamma reference voltage GMA7 and is greater than 1/2 of the high potential external power supply VDD. The gamma reference voltage GMA19 is set to be a voltage smaller than 1/2 of the high potential external power supply VDD and greater than the tenth gamma reference voltage GMA20.
제1 튜닝저항(R01)과 제2 튜닝저항(R02) 사이에 접속된 저항들(R51 내지 R57)은 중간계조의 정극성 감마기준전압들을 최적화한다. 즉, 제1 튜닝저항(R01)과 제2 튜닝저항(R02) 사이에 접속된 저항들(R51 내지 R57)의 저항값은 중간계조의 정극성 감마기준전압들(GMA12 내지 GMA17)의 관계가 제1 감마기준전압(GMA11) > 제2 감마기준전압(GMA12) > 제3 감마기준전압(GMA13) > 제4 감마기준전압(GMA14) > 제5 감마기준전압(GMA15) > 제6 감마기준전압(GMA16) > 제7 감마기준전압(GMA17) > 제8 감마기준전압(GMA18)이 되도록 정해진다. The resistors R51 to R57 connected between the first tuning resistor R01 and the second tuning resistor R02 optimize the positive gamma reference voltages of the gray scale. That is, the resistance values of the resistors R51 to R57 connected between the first tuning resistor R01 and the second tuning resistor R02 have a relationship between the positive gamma reference voltages GMA12 to GMA17 of the intermediate gray level. Gamma Reference Voltage (GMA11)> Second Gamma Reference Voltage (GMA12)> Third Gamma Reference Voltage (GMA13)> Fourth Gamma Reference Voltage (GMA14)> Fifth Gamma Reference Voltage (GMA15)> Sixth Gamma Reference Voltage (GMA16) )> Seventh gamma reference voltage (GMA17)> eighth gamma reference voltage (GMA18).
제2 튜닝저항(R02)과 제3 튜닝저항(R03) 사이에 접속된 저항들(R58 내지 R64)은 중간계조의 부극성 감마기준전압들을 최적화한다. 즉, 제2 튜닝저항(R02)과 제3 튜닝저항(R03) 사이에 접속된 저항들(R58 내지 R64)의 저항값은 중간계조의 부극성 감마기준전압들(GMA20 내지 GMA25)의 관계가 제9 감마기준전압(GMA19) > 제10 감마기준전압(GMA20) > 제11 감마기준전압(GMA21) > 제12 감마기준전압(GMA22) > 제13 감마기준전압(GMA23) > 제14 감마기준전압(GMA24) > 제15 감마기준전압(GMA25) > 제16 감마기준전압(GMA26)이 되도록 정해진다. The resistors R58 to R64 connected between the second tuning resistor R02 and the third tuning resistor R03 optimize the negative gamma reference voltages of the gray scale. That is, the resistance values of the resistors R58 to R64 connected between the second tuning resistor R02 and the third tuning resistor R03 have a relationship between the negative gamma reference voltages GMA20 to GMA25 of the intermediate gray level. Gamma Reference Voltage (GMA19)> 10th Gamma Reference Voltage (GMA20)> 11th Gamma Reference Voltage (GMA21)> 12th Gamma Reference Voltage (GMA22)> 13th Gamma Reference Voltage (GMA23)> 14th Gamma Reference Voltage (GMA24) ) Is set to be the fifteenth gamma reference voltage GMA25> the sixteenth gamma reference voltage GMA26.
도 8은 감마보정회로(67)의 제2 실시예로써 8 비트[bits]의 디지털 입력 데이터에 대응하는 감마기준전압들을 발생하기 위한 감마보정회로(67)의 다른 예를 보여 준다. FIG. 8 shows another example of the
도 8을 참조하면, 본 발명의 제2 실시예에 따른 감마보정회로(67)는 데이터 IC(60) 내에 내장되며, 전기적으로 분리된 정극성 감마기준전압 발생부(67(PGR))과 부극성 감마기준전압 발생부(67(NGR))를 구비한다. Referring to FIG. 8, the
정극성 감마기준전압 발생부(67(PGR))는 데이터 IC(60)의 정극성 최상위 감마기준전압 입력단자(60a)를 통해 공급되는 고전위 외부전원(VDD)과, 데이터 IC(60)의 정극성 최하위 감마기준전압 입력단자(60c)를 통해 공급되는 저전위 외부전원(Vex-GMA18)을 직렬로 접속된 다수의 저항들(R01 내지 R57)로 분압하여 정극성 감마기준전압들(GMA11 내지 GMA18)을 발생한다. 정극성 감마기준전압들(GMA11 내지 GMA18)은 각 계조에 대응하는 정극성 감마보정전압들로 분압되어 DAC(65)에 공급된다. The positive gamma reference voltage generator 67 (PGR) includes a high potential external power supply VDD supplied through the positive polarity gamma reference
정극성 최상위 감마기준전압 입력단자(60a)에 접속된 제1 튜닝저항(R01)은 고전위 외부전원(VDD)을 미리 설정된 저항값만큼 전압 강하시켜 제1 감마기준전압(GMA11)을 최적화한다. 이 제1 튜닝저항(R01)에 의해 제1 감마기준전압(GMA11)은 고전위 외부전원(VDD)-0.01V 내지 고전위 외부전원(VDD)-0.5V 사이의 전압, 바람직하게는 고전위 외부전원(VDD)-0.2V 내지 고전위 외부전원(VDD)-0.3V 사이의 전압이 된다. The first tuning resistor R01 connected to the positive polarity gamma reference
제1 튜닝저항(R01)과 데이터 IC(60)의 정극성 최하위 감마기준전압 입력단자(60c) 사이에 접속된 저항들(R51 내지 R57)은 중간계조의 정극성 감마기준전압들을 최적화한다. 이 저항들(R51 내지 R57)의 저항값은 중간계조의 정극성 감마기준전압들(GMA12 내지 GMA17)의 관계가 제1 감마기준전압(GMA11) > 제2 감마기준전압(GMA12) > 제3 감마기준전압(GMA13) > 제4 감마기준전압(GMA14) > 제5 감마기준전압(GMA15) > 제6 감마기준전압(GMA16) > 제7 감마기준전압(GMA17) > 제8 감 마기준전압(GMA18)이 되도록 정해진다. The resistors R51 to R57 connected between the first tuning resistor R01 and the positive lowest gamma reference
부극성 감마기준전압 발생부(67(NGR))는 데이터 IC(60)의 부극성 최하위 감마기준전압 입력단자(60d)를 통해 공급되는 고전위 외부전원(Vex-GMA19)과, 데이터 IC(60)의 부극성 최상위 감마기준전압 입력단자(60b)를 통해 공급되는 저전위 외부전원(VSS)을 직렬로 접속된 다수의 저항들(R58 내지 R03)로 분압하여 부극성 감마기준전압들(GMA19 내지 GMA26)을 발생한다. 부극성 감마기준전압들(GMA19 내지 GMA26)은 각 계조에 대응하는 정극성 감마보정전압들로 분압되어 DAC(65)에 공급된다. The negative gamma reference voltage generator 67 (NGR) includes a high potential external power supply (Vex-GMA19) and a
부극성 최상위 감마기준전압 입력단자(60b)에 접속된 제3 튜닝저항(R03)은 저전위 외부전원(VSS)을 미리 설정된 저항값만큼 전압 강하시켜 부극성 최상위 감마기준전압 즉, 제16 감마기준전압(GMA26)을 최적화한다. 이 제3 튜닝저항(R03)에 의해 제16 감마기준전압(GMA26)은 저전위 외부전원(VSS)+0.01V 내지 저전위 외부전원(VSS)+0.5V 사이의 전압, 바람직하게는 저전위 외부전원(VSS)+0.2V 내지 저전위 외부전원(VDD)+0.3V 사이의 전압으로 된다. The third tuning resistor R03 connected to the negative polarity gamma reference
데이터 IC(60)의 부극성 최하위 감마기준전압 입력단자(60d)와 제3 튜닝저항(R03) 사이에 접속된 저항들(R58 내지 R64)는 중간계조의 부극성 감마기준전압들을 최적화한다. 이 저항들(R58 내지 R64)의 저항값은 중간계조의 부극성 감마기준전압들(GMA20 내지 GMA25)의 관계가 제9 감마기준전압(GMA19) > 제10 감마기준전압(GMA20) > 제11 감마기준전압(GMA21) > 제12 감마기준전압(GMA22) > 제13 감마기준전압(GMA23) > 제14 감마기준전압(GMA24) > 제15 감마기준전압(GMA25) > 제16 감마기준전압(GMA26)이 되도록 정해진다. The resistors R58 to R64 connected between the negative lowest gamma reference
본 발명의 제2 실시예에 따른 감마보정회로(67)는 외부전원(4)과 데이터 IC(60)의 정극성 최하위 감마기준전압 입력단자(60c) 사이에 접속된 제1 전압조정부(81)와, 외부전원(4)과 데이터 IC(60)의 부극성 최하위 감마기준전압 입력단자(60d) 사이에 접속된 제2 전압조정부(82)를 더 구비한다. The
제1 전압조정부(81)는 고전위 외부전원(VDD)의 전압을 조정하여 정극성 최하위 감마기준전압 즉, 제8 감마기준전압(GMA18)을 최적화한다. The
제2 전압조정부(82)는 고전위 외부전원(VDD)의 전압을 조정하여 정극성 최하위 감마기준전압 즉, 제9 감마기준전압(GMA19)을 최적화한다. The second
도 9는 제1 및 제2 전압조정부(81, 82)의 일예를 나타낸다. 9 shows an example of the first and second
도 9를 참조하면, 제1 및 제2 전압조정부(81, 82)는 고전위 외부전원(VDD)을 분압하기 위한 저항들(R1 내지 R4)과, 분압된 전압을 데이터 IC(60)에 공급하기 위한 연산증폭기(OP1, OP2)를 구비한다. Referring to FIG. 9, the first and second
제1 전압조정부(81)의 제1 및 제2 저항(R1, R2)은 고전위 외부전원(VDD)과 기저전원(GND) 사이에 직렬로 접속되어 고전위 외부전원(VDD)을 분압함으로써 제8 감마기준전압(GMA18)을 발생한다. 제1 연산증폭기(OP1)는 제1 및 제2 저항(R1, R2) 사이의 노드로부터 자신의 비반전단자에 공급되는 제8 감마기준전압(GMA18)을 신호 감쇠없이 데이터 IC(60)에 공급한다. 제1 연산증폭기(OP1)의 비반전단자와 기저전원(GND) 사이에는 제8 감마기준전압(GMA18)을 일정하게 함과 아울러 제1 연산증폭기(OP1)를 보호하기 위한 제1 캐패시터(C1)가 접속된다. 제1 및 제2 저항(R1, R2) 중 적어도 하나는 제8 감마기준전압(GMA18)이 최적화될 수 있도록 그 저항값이 변할 수 있는 가변저항으로 구현된다. The first and second resistors R1 and R2 of the first
제2 전압조정부(82)의 제3 및 제4 저항(R3, R4)은 고전위 외부전원(VDD)과 기저전원(GND) 사이에 직렬로 접속되어 고전위 외부전원(VDD)을 분압함으로써 제9 감마기준전압(GMA19)을 발생한다. 제2 연산증폭기(OP2)는 제3 및 제4 저항(R3, R4) 사이의 노드로부터 자신의 반전단자에 공급되는 제9 감마기준전압(GMA19)을 신호 감쇠없이 데이터 IC(60)에 공급한다. 제2 연산증폭기(OP2)의 비반전단자와 기저전원(GND) 사이에는 제9 감마기준전압(GMA19)을 일정하게 함과 아울러 제2 연산증폭기(OP1)를 보호하기 위한 제2 캐패시터(C2)가 접속된다. 제3 및 제4 저항(R3, R4) 중 적어도 하나는 제9 감마기준전압(GMA19)이 최적화될 수 있도록 그 저항값이 변할 수 있는 가변저항으로 구현된다. The third and fourth resistors R3 and R4 of the second
이러한 제1 및 제2 전압조정부(81, 82)에 의해 본 발명에 따른 감마보정회로는 감마보정전압의 튜닝시에 제8 및 제9 감마기준전압(GMA18, GMA19)이 조정될 필요가 있을 때 제8 및 제9 감마기준전압(GMA18, GMA19) 각각을 최적으로 조정함으로써 감마보정전압의 튜닝을 보다 정확하게 할 수 있다. The first and second
도 10은 감마보정회로(67)의 제3 실시예로써 6 비트[bits]의 디지털 입력 데이터에 대응하는 감마기준전압들을 발생하기 위한 감마보정회로(67)의 일예를 보여 준다. FIG. 10 shows an example of a
도 10을 참조하면, 본 발명의 제3 실시예에 따른 감마보정회로(67)의 정극성 감마기준전압 발생부(67(PGR))와 부극성 감마기준전압 발생부(67(NGR))는 데이터 IC(60)의 정극성 최상위 감마기준전압 입력단자(60e)와 부극성 최상위 감마기준전압 입력단자(60f) 사이에 직렬로 접속된 다수의 저항들(R05, R71 내지 R74, R06, R75 내지 R78, R07)로 구성된다. 정극성 감마기준전압들(GMA11 내지 GMA18)과 부극성 감마기준전압들(GMA19 내지 GMA25)은 저항들(R05, R71 내지 R74, R06, R75 내지 R78, R07) 사이의 노드에서 발생된다. Referring to FIG. 10, the positive gamma reference voltage generator 67 (PGR) and the negative gamma reference voltage generator 67 (NGR) of the
데이터 IC(60)의 정극성 최상위 감마기준전압 입력단자(60e)에는 외부전원(4)으로부터 고전위 외부전원(VDD)이 공급되고 데이터 IC(60)의 부극성 최상위 감마기준전압 입력단자(60f)에는 외부전원(4)으로부터 저전위 외부전원(VSS)이 공급된다. The high potential external power supply VDD is supplied from the
정극성 최상위 감마기준전압 입력단자(60e)에 접속된 제5 튜닝저항(R05)은 고전위 외부전원(VDD)을 미리 설정된 저항값만큼 전압 강하시켜 제1 감마기준전압(GMA1)을 최적화한다. 이 제5 튜닝저항(R05)의 저항값은 제1 감마기준전압(GMA1)이 고전위 외부전원(VDD)-0.01V 내지 고전위 외부전원(VDD)-0.5V 사이의 전압, 바람직하게는 고전위 외부전원(VDD)-0.2V 내지 고전위 외부전원(VDD)-0.3V 사이의 전압으로 되도록 정해진다. The fifth tuning resistor R05 connected to the positive most significant gamma reference
부극성 최상위 감마기준전압 입력단자(60f)에 접속된 제7 튜닝저항(R07)은 저전위 외부전원(VSS)을 미리 설정된 저항값만큼 전압 강하시켜 제10 감마기준전압(GMA10)을 최적화한다. 이 제5 튜닝저항(R05)의 저항값은 제10 감마기준전압(GMA10)이 저전위 외부전원(VSS)+0.01V 내지 저전위 외부전원(VSS)+0.5V 사이의 전압, 바람직하게는 저전위 외부전원(VSS)+0.2V 내지 저전위 외부전원(VDD)+0.3V 사이의 전압으로 되도록 정해진다. The seventh tuning resistor R07 connected to the negative polarity gamma reference
제5 감마기준전압(GMA5)의 출력노드와 제6 감마기준전압(GMA6)의 출력노드 사이의 제6 튜닝저항(R02)은 제5 감마기준전압(GMA5)과 제6 감마기준전압(GMA6)을 최적화시킨다. 이 제6 튜닝저항(R06)의 저항값은 제5 감마기준전압(GMA5)이 제4 감마기준전압(GMA4)보다 작고 고전위 외부전원(VDD)의 1/2 전압보다 큰 전압으로 되게 하고 제6 감마기준전압(GMA6)이 고전위 외부전원(VDD)의 1/2 전압보다 작고 제7 감마기준전압(GMA7)보다 큰 전압으로 되게 하도록 정해진다. The sixth tuning resistor R02 between the output node of the fifth gamma reference voltage GMA5 and the output node of the sixth gamma reference voltage GMA6 includes the fifth gamma reference voltage GMA5 and the sixth gamma reference voltage GMA6. To optimize. The resistance value of the sixth tuning resistor R06 is such that the fifth gamma reference voltage GMA5 is smaller than the fourth gamma reference voltage GMA4 and is greater than half the voltage of the high potential external power supply VDD. The sixth gamma reference voltage GMA6 is set to be a voltage smaller than one half of the high potential external power supply VDD and greater than the seventh gamma reference voltage GMA7.
제5 튜닝저항(R01)과 제6 튜닝저항(R06) 사이에 접속된 저항들(R51 내지 R57)의 저항값은 중간계조의 정극성 감마기준전압들(GMA2 내지 GMA4)의 관계가 제1 감마기준전압(GMA1) > 제2 감마기준전압(GMA2) > 제3 감마기준전압(GMA3) > 제4 감마기준전압(GMA14) > 제5 감마기준전압(GMA15)이 되도록 정해진다. The resistance values of the resistors R51 to R57 connected between the fifth tuning resistor R01 and the sixth tuning resistor R06 have a relationship between the positive gamma reference voltages GMA2 to GMA4 of the intermediate gray level. Voltage GMA1> second gamma reference voltage GMA2> third gamma reference voltage GMA3> fourth gamma reference voltage GMA14> fifth gamma reference voltage GMA15.
제6 튜닝저항(R06)과 제7 튜닝저항(R07) 사이에 접속된 저항들(R75 내지 R78)의 저항값은 중간계조의 부극성 감마기준전압들(GMA7 내지 GMA9)의 관계가 제6 감마기준전압(GMA6) > 제7 감마기준전압(GMA7) > 제8 감마기준전압(GMA8) > 제9 감마기준전압(GMA9) > 제10 감마기준전압(GMA10)이 되도록 정해진다. The resistance values of the resistors R75 to R78 connected between the sixth tuning resistor R06 and the seventh tuning resistor R07 have a relationship between the negative gamma reference voltages GMA7 to GMA9 of the half gray scale. The voltage GMA6> the seventh gamma reference voltage GMA7> the eighth gamma reference voltage GMA8> the ninth gamma reference voltage GMA9> the tenth gamma reference voltage GMA10.
도 11은 감마보정회로(67)의 제4 실시예로써 6 비트[bits]의 디지털 입력 데이터에 대응하는 감마기준전압들을 발생하기 위한 감마보정회로(67)의 다른 예를 보여 준다. FIG. 11 shows another example of the
도 11을 참조하면, 본 발명의 제4 실시예에 따른 감마보정회로(67)의 정극성 감마기준전압 발생부(67(PGR))는 데이터 IC(60)의 정극성 최상위 감마기준전압 입 력단자(60e)를 통해 공급되는 고전위 외부전원(VDD)과, 데이터 IC(60)의 정극성 최하위 감마기준전압 입력단자(60g)를 통해 공급되는 저전위 외부전원(Vex-GMA5)을 직렬로 접속된 다수의 저항들(R05 내지 R74)로 분압하여 정극성 감마기준전압들(GMA1 내지 GMA5)을 발생한다. 정극성 감마기준전압들(GMA1 내지 GMA5)은 각 계조에 대응하는 정극성 감마보정전압들로 분압되어 DAC(65)에 공급된다. Referring to FIG. 11, the positive gamma reference voltage generator 67 (PGR) of the
정극성 최상위 감마기준전압 입력단자(60e)에 접속된 제5 튜닝저항(R05)은 고전위 외부전원(VDD)을 미리 설정된 저항값만큼 전압 강하시켜 제1 감마기준전압(GMA1)을 최적화한다. 이 제5 튜닝저항(R05)에 의해 제1 감마기준전압(GMA1)은 고전위 외부전원(VDD)-0.01V 내지 고전위 외부전원(VDD)-0.5V 사이의 전압, 바람직하게는 고전위 외부전원(VDD)-0.2V 내지 고전위 외부전원(VDD)-0.3V 사이의 전압이 된다. The fifth tuning resistor R05 connected to the positive most significant gamma reference
제5 튜닝저항(R05)과 데이터 IC(60)의 정극성 최하위 감마기준전압 입력단자(60g) 사이에 접속된 저항들(R71 내지 R74)은 중간계조의 정극성 감마기준전압들을 최적화한다. 이 저항들(R71 내지 R74)의 저항값은 중간계조의 정극성 감마기준전압들(GMA2 내지 GMA4)의 관계가 제1 감마기준전압(GMA1) > 제2 감마기준전압(GMA2) > 제3 감마기준전압(GMA3) > 제4 감마기준전압(GMA4) > 제5 감마기준전압(GMA5)이 되도록 정해진다. The resistors R71 to R74 connected between the fifth tuning resistor R05 and the positive lowest gamma reference
부극성 감마기준전압 발생부(67(NGR))는 데이터 IC(60)의 부극성 최하위 감마기준전압 입력단자(60h)를 통해 공급되는 고전위 외부전원(Vex-GMA6)과, 데이터 IC(60)의 부극성 최상위 감마기준전압 입력단자(60f)를 통해 공급되는 저전위 외부전원(VSS)을 직렬로 접속된 다수의 저항들(R75 내지 R07)로 분압하여 부극성 감마기준전압들(GMA6 내지 GMA10)을 발생한다. 부극성 감마기준전압들(GMA6 내지 GMA10)은 각 계조에 대응하는 정극성 감마보정전압들로 분압되어 DAC(65)에 공급된다. The negative gamma reference voltage generator 67 (NGR) includes a high potential external power supply (Vex-GMA6) supplied through the negative lowest gamma reference
부극성 최상위 감마기준전압 입력단자(60f)에 접속된 제7 튜닝저항(R07)은 저전위 외부전원(VSS)을 미리 설정된 저항값만큼 전압 강하시켜 제10 감마기준전압(GMA10)을 최적화한다. 이 제7 튜닝저항(R07)에 의해 제10 감마기준전압(GMA10)은 저전위 외부전원(VSS)+0.01V 내지 저전위 외부전원(VSS)+0.5V 사이의 전압, 바람직하게는 저전위 외부전원(VSS)+0.2V 내지 저전위 외부전원(VDD)+0.3V 사이의 전압으로 된다. The seventh tuning resistor R07 connected to the negative polarity gamma reference
데이터 IC(60)의 부극성 최하위 감마기준전압 입력단자(60h)와 제7 튜닝저항(R07) 사이에 접속된 저항들(R75 내지 R78)는 중간계조의 부극성 감마기준전압들을 최적화한다. 이 저항들(R75 내지 R78)의 저항값은 중간계조의 부극성 감마기준전압들(GMA7 내지 GMA9)의 관계가 제6 감마기준전압(GMA6) > 제7 감마기준전압(GMA7) > 제8 감마기준전압(GMA8) > 제9 감마기준전압(GMA9) > 제10 감마기준전압(GMA10)이 되도록 정해진다. The resistors R75 to R78 connected between the negative lowest gamma reference
본 발명의 제4 실시예에 따른 감마보정회로(67)는 외부전원(4)과 데이터 IC(60)의 정극성 최하위 감마기준전압 입력단자(60g) 사이에 접속된 제1 전압조정부(101)와, 외부전원(4)과 데이터 IC(60)의 부극성 최하위 감마기준전압 입력단자(60h) 사이에 접속된 제2 전압조정부(102)를 더 구비한다. The
제1 전압조정부(101)는 고전위 외부전원(VDD)의 전압을 조정하여 제5 감마기준전압(GMA5)을 최적화한다. The first
제2 전압조정부(102)는 고전위 외부전원(VDD)의 전압을 조정하여 제6 감마기준전압(GMA6)을 최적화한다. The
도 12는 제1 및 제2 전압조정부(101, 102)의 일예를 나타낸다. 12 shows an example of the first and second
도 12를 참조하면, 제1 및 제2 전압조정부(101, 102)는 고전위 외부전원(VDD)을 분압하기 위한 저항들(R5 내지 R8)과, 분압된 전압을 데이터 IC(60)에 공급하기 위한 연산증폭기(OP3, OP4)를 구비한다. Referring to FIG. 12, the first and second
제1 전압조정부(101)의 제5 및 제6 저항(R5, R6)은 고전위 외부전원(VDD)과 기저전원(GND) 사이에 직렬로 접속되어 고전위 외부전원(VDD)을 분압함으로써 제5 감마기준전압(GMA5)을 발생한다. 제3 연산증폭기(OP3)는 제5 및 제6 저항(R5, R6) 사이의 노드로부터 자신의 비반전단자에 공급되는 제5 감마기준전압(GMA5)을 신호 감쇠없이 데이터 IC(60)에 공급한다. 제3 연산증폭기(OP3)의 비반전단자와 기저전원(GND) 사이에는 제3 캐패시터(C3)가 접속된다. 제5 및 제6 저항(R5, R6) 중 적어도 하나는 제5 감마기준전압(GMA5)이 최적화될 수 있도록 그 저항값이 변할 수 있는 가변저항으로 구현된다. The fifth and sixth resistors R5 and R6 of the first
제2 전압조정부(102)의 제7 및 제8 저항(R7, R8)은 고전위 외부전원(VDD)과 기저전원(GND) 사이에 직렬로 접속되어 고전위 외부전원(VDD)을 분압함으로써 제6 감마기준전압(GMA6)을 발생한다. 제4 연산증폭기(OP4)는 제7 및 제8 저항(R7, R8) 사이의 노드로부터 자신의 반전단자에 공급되는 제6 감마기준전압(GMA6)을 신호 감쇠없이 데이터 IC(60)에 공급한다. 제2 연산증폭기(82)의 비반전단자와 기저전원(GND) 사이에는 제4 캐패시터(C4)가 접속된다. 제7 및 제8 저항(R7, R8) 중 적어도 하나는 제6 감마기준전압(GMA6)이 최적화될 수 있도록 그 저항값이 변할 수 있는 가변저항으로 구현된다.
The seventh and eighth resistors R7 and R8 of the second
상술한 바와 같이, 본 발명에 따른 액정표시소자의 감마보정회로는 정극성 감마기준전압 발생회로와 부극성 감마기준전압 발생회로 각각에서 최상위 감마기준전압을 최적화하기 위한 저항과 최하위 감마기준전압을 최적화하기 위한 저항을 데이터 IC 내에 내장하여 데이터 IC 외부에서 감마보정전압의 튜닝이 최소화되어 튜닝에 필요한 시간과 노력을 최소화할 수 있어 작업성을 개선할 수 있다. 나아가, 본 발명에 따른 액정표시소자의 감마보정회로는 정극성 감마기준전압 발생회로와 부극성 감마기준전압 발생회로 각각에서 최하위 감마기준전압을 외부에서 조절 가능하게 하므로 감마기준전압들을 정밀하게 튜닝할 수 있을뿐 아니라, 감마보정전압의 튜닝을 위한 저항들이 인쇄회로보드 상에서 생략될 수 있으므로 그 인쇄회로보드의 설계가 용이하게 된다. As described above, the gamma correction circuit of the liquid crystal display according to the present invention optimizes the resistance and the lowest gamma reference voltage for optimizing the highest gamma reference voltage in the positive gamma reference voltage generator and the negative gamma reference voltage generator, respectively. The built-in resistor in the data IC minimizes tuning of the gamma correction voltage outside the data IC, thereby minimizing the time and effort required for tuning, thereby improving workability. In addition, the gamma correction circuit of the liquid crystal display according to the present invention allows the lowest gamma reference voltage to be externally controlled in each of the positive and negative gamma reference voltage generator circuits, thereby precisely tuning the gamma reference voltages. In addition, since the resistors for tuning the gamma correction voltage can be omitted on the printed circuit board, the design of the printed circuit board is facilitated.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
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