KR100999536B1

KR100999536B1 - printed circuit board having a electro device and manufacturing method thereof

Info

Publication number: KR100999536B1
Application number: KR1020080105786A
Authority: KR
Inventors: 김운천; 임순규
Original assignee: 삼성전기주식회사
Priority date: 2008-10-28
Filing date: 2008-10-28
Publication date: 2010-12-08
Also published as: KR20100046775A

Abstract

전자소자 내장형 인쇄회로기판 및 그 제조방법이 개시된다. (a) 제1 캐리어의 일면에 제1 시드층을 형성하는 단계; (b) 전해도금을 수행하여, 제1 시드층의 일면에 제1 패턴을 형성하는 단계; (c) 제1 캐리어를 제1 절연체에 압착하는 단계; (d) 제1 캐리어를 제거하는 단계; (e) 전해도금을 수행하여, 제1 시드층의 타면에 제2 패턴을 형성하는 단계; (f) 플래시 에칭을 통해, 제1 패턴의 일부가 노출되도록 제1 시드층의 일부를 제거하는 단계; 및 (g) 도전성 접착층을 개재하여, 노출된 제1 패턴 상에 제1 전자소자를 실장하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법은, 전자소자를 용이하고 신뢰성 있게 실장할 수 있으며, 공정을 단축시킬 수 있다.Disclosed are an electronic device embedded printed circuit board and a method of manufacturing the same. (a) forming a first seed layer on one surface of the first carrier; (b) performing electroplating to form a first pattern on one surface of the first seed layer; (c) pressing the first carrier to the first insulator; (d) removing the first carrier; (e) performing electroplating to form a second pattern on the other surface of the first seed layer; (f) removing, through flash etching, a portion of the first seed layer such that a portion of the first pattern is exposed; And (g) mounting the first electronic device on the exposed first pattern via the conductive adhesive layer, thereby easily and reliably mounting the electronic device. The process can be shortened.

전자소자, 인쇄회로기판, 도전성, 접착층 Electronic device, printed circuit board, conductive, adhesive layer

Description

Printed circuit board having a electro device and manufacturing method

본 발명은 전자소자 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to an electronic device embedded printed circuit board and a method of manufacturing the same.

급변하는 첨단 정보화 시대에 있어 작은 공간에 보다 많은 기능을 제공하기 위하여, 기판의 표면에 실장되던 각종 능동소자들이 기판에 내장되는 구조가 제시되고 있다. 이와 같이 능동소자들이 기판에 내장됨에 따라, 여분 표면적 확보에 따른 다양한 기능 구현 및 신호전달 라인의 최소화 등을 구현할 수 있게 되었다.In order to provide more functions in a small space in the rapidly changing information age, a structure in which various active devices mounted on the surface of the substrate are embedded in the substrate has been proposed. As the active devices are embedded in the substrate as described above, various functions and minimization of signal transmission lines can be realized by securing an extra surface area.

이와 같이, 능동소자를 기판에 내장하는 경우, 능동소자와 회로패턴 간의 전기적인 연결을 위해 기판에 비아를 형성할 필요가 있다.As such, when the active device is embedded in the substrate, it is necessary to form a via in the substrate for electrical connection between the active device and the circuit pattern.

비아를 형성하기 위해서는 레이저 등을 이용하여 기판에 홀을 가공한 다음, 홀의 내부에 도금층을 형성하는 방법을 이용하게 되는데, 이 때, 레이저 가공에 의해 전극이 손상되는 문제, 도금 공정에 장 시간이 소요되는 문제 등이 대두되고 있다.In order to form vias, a hole is processed in a substrate using a laser or the like, and then a plating layer is formed inside the hole. In this case, the electrode is damaged by laser processing, and a long time is required in the plating process. The necessary problems are emerging.

본 발명은 레이저 가공을 수행하지 않고, 전자소자를 용이하고 신뢰성 있게 실장할 수 있으며, 공정시간을 단축시킬 수 있는 전자소자 내장형 인쇄회로기판 및 그 제조방법을 제공하는 것이다.The present invention provides an electronic device-embedded printed circuit board and a method of manufacturing the same, which can easily and reliably mount an electronic device without shortening laser processing and can shorten a process time.

본 발명의 일 측면에 따르면, (a) 제1 캐리어의 일면에 제1 시드층을 형성하는 단계; (b) 전해도금을 수행하여, 제1 시드층의 일면에 제1 패턴을 형성하는 단계; (c) 제1 캐리어를 제1 절연체에 압착하는 단계; (d) 제1 캐리어를 제거하는 단계; (e) 전해도금을 수행하여, 제1 시드층의 타면에 제2 패턴을 형성하는 단계; (f) 플래시 에칭을 통해, 제1 패턴의 일부가 노출되도록 제1 시드층의 일부를 제거하는 단계; 및 (g) 도전성 접착층을 개재하여, 노출된 제1 패턴 상에 제1 전자소자를 실장하는 단계를 포함하는 전자소자 내장형 인쇄회로기판 제조방법이 제공된다.According to one aspect of the invention, (a) forming a first seed layer on one surface of the first carrier; (b) performing electroplating to form a first pattern on one surface of the first seed layer; (c) pressing the first carrier to the first insulator; (d) removing the first carrier; (e) performing electroplating to form a second pattern on the other surface of the first seed layer; (f) removing, through flash etching, a portion of the first seed layer such that a portion of the first pattern is exposed; And (g) mounting the first electronic device on the exposed first pattern through the conductive adhesive layer.

이 때, 단계 (c) 내지 단계 (g)는 제1 절연체의 양면에 대해 수행될 수 있다.At this time, steps (c) to (g) may be performed on both surfaces of the first insulator.

한편, (h) 제2 캐리어의 일면에 제2 시드층을 형성하는 단계; (i) 전해도금을 수행하여, 제2 시드층의 일면에 제3 패턴을 형성하는 단계; (j) 제2 절연체를 개재하여, 제2 캐리어를 제1 절연체에 압착하는 단계; (k) 전해도금을 수행하여, 제2 시드층의 타면에 제4 패턴을 형성하는 단계; 및 (l) 플래시 에칭을 통해, 제2 시드층의 일부를 제거하는 단계를 더 수행할 수도 있다.On the other hand, (h) forming a second seed layer on one surface of the second carrier; (i) performing electroplating to form a third pattern on one surface of the second seed layer; (j) pressing the second carrier to the first insulator through the second insulator; (k) performing electroplating to form a fourth pattern on the other surface of the second seed layer; And (l) removing the portion of the second seed layer through flash etching.

또한, 단계 (j) 이전에, 제1 절연체의 일면에 비도전성 접착층을 형성하는 단계; 비도전성 접착층에, 전극이 제1 절연체와 대향하지 않도록 제2 전자소자를 부착하는 단계를 더 수행할 수 있으며, 이 때, 제2 절연체에는 제2 전자소자에 상응하는 관통홀이 형성되고, 제2 전자소자의 전극과 제2 시드층 사이에는 도전성 접착층이 형성될 수도 있다.Further, before step (j), forming a non-conductive adhesive layer on one surface of the first insulator; Attaching the second electronic device to the non-conductive adhesive layer such that the electrode does not face the first insulator, wherein the second insulator is formed with a through hole corresponding to the second electronic device, A conductive adhesive layer may be formed between the electrode of the second electronic device and the second seed layer.

본 발명의 다른 측면에 따르면, 제1 절연체; 제1 절연체의 일면에 매립되는 제1 패턴; 제1 절연체의 일면에 돌출되어 형성되는 제2 패턴; 및 도전성 접착층을 개재하여, 제1 패턴 상에 실장되는 제1 전자소자를 포함하는 전자소자 내장형 인쇄회로기판이 제공된다.According to another aspect of the invention, the first insulator; A first pattern embedded in one surface of the first insulator; A second pattern protruding from one surface of the first insulator; And an electronic device embedded printed circuit board including a first electronic device mounted on a first pattern via a conductive adhesive layer.

이 때, 제1 패턴과, 제2 패턴, 및 제1 전자소자는 제1 절연체의 양면에 형성될 수 있다. In this case, the first pattern, the second pattern, and the first electronic device may be formed on both surfaces of the first insulator.

한편, 제1 전자소자를 커버하도록, 제1 절연체에 적층되는 제2 절연체; 제2 절연체의 일면에 매립되는 제3 패턴; 및 제2 절연체의 일면에 돌출되어 형성되는 제4 패턴을 더 포함할 수 있다.Meanwhile, a second insulator laminated on the first insulator so as to cover the first electronic device; A third pattern embedded in one surface of the second insulator; And a fourth pattern protruding from one surface of the second insulator.

또한, 비도전성 접착층을 개재하여 제1 절연체의 일면에 부착되며, 전극이 제1 절연체와 대향하지 않는 제2 전자소자; 및 제2 전자소자의 전극 상에 형성되며, 제2 전자소자의 전극과 제4 패턴의 일부를 전기적으로 연결하는 제2 도전성 접착층을 더 포함할 수도 있다.In addition, a second electronic device attached to one surface of the first insulator through the non-conductive adhesive layer, the electrode does not face the first insulator; And a second conductive adhesive layer formed on an electrode of the second electronic device and electrically connecting the electrode of the second electronic device to a portion of the fourth pattern.

본 발명의 바람직한 실시예에 따르면, 전자소자를 용이하고 신뢰성 있게 실장할 수 있으며, 공정을 단축시킬 수 있다.According to a preferred embodiment of the present invention, the electronic device can be easily and reliably mounted, and the process can be shortened.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention.

이하, 본 발명에 따른 전자소자 내장형 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, a preferred embodiment of an electronic device-embedded printed circuit board and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. In describing the accompanying drawings, the same or corresponding components are the same drawings. The numbering and duplicate description thereof will be omitted.

먼저, 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법에 대해 도 1 내지 도 15를 참조하여 설명하도록 한다.First, a method of manufacturing a printed circuit board according to an exemplary embodiment of the present invention will be described with reference to FIGS. 1 to 15.

도 1은 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 순서도이고, 도 2 내지 도 15는 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법의 각 공정을 나타내는 도면이다. 도 2 내지 도 15를 참조하면, 제1 캐리어(10), 도금레지스트(12, 14), 제1 시드층(20), 제1 패턴(22), 제1 절연체(30), 제2 패턴(24), 도전성 접착층(40), 제1 전자소자(50), 전극(52), 제2 절연체(60), 제2 캐리어(70), 제2 시드층(80), 제3 패턴(82), 제4 패턴(84)이 도시되어 있다.1 is a flowchart illustrating a method for manufacturing an electronic device embedded printed circuit board according to an embodiment of the present invention, and FIGS. 2 to 15 illustrate each process of the method for manufacturing an electronic device embedded printed circuit board according to an embodiment of the present invention. It is a figure which shows. 2 to 15, the first carrier 10, the plating resists 12 and 14, the first seed layer 20, the first pattern 22, the first insulator 30, and the second pattern ( 24, conductive adhesive layer 40, first electronic device 50, electrode 52, second insulator 60, second carrier 70, second seed layer 80, third pattern 82 A fourth pattern 84 is shown.

먼저, 도 2에 도시된 바와 같이, 제1 캐리어(10)의 일면에 제1 시드층(20)을 형성한다(S110). 제1 캐리어(10)로는 금속 재질의 플레이트가 이용될 수도 있으며, 폴리머 재질의 필름이 이용될 수도 있다. 이러한 제1 캐리어(10)에 제1 시드층(20)을 형성하는 방법으로는 각종 무전해 도금 방법 등을 이용할 수 있다.First, as shown in FIG. 2, the first seed layer 20 is formed on one surface of the first carrier 10 (S110). A metal plate may be used as the first carrier 10 or a polymer film may be used. As the method of forming the first seed layer 20 on the first carrier 10, various electroless plating methods may be used.

그리고 나서, 전해도금을 수행하여, 제1 시드층(20)의 일면에 제1 패턴(22)을 형성한다(S120). 이를 위해 도 3에 도시된 바와 같이 제1 시드층(20)의 상면에 도금레지스트(12)를 형성한 다음, 도금을 수행한 후, 도금레지스트(12)를 제거하는 방법을 이용할 수 있다. 이상의 과정을 통해 제1 시드층(20)의 일면에 제1 패턴(22)이 형성된 모습이 도 4에 도시되어 있다.Then, electroplating is performed to form a first pattern 22 on one surface of the first seed layer 20 (S120). To this end, as shown in FIG. 3, after forming the plating resist 12 on the top surface of the first seed layer 20, the plating is performed, and then the plating resist 12 may be removed. 4 illustrates a state in which the first pattern 22 is formed on one surface of the first seed layer 20 through the above process.

그리고 나서, 제1 캐리어(10)를 제1 절연체(30)에 압착 후, 제거한다(S130). 이 때, 제조공정의 효율적인 진행 및 기판의 휨 방지 등을 고려하여, 제1 절연체(30)의 양면 모두에 제1 캐리어(10)를 압착할 수 있다. 이를 위해, 도 2 내지 도 4에 도시된 공정을 반복하여 수행할 수 있음은 물론이다.Then, the first carrier 10 is removed after pressing the first insulator 30 (S130). At this time, the first carrier 10 can be pressed onto both surfaces of the first insulator 30 in consideration of efficient progress of the manufacturing process and prevention of warping of the substrate. To this end, the process shown in Figures 2 to 4 can be performed repeatedly.

즉, 제1 패턴(22)이 형성된 제1 캐리어(10)를 두 개 형성한 다음, 도 5에 도시된 바와 같이, 제1 절연체(30)의 상하면에 각각 정렬한 후, 도 6에 도시된 바와 같이, 동시에 압착하는 것이다. 이러한 과정을 통해, 제1 캐리어(10)에 형성된 제1 패턴(22)은 제1 절연체(30)에 매립된다. 도 7에는 제1 절연체(30)의 양면에서 모두 제1 캐리어(10)가 제거된 모습이 도시되어 있다.That is, after forming two first carriers 10 having the first pattern 22 formed thereon, as shown in FIG. 5, each of the first carriers 10 is aligned with the top and bottom surfaces of the first insulator 30, and then shown in FIG. 6. As described above, pressing is performed simultaneously. Through this process, the first pattern 22 formed on the first carrier 10 is embedded in the first insulator 30. In FIG. 7, the first carrier 10 is removed from both surfaces of the first insulator 30.

그리고 나서, 전해도금을 수행하여, 제1 시드층(20)의 타면에 제2 패턴(24)을 형성한다(S140). 즉, 제1 패턴(22)을 형성하기 위해 제1 캐리어(10)에 형성했던 제1 시드층(20)을 다시 이용하여 제2 패턴(24)을 형성하는 것이다.Then, electroplating is performed to form a second pattern 24 on the other surface of the first seed layer 20 (S140). That is, the second pattern 24 is formed by using the first seed layer 20 formed on the first carrier 10 again to form the first pattern 22.

이를 위해, 도 8에 도시된 바와 같이, 제1 시드층(20)의 타면에 패턴화 된 도금레지스트(14)를 형성한 다음, 전해도금을 수행한 후, 도금레지스트(14)를 제거하는 방법을 이용할 수 있다. 전해도금이 수행된 후, 도금레지스트(14)가 제거된 모습이 도 9에 도시되어 있다.To this end, as shown in FIG. 8, after forming the patterned plating resist 14 on the other surface of the first seed layer 20, and then performing electroplating, the plating resist 14 is removed. Can be used. After the electroplating is performed, a state in which the plating resist 14 is removed is shown in FIG. 9.

그 다음으로, 도 10에 도시된 바와 같이, 플래시 에칭을 통해, 제1 패턴(22)의 일부가 노출되도록 제1 시드층(20)의 일부를 제거한다(S150). 플래시 에칭을 통해, 제1 시드층(20)의 노출된 부분을 제거함으로써, 제1 시드층(20)을 바탕으로 하여 생성된 제1 패턴(22)과 제2 패턴(24)이 전기적으로 독립된 기능을 수행할 수 있게 된다.Next, as shown in FIG. 10, a portion of the first seed layer 20 is removed to expose a portion of the first pattern 22 through flash etching (S150). By flash etching, the exposed portion of the first seed layer 20 is removed, whereby the first pattern 22 and the second pattern 24 generated based on the first seed layer 20 are electrically isolated. You will be able to perform the function.

그리고 나서, 도전성 접착층(40)을 개재하여, 노출된 제1 패턴(22) 상에 제1 전자소자(50)를 실장한다(S160). 이를 위해, 도 11에 도시된 바와 같이, ACF 또는 ACP 등을 이용하여, 제1 절연체(30)의 일면에 도전성 접착층(40)을 형성한 다음, 도 12에 도시된 바와 같이, 그 위에 제1 전자소자(50)를 실장하는 방법을 이용할 수 있다. 이러한 구조를 통하여, 전자소자의 전극(52)은 도전성 접착층(40)을 통해 제1 절연체(30)에 매립된 제1 패턴(22)과 전기적으로 연결될 수 있게 된다.Then, the first electronic device 50 is mounted on the exposed first pattern 22 via the conductive adhesive layer 40 (S160). To this end, as shown in FIG. 11, the conductive adhesive layer 40 is formed on one surface of the first insulator 30 using ACF or ACP, and then, as shown in FIG. The method of mounting the electronic device 50 can be used. Through this structure, the electrode 52 of the electronic device may be electrically connected to the first pattern 22 embedded in the first insulator 30 through the conductive adhesive layer 40.

이상에서 설명한 제1 전자소자(50)를 실장하는 공정 역시, 제1 절연체(30)의 양면 모두에 대해 수행될 수 있음은 물론이다.The process of mounting the first electronic device 50 described above may also be performed on both surfaces of the first insulator 30.

한편, 도 12에는 제1 절연체(30)의 한 면에 두 개의 전자소자(50)가 실장되는 모습이 도시되어 있으나, 제1 절연체(30)에 실장되는 전자소자의 수는 설계 상의 필요에 따라 다양하게 변경될 수 있다. 이 경우, 제1 절연체(30)에 매립되는 제1 패턴(22)의 형상 역시 그에 따라 변경될 수 있음은 물론이다.12 shows two electronic devices 50 mounted on one surface of the first insulator 30, the number of electronic devices mounted on the first insulator 30 may vary depending on design needs. It can be changed in various ways. In this case, the shape of the first pattern 22 embedded in the first insulator 30 may also be changed accordingly.

이 후, 제2 캐리어(70)의 일면에 제2 시드층(80)을 형성하고(S170, 도 13), 전해도금을 수행하여, 제2 시드층(80)의 일면에 제3 패턴(82)을 형성한 다음(S180, 도 13), 제2 절연체(60)를 개재하여, 제2 캐리어(70)를 제1 절연체(30)에 압착 후, 제거한다(S190, 도 14). 제2 캐리어(70)의 일면에 제2 시드층(80)을 형성하고, 그 위에 제3 패턴(82)을 형성하기 위하여, 도 2 내지 도 4에 도시된 방법과 동일한 방법을 이용할 수 있다.Thereafter, a second seed layer 80 is formed on one surface of the second carrier 70 (S170, FIG. 13), and electroplating is performed to form a third pattern 82 on one surface of the second seed layer 80. ) Is formed (S180, FIG. 13), and then the second carrier 70 is pressed onto the first insulator 30 through the second insulator 60 and then removed (S190, FIG. 14). In order to form the second seed layer 80 on one surface of the second carrier 70 and to form the third pattern 82 thereon, the same method as the method illustrated in FIGS. 2 to 4 may be used.

그리고 나서, 전해도금을 수행하여, 제2 시드층(80)의 타면에 제4 패턴(84)을 형성하고(S200), 플래시 에칭을 통해, 제2 시드층(80)의 일부를 제거한다(S210). 제4 패턴(84)을 형성하기 위하여, 도 8 및 도 9에 도시된 방법을 이용할 수 있다. 상기와 같은 방법을 이용하는 경우, 별도의 공정을 수행할 필요 없이, 제3 패턴(82)과 제4 패턴(84)은 서로 전기적으로 연결될 수 있게 된다.Then, electroplating is performed to form a fourth pattern 84 on the other surface of the second seed layer 80 (S200), and remove part of the second seed layer 80 by flash etching ( S210). In order to form the fourth pattern 84, the method shown in FIGS. 8 and 9 may be used. In the case of using the method as described above, the third pattern 82 and the fourth pattern 84 may be electrically connected to each other without performing a separate process.

이상의 공정을 통해 제조된 전자소자 내장형 인쇄회로기판이 도 15에 도시되어 있다. 본 실시예에 따른 전자소자 내장형 인쇄회로기판은, 제1 절연체(30)의 일면에 매립되는 제1 패턴(22)이, 도전성 접착층(40)을 통해 제1 전자소자(50)의 전 극(52)과 전기적으로 연결되는 구조를 갖는다.An electronic device embedded printed circuit board manufactured through the above process is illustrated in FIG. 15. In the electronic device-embedded printed circuit board according to the present exemplary embodiment, the first pattern 22 embedded in one surface of the first insulator 30 may include an electrode of the first electronic device 50 through the conductive adhesive layer 40. 52) and a structure electrically connected.

또한, 제1 절연체(30)에는 제1 전자소자(50)를 커버하는 제2 절연체(60)가 적층된다. 이러한 제2 절연체(60)에는 제3 패턴(82)이 매립되고, 제4 패턴(84)이 돌출되어 형성됨으로써, 다층구조가 구현될 수 있게 된다.In addition, a second insulator 60 covering the first electronic device 50 is stacked on the first insulator 30. Since the third pattern 82 is embedded in the second insulator 60 and the fourth pattern 84 is formed to protrude, the multilayer structure can be realized.

다음으로, 본 발명의 다른 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법에 대해 도 16 내지 도 19를 참조하여 설명하도록 한다. 도 16 내지 도 19는 본 발명의 다른 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법의 각 공정을 나타내는 도면이며, 도 16 내지 도 19를 참조하면, 제1 패턴(22), 제1 절연체(30), 제2 패턴(24), 도전성 접착층(40), 비도전성 접착층(45), 제1 전자소자(50), 전극(52, 52'), 제2 절연체(60), 관통홀(62), 제2 캐리어(70), 제2 시드층(80), 제3 패턴(82), 제4 패턴(84)이 도시되어 있다.Next, a method of manufacturing an electronic device embedded printed circuit board according to another exemplary embodiment of the present invention will be described with reference to FIGS. 16 to 19. 16 to 19 are views illustrating each process of a method for manufacturing an electronic device-embedded printed circuit board according to another exemplary embodiment of the present invention. Referring to FIGS. 16 to 19, the first pattern 22 and the first insulator ( 30, the second pattern 24, the conductive adhesive layer 40, the non-conductive adhesive layer 45, the first electronic device 50, the electrodes 52, 52 ′, the second insulator 60, the through hole 62 ), A second carrier 70, a second seed layer 80, a third pattern 82, and a fourth pattern 84 are shown.

본 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법은, 전술한 실시예와 비교하여, 제1 절연체(30)의 한 면에 실장되는 여러 전자소자들(40, 40')의 전극(52, 52')의 방향이 일정하지 않은 점에 차이가 있다. 이하에서는 이러한 차이점을 중심으로 본 실시예에 대해 설명하도록 하겠으며, 전술한 실시예와 동일하거나 대응되는 내용에 대한 구체적인 설명은 생략하도록 한다.Compared to the above-described embodiment, the method for manufacturing an electronic device embedded printed circuit board according to the present embodiment includes the electrodes 52 and the plurality of electronic elements 40 and 40 'mounted on one side of the first insulator 30. The difference is that the direction of 52 ') is not constant. Hereinafter, the present embodiment will be described based on these differences, and detailed descriptions of the same or corresponding contents as the above-described embodiments will be omitted.

우선, 도 2 내지 도 10에 도시된 공정을 수행한 다음, 도 16에 도시된 바와 같이, 제1 절연체(30)의 일면 중 소정의 영역에 NCF 또는 NCP 등을 이용하여 비도전성 접착층(45)을 형성한다. 이와 함께, 다른 영역에는 ACF 또는 ACP 등을 이용하 여 도전성 접착층(40)을 형성한다.First, after performing the process illustrated in FIGS. 2 to 10, and as shown in FIG. 16, the non-conductive adhesive layer 45 is formed by using NCF or NCP in a predetermined region of one surface of the first insulator 30. To form. In addition, the conductive adhesive layer 40 is formed in another region using ACF or ACP.

그 다음, 역시 도 16에 도시된 바와 같이, 비도전성 접착층(45)에, 전극(52')이 제1 절연체(30)와 대향하지 않도록 제2 전자소자(50')를 부착한다. 즉, 전극(52')이 형성되지 않은 제2 전자소자(50')의 면을 비도전성 접착층(45)에 부착시키는 것이다. 이와 함께, 도전성 접착층(40)이 형성된 영역에는, 전극(52)이 제1 절연체(30)를 향하도록 제1 전자소자(50)를 안착시킨다.Next, as shown in FIG. 16, the second electronic element 50 ′ is attached to the non-conductive adhesive layer 45 so that the electrode 52 ′ does not face the first insulator 30. That is, the surface of the second electronic element 50 'on which the electrode 52' is not formed is attached to the non-conductive adhesive layer 45. In addition, the first electronic element 50 is seated in the region where the conductive adhesive layer 40 is formed so that the electrode 52 faces the first insulator 30.

그 다음으로, 도 17에 도시된 바와 같이 제2 전자소자(50')의 상부에 ACF 또는 ACP 등을 이용하여 도전성 접착층(40)을 형성한 다음, 제2 전자소자(50')에 상응하는 관통홀(62)이 형성된 제2 절연체(60)를 개재하여, 일면에 제2 시드층(80) 및 제3 패턴(82)이 형성된 제2 캐리어(70)를 압착한 후 제거한다. 이 때, 도시되지는 않았으나, 제2 전자소자(50')의 위치에 상응하는 제2 시드층(80) 상에 도전성 접착층(40)을 형성한 후, 압착하는 방법을 이용할 수도 있다. 제2 캐리어(70)가 제거된 모습이 도 18에 도시되어 있다.Next, as shown in FIG. 17, the conductive adhesive layer 40 is formed on the second electronic device 50 ′ using ACF or ACP, and then corresponds to the second electronic device 50 ′. The second carrier 70 having the second seed layer 80 and the third pattern 82 formed on one surface thereof is pressed through the second insulator 60 having the through-hole 62 formed therein, and then removed. In this case, although not shown, a method of forming a conductive adhesive layer 40 on the second seed layer 80 corresponding to the position of the second electronic device 50 ′ and then compressing the same may be used. 18 shows the second carrier 70 removed.

그리고 나서, 전해도금을 수행하여, 제2 시드층(80)의 타면에 제4 패턴(84)을 형성한 후, 플래시 에칭을 통해, 제2 시드층(80)의 일부를 제거한다. 제4 패턴(84)을 형성하기 위하여, 도 8 및 도 9에 도시된 방법을 이용할 수 있다. 상기와 같은 방법을 이용하는 경우, 별도의 공정을 수행할 필요 없이, 제3 패턴(82)과 제4 패턴(84)은 서로 전기적으로 연결될 수 있게 된다.Thereafter, electroplating is performed to form a fourth pattern 84 on the other surface of the second seed layer 80, and then a part of the second seed layer 80 is removed by flash etching. In order to form the fourth pattern 84, the method shown in FIGS. 8 and 9 may be used. In the case of using the method as described above, the third pattern 82 and the fourth pattern 84 may be electrically connected to each other without performing a separate process.

이상의 공정을 통해 제조된 전자소자 내장형 인쇄회로기판이 도 19에 도시되어 있다. 본 실시예에 따른 전자소자 내장형 인쇄회로기판은, 전술한 실시예에 따 른 인쇄회로기판의 장점뿐만 아니라, 전자소자의 일부는 전극(52')이 상면을 향하도록 배치되고, 나머지는 전극(52)이 하면을 향하도록 배치됨으로써, 인쇄회로기판의 양면을 효율적을 활용할 수 있는 장점을 가지고 있다.An electronic device embedded printed circuit board manufactured through the above process is illustrated in FIG. 19. According to the present embodiment, in addition to the advantages of the printed circuit board according to the above-described embodiments, a part of the electronic device may be disposed such that the electrode 52 ′ faces the upper surface, and the rest of the printed circuit board may include an electrode ( 52) is disposed to face the lower surface, has the advantage that can effectively utilize both sides of the printed circuit board.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1은 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법을 나타내는 순서도.1 is a flow chart showing a method for manufacturing an electronic device embedded printed circuit board according to an embodiment of the present invention.

도 2 내지 도 15는 본 발명의 일 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법의 각 공정을 나타내는 도면.2 to 15 is a view showing each process of the electronic device embedded printed circuit board manufacturing method according to an embodiment of the present invention.

도 16 내지 도 19는 본 발명의 다른 실시예에 따른 전자소자 내장형 인쇄회로기판 제조방법의 각 공정을 나타내는 도면.16 to 19 are views illustrating each step of the method for manufacturing an electronic device-embedded printed circuit board according to another exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 제1 캐리어 12: 도금레지스트10: first carrier 12: plating resist

14: 도금레지스트 20: 제1 시드층14 plating plating 20 first seed layer

22: 제1 패턴 30: 제1 절연체22: first pattern 30: first insulator

24: 제2 패턴 40: 도전성 접착층24: second pattern 40: conductive adhesive layer

50: 제1 전자소자 50': 제2 전자소자50: first electronic device 50 ': second electronic device

52, 52': 전극 60: 제2 절연체52, 52 ': electrode 60: second insulator

62: 관통홀 70: 제2 캐리어62: through hole 70: second carrier

80: 제2 시드층 82: 제3 패턴80: second seed layer 82: third pattern

84: 제4 패턴84: fourth pattern

Claims

(a) forming a first seed layer on one surface of the first carrier;

(b) performing electroplating to form a first pattern on one surface of the first seed layer;

(c) pressing the first carrier to a first insulator;

(d) removing the first carrier;

(e) performing electroplating to form a second pattern on the other surface of the first seed layer;

(f) removing, through flash etching, a portion of the first seed layer to expose a portion of the first pattern;

(g) mounting a first electronic device on the exposed first pattern via a conductive adhesive layer.

The method of claim 1,

Step (c) to step (g) is a method for manufacturing an electronic device embedded printed circuit board, characterized in that performed on both sides of the first insulator.

The method of claim 1,

(h) forming a second seed layer on one surface of the second carrier;

(i) performing electroplating to form a third pattern on one surface of the second seed layer;

(j) pressing the second carrier to the first insulator through a second insulator;

(k) performing electroplating to form a fourth pattern on the other surface of the second seed layer; And

(l) a method of manufacturing an electronic device embedded printed circuit board further comprising removing a portion of the second seed layer through flash etching.

The method of claim 3,

Before step (j) above,

Forming a non-conductive adhesive layer on one surface of the first insulator;

Attaching a second electronic element to the non-conductive adhesive layer such that an electrode does not face the first insulator,

The through hole corresponding to the second electronic element is formed in the second insulator,

And a conductive adhesive layer is formed between the electrode of the second electronic device and the second seed layer.

A first insulator;

A first pattern embedded in one surface of the first insulator;

A second pattern protruding from one surface of the first insulator; Wherein a part of the second pattern is in direct contact with a part of the first pattern.

An electronic device embedded printed circuit board comprising a first electronic device mounted on the first pattern via a conductive adhesive layer.

The method of claim 5,

And the first pattern, the second pattern, and the first electronic device are formed on both surfaces of the first insulator.

The method of claim 5,

A second insulator laminated on the first insulator so as to cover the first electronic device;

A third pattern buried in one surface of the second insulator;

Further comprising a fourth pattern protruding from one surface of the second insulator,

And a part of the third pattern is in direct contact with a part of the fourth pattern.

The method of claim 7, wherein

A second electronic element attached to one surface of the first insulator via a non-conductive adhesive layer, the electrode of which does not face the first insulator; And

And a second conductive adhesive layer formed on an electrode of the second electronic device and electrically connecting the electrode of the second electronic device to a portion of the fourth pattern.