KR100998544B1

KR100998544B1 - 디지털 이득 제어 방법 및 시스템

Info

Publication number: KR100998544B1
Application number: KR1020077026157A
Authority: KR
Inventors: 레오니드 카자케비시; 루이 양
Original assignee: 인터디지탈 테크날러지 코포레이션
Priority date: 2002-06-11
Filing date: 2003-06-05
Publication date: 2010-12-07
Also published as: US7391814B2; JP2005530385A; CN1669251A; MXPA04012483A; ATE387765T1; KR20050010873A; US20090190699A1; TW200715705A; JP2006060858A; TW201021440A; KR20050096199A; TW200401500A; KR100914700B1; WO2003104925A2; JP3987854B2; TWI369071B; AU2003238924A1; JP2007295620A; TW200501589A; EP1512237B1

Abstract

본 발명의 아날로그/디지털 이득 제어 장치(30)는 폐쇄 루프 자동 이득 제어(AGC) 회로의 특성과 관련된 요구 조건들의 일부를 회피하고, 로그 회로(logarithmic circuitry)(34)를 이용한 기저 대역 입력 아날로그 신호를 압축함으로써 다수의 유효한 ADC 비트를 증가시키는 아날로그 디지털 변환 방법을 채용하여 큰 어려움이 없이도 나머지 요구 조건들을 만족시킨다. 압축된 아날로그 신호가 디지털 신호로 변환된 이후, 상기 변환된 디지털 신호를 원래의 선형 스케일으로 다시 확장하기 위해서 디지털 안티 로그 처리(anti-log process) 또는 룩업 테이블(LUT)(42)을 사용한다. 상기 안티 로그 처리 출력의 워드 크기는 안티 로그 함수의 특성에 의해 입력 워드 크기 보다 더 클 수 있다. 디지털 신호의 워드 크기를 줄이기 위해서는 개방 루프형 표준화 메카니즘이 적용될 수 있다.

Description

디지털 이득 제어 방법 및 시스템 {METHOD AND SYSTEM FOR ALL DIGITAL GAIN CONTROL}

본 발명은 무선 통신 분야에 관한 것으로서, 보다 구체적으로는 디지털 이득 제어 구조(all digital gain control architecture)에 관한 것이다.

대부분의 무선 통신 시스템에 있어서, 수신기에서의 기저 대역(baseband) 신호는 유용한 정보가 디지털 처리 시퀀스를 통해서 복구될 수 있도록 아날로그 포맷에서 디지털 포맷으로 변환된다. 이와 같은 변환을 달성하는 공통 장치는 아날로그/디지털 컨버터(ADC)이다. 아날로그/디지털 컨버터(ADC)의 가장 중요한 사양들 중 하나는 출력 비트의 수이다. 일반적으로, 아날로그/디지털 컨버터(ADC)의 출력 비트의 수가 많으면 많을 수록 그 아날로그/디지털 컨버터(ADC)가 지원할 수 있는 입력 신호의 동적인 범위는 더 크게 된다. 그러나, 이것은 아날로그/디지털 컨버터(ADC) 뿐만 아니라 나머지 수신기의 구성 부품들의 가격이 더 비싸지게 되는 원인이 된다. 출력 비트의 수가 제공되고, 입력 신호의 전력이 너무 크게 되면, 아날로그/디지털 컨버터(ADC)의 출력은 포화 상태가 될 수 있다. 한편, 입력 신호의 전력이 너무 작으면, 입력 신호는 엄격하게 정량화될 수 있다. 이들 경우의 양자 모 두에 있어서, 수신기에서 복구될 정보는 손실될 수 있다. 이와 같은 문제를 해결하기 위한 공동의 접근 방법은 ADC의 입력 신호가 원하는 레벨로 유지될 수 있도록 상기 ADC의 전면에서 동적으로 조정 가능한 이득 증폭기에 적용하는 데 있다. 통상적으로, 조정 가능한 이득은 도 1에 도시된 바와 같이 폐쇄 루프 메카니즘을 사용해서 제어되고, 이 폐쇄 루프 메카니즘은 자동 이득 제어(AGC)라고도 칭한다.

실제로, 자동 이득 제어(AGC)를 이용하는 경우에는 몇 가지 요구 조건이 고려되는 것이 필요하다. 자동 이득 제어(AGC)는 채널 손실 변화에 대한 보상이 충분히 고속으로 행할 수 있지만, 신호 엔벨로프(signal envelope)를 왜곡시키지 않기 위해서 충분히 천천히 행할 수 있다. 자동 이득 제어(AGC)는 비회전 루프를 오버로드하지 않도록 하기 위해서 무선의 삽입 위상을 변화시키지 않는다. 또한, 자동 이득 제어(AGC)는 선형 응답(볼트 당 dB)이 있을 수도 있다. 자동 이득 제어(AGC)는 안정성, 정착 시간(settling time) 및 오버슈트 관심 뿐만 아니라 고려될 기타 다른 설계 사안들을 갖는 폐쇄 루프 제어 시스템이다. 자동 이득 제어(AGC)는 모뎀으로부터의 제어 라인과 종종 추가의 디지털/아날로그 컨버터(DAC)를 갖도록 하는 것이 필요하다. 시분할 듀플렉스(TDD) 모드 및 시분할 다중 접속(TDMA) 모드에 있어서, 상기 자동 이득 제어(AGC)는 수신 전력의 큰 공지되지 않은 단계의 발생에 따라 무선 이득을 매우 고속으로 재조정하는 것이 요구된다. AGC는 이득 제어를 갖는 특정의 무선 구조를 필요로 하며, 이들 양자 모두는 비용 및 전력 소비를 부가한다. 또한, AGC는 빅 재머(big jammer)의 존재 하에서 특히 NF와 IP3 사이에서 설계 트레이드 오프(trade off)를 갖는다. IP3는 3차 교차점(third order intercept point)이다. NF는 잡음 지수(noise figure)이다. 다운 컨버터(복조기) 이전에 이득이 높으면 높을 수록 잡음 지수(NF)는 보다 양호한 값(보다 낮아짐)이 되지만, IP3도 또한 낮아진다(양호하지 않은 값이 됨). 실제로, 전술한 요구 조건들 중 일부는 실현하는 데에 어려움이 있다. 어떤 트레이드 오프가 있을 수 밖에 없어서, 특정 양의 시스템 레벨 성능의 손실을 발생시키게 된다.

본 발명은 입력 아날로그 신호를 기저 대역에서 압축하고 로그 기술(logarithmic technique)을 사용하며, 상기 압축된 신호를 디지털 신호 형태로 변환하고, 상기 디지털 신호를 안티로그 기술(antilog technique)을 이용해서 원래의 선형 스케일(linear scale)으로 확장하는 것에 의하여 사용 시에 현재의 기술들에 직면하는 문제점들을 극복한다. 확장된 디지털 신호의 워드 크기는 표준화 기술에 의하여 저감될 수 있다.

본 발명에 따르면, 현재의 기술들에 직면하는 문제점들을 극복할 수 있다.

도 1은 동상(I) 및 직교(Q)의 아날로그 입력 신호들이 증폭기(12, 14)에 각각 인가되는 종래 기술의 폐쇄 루프 자동 이득 제어(AGC) 회로(10)를 도시하고 있다. 그 증폭기(12, 14)의 출력들은 도면에서 예들 들어 6 비트의 A/D 컨버터로서 도시되어 있는 A/D 컨버터(16, 18)를 통해서 아날로그 디지털 변환을 수행하고, 상기 A/D 컨버터(16, 18)는 16a 및 18a에서 I 및 Q의 디지털 출력 신호들을 각각 제공한다.

A/D 컨버터(16, 18)의 출력들은 비교 회로(22) 내의 기준 레벨과 비교되는 I² + Q² 의 합을 얻기 위해서 I² + Q² 회로(20)에 인가된다. 비교 회로(22)의 출력은 누산기(24)를 통해 디지털/아날로그 컨버터(DAC)(26)로 인가되어, 이득 제어 증폭기(12, 14)의 이득 제어 입력단(12b, 14b)으로 각각 인가된다.

본 발명의 아날로그 디지털 이득 제어(ADGC) 장치(30)는 전술한 폐쇄 루프 자동 이득 제어(AGC) 회로의 특성과 관련된 요구 조건들의 일부를 피하고, 큰 어려움이 없이도 나머지 요구 조건들을 만족시킨다. 본 발명은 예를 들어 로그 회로(logarithmic circuitry)와 같은 아날로그 압축기를 이용한 기저 대역 입력 아날로그 신호를 압축함으로써 다수의 유효한 ADC 비트를 증가시키는 아날로그-디지털 변환 방법을 채용하고 있다. 아날로그 압축기는 비선형 장치이고, 이 비선형 장치의 이득은 입력 신호에 대하여 반비례한다. 이것은 아날로그 입력 신호의 동적 범위를 증가시킨다.

압축된 아날로그 신호가 디지털 신호로 변환된 이후, 디지털 확장기, 예컨대 안티 로그 처리(anti-log process) 또는 룩업 테이블(LUT; Loot-Up Table)은 상기 변환된 디지털 신호를 원래의 선형 스케일으로 다시 확장하는 데 사용된다. 디지털 확장기는 비선형 장치이고, 이 디지털 확장기의 이득은 입력 신호에 비례한다. 디지털 확장기 출력의 워드 크기는 대부분의 확장기의 기능성의 특성에 의해 입력 워드 크기 보다 더 클 수 있다. 수신기의 리셋에 대한 디지털 신호의 워드 크기를 줄이기 위해서는 표준화 메카니즘이 적용될 수 있고, 이는 개방 루프이거나 폐쇄 루프 자동 레벨 제어 블록이 될 수 있다.

도 2는 본 발명의 아날로그 디지털 이득 제어(ADGC) 장치(30)의 블록도를 도시하고 있다. 이 아날로그 디지털 이득 제어(ADGC) 장치는 로그 증폭기(32, 34)를 채용하고 있는데, 상기 로그 증폭기(32, 34)는 I 및 Q 신호들을 로그 증폭한 이후에 예를 들어 6 비트의 아날로그-디지털 컨버터(36, 38)로 진행하며, 이어서 디지털 신호를 확장시키기 위하여 안티 로그 룩업 테이블(LUT)(40, 42)로 진행하고, 후속해서 로우 패스 필터[예컨대, 각각 보간기로서 사용되는 RRC(Root Raised Cosine) IIR(infinite impulse response) 필터(44, 46)]로 진행한다.

필터(44, 46)의 출력은 I 채널과 Q 채널의 결합된 신호 세기를 결정하는 회로(48)에 인가된다. I 채널과 Q 채널의 결합된 신호 세기는 회로(48)로부터 출력되어, 디지털 신호의 비트 수를 저감하기 전에 I 및 Q 채널의 양쪽 모두의 채널들로부터 결합된 신호 세기 측정치의 평균을 결정하는 회로(50)에 인가된다. 회로(50)는 다음과 같은 블록 대 블록 방식으로 결합된 신호 세기 X의 평균을 결정하기 위해서 이하의 수학식 1을 사용한다.

여기서, n은 블록의 크기이고, S_k는 I_k ²과 Q_k ²의 합의 이중근(square root)이고, I_k와 Q_k는 각각 k=1,.. n에 대하여 필터(44)와 필터(46)의 n개의 샘플 출력이 다. 필터(44, 46)의 출력들은 회로(48, 50, 56)를 포함하는 표준화 회로에 의해 실행되는 기능들의 완료를 가능하게 하기 위해 필터(44, 46)의 출력들 간의 타이밍을 동기화시키기 위하여 n 개의 샘플을 갖는 지연 회로(52, 54)에 의해 지연된다. 그 결과, 승산기(58)의 출력은 다음의 수학식 2와 같다.

그리고, 승산기(60)의 출력은 다음 수학식 3과 같다.

여기서, I_k 및 Q_k는 k = 1,...,n에 대해서 각각 필터(44, 46)의 n개의 샘플 출력들이고, X는 수학식 1에 의해 정의된다.

본 발명에 따르면, 70 dB의 순간적인 동적 범위는 용이하게 달성된다. 추가로 20 내지 30 dB가 LNA 온 또는 오프를 전환함으로써 얻어질 수 있다. ADGC 장치(30)는 무선 내에서 임의의 이득 제어를 필요로 하지 않고, 그에 따라 비용 및 간편성의 이점들을 제공한다. 보다 큰 순간적인 전력 변화는 상기 ADGC 장치(30)에 의해 용이하게 지원될 수 있다. 상기 ADGC 장치(30)는 또한 고속 다운링크 및 패킷 전송에 대해서 양호한 지원을 제공한다. 더욱이, 본 발명의 ADGC 장치(30)가 개방 루프이기 때문에, 안정성에는 문제가 없고, 정착 시간에 문제가 없으며, 어떤 오버슈트도 존재하지 않는다. ADGC 장치(30)는 신호 타이밍에 대한 임의의 지식을 가질 필요가 없고, 이는 TDD 기술을 이용한 시스템 내에서 셀 조사, 코드 획득 및 주파수 보정 모드 내에서 매우 중요하다.

상기 ADGC 장치(30)는 신호 엔벨로프를 왜곡시키지 않으면서도 고속의 페이딩 보상을 제공하는 데, 이는 고속 및/또는 높은 데이터 전송 속도와 접하게 되는 문제점들을 회피하는 데는 도움이 되지만, 시스템의 삽입 위상을 변화시키지는 않게 된다.

아날로그 압축 및 디지털 확장의 결과와 관련해서는 도 3에 도시하고 있다. 동 도면인 도 3에 있어서, 계단형 곡선은 아날로그 압축기의 입력과 디지털 확장기의 출력의 관계를 나타내고 있다. 아날로그 압축기 및 디지털 확장 기술을 사용하면, 소형 크기를 갖는 신호는 매우 작은 양자화 단계로 양자화될 수 있다는 것은 명백한 사실이다. 이것은 매우 작은 양자화 잡음을 발생시킬 수 있고, 그 결과 수신기의 성능을 향상시킬 수 있다.

통신 시스템에 대한 성능 향상을 관찰하기 위해서, 본 발명의 ADGC 장치(30)와 종래의 AGC 회로 간의 비교 조작은 이상적인 다중 사용자 검출기와 부가적인 백색 가우시안 잡음 채널을 갖는 TDD 다운링크 시뮬레이션 테스트 벤치(downlink simulation test bench)를 사용하여 이루어진다. 그 시뮬레이션 결과는 도 4에서 도시하고 있다. 이와 같은 테스트 벤치에 있어서, 입력 신호는 20 dB의 슬롯간 전 력 변화를 수행한다. 여기에서, 본 발명의 ADGC 장치(30)가 블록 에러율(BLER) = 0.01에서 시스템 성능을 대략 2 dB 만큼 향상시킴을 알 수 있었다.

본 발명은 이득을 조정함으로써 디지털 신호의 비트 수(안티-로그 룩업 테이블(LUT)(40, 42)에 의해 확장되었음)를 감소시키기 위하여 표준화 회로를 사용하는데, 표준화 회로는 도 2에 도시된 바와 같이, 블록 48, 50, 56을 포함한다.

표준화 회로는 디지털 피드 포워드(feed-forward) 자동 이득 제어기이다.

디지털 도메인의 다른 임의의 이득 제어기와 마찬가지로, 그 기능은 특정한 비트 범위 내에 신호 레벨을 유지하는 것이다.

도 1은 종래 기술의 폐쇄 루프 자동 이득 제어(AGC)의 블록도이다.

도 2는 압축기로서 참 로그 증폭기(true log amplifier)와 확장기(expander)로서 안티 로그 룩업 테이블(LUT)을 사용하는 아날로그 디지털 이득 제어(ADGC)의 블록도이다.

도 3은 아날로그 압축 및 디지털 확장 결과를 나타낸 그래프이다.

도 4는 아날로그 디지털 이득 제어(ADGC)와 종래의 자동 이득 제어(AGC) 간의 비교에 의해 통신 시스템에 대한 성능 개선을 예시하는 도면이다.

Claims

동위상 I 신호 및 직교 Q 신호의 광역 고 해상도 아날로그-디지털 변환을 구하기 위한 이득 제어기에 있어서,

필터링된 I 신호를 생성하도록 구성된 제1 저역 통과 필터와;

필터링된 Q 신호를 생성하도록 구성된 제2 저역 통과 필터와;

상기 제1 저역 통과 필터 및 제2 저역 통과 필터의 출력들에 연결되고, 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 결합된 신호 세기 측정치의 평균의 함수로서 블록 대 블록 방식으로 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 이득을 조정하는 표준화 회로

를 포함하는 이득 제어기.
제1항에 있어서,

상기 I 신호를 압축된 아날로그 I 신호로 압축하는 제1 아날로그 압축기와;

상기 제1 아날로그 압축기의 출력에 전기적으로 연결되고, 상기 압축된 아날로그 I 신호를 압축된 디지털 I 신호로 변환하는 제1 아날로그-디지털(A/D) 컨버터와;

상기 제1 A/D 컨버터의 출력과 상기 제1 저역 통과 필터의 입력에 전기적으로 연결되고, 상기 압축된 디지털 I 신호를 다시 원래의 선형 스케일로 확장하도록 구성된 제1 확장기와;

상기 Q 신호를 압축된 아날로그 Q 신호로 압축하는 제2 아날로그 압축기와;

상기 제2 아날로그 압축기의 출력에 전기적으로 연결되고, 상기 압축된 아날로그 Q 신호를 압축된 디지털 Q 신호로 변환하는 제2 아날로그-디지털(A/D) 컨버터와;

상기 제2 A/D 컨버터의 출력과 상기 제2 저역 통과 필터의 입력에 전기적으로 연결되고, 상기 압축된 디지털 Q 신호를 다시 원래의 선형 스케일로 확장하도록 구성된 제2 확장기

를 더 포함하는 이득 제어기.
제2항에 있어서, 상기 제1 아날로그 압축기 및 제2 아날로그 압축기는 로그 증폭기(logarithmic amplifier)인 것인 이득 제어기.
제2항에 있어서, 상기 제1 확장기 및 제2 확장기는 안티 로그 룩업 테이블들(anti-log look-up tables, LUTs)인 것인 이득 제어기.
제1항에 있어서, 상기 표준화 회로는 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 워드 크기를 줄이는 것인 이득 제어기.
제1항에 있어서, 상기 제1 저역 통과 필터 및 제2 저역 통과 필터 각각은 RRC(root-raised cosine) 필터인 것인 이득 제어기.
제1항에 있어서, 상기 제1 저역 통과 필터 및 제2 저역 통과 필터 각각은 IIR(infinite impulse response) 필터인 것인 이득 제어기.
제2항에 있어서,

상기 제1 저역 통과 필터의 출력에 전기적으로 연결되고, 지연된 필터링된 I 신호를 출력하는 제1 지연 회로와;

상기 제2 저역 통과 필터의 출력에 전기적으로 연결되고, 지연된 필터링된 Q 신호를 출력하는 제2 지연 회로와;

상기 제1 지연 회로의 출력에 전기적으로 연결되는 제1 입력 및 상기 표준화 회로의 출력에 전기적으로 연결되는 제2 입력을 가지고, 상기 지연된 필터링된 I 신호의 이득을 조정하는데 사용되며, 상기 지연된 필터링된 I 신호를 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 결합된 신호 세기의 평균으로 나눈 값과 실질적으로 동일한 값을 출력하는 제1 승산기와;

상기 제2 지연 회로의 출력에 전기적으로 연결되는 제1 입력 및 상기 표준화 회로의 출력에 전기적으로 연결되는 제2 입력을 가지고, 상기 지연된 필터링된 Q 신호의 이득을 조정하는데 사용되며, 상기 지연된 필터링된 Q 신호를 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 결합된 신호 세기의 평균으로 나눈 값과 실질적으로 동일한 값을 출력하는 제2 승산기

를 더 포함하는 이득 제어기.
동위상 I 신호 및 직교 Q 신호의 광역 고 해상도 아날로그-디지털 변환을 구하기 위하여 통신 시스템에 사용되는 이득 제어 방법에 있어서,

필터링된 I 신호를 생성하기 위해 디지털 I 신호를 필터링하는 단계와;

필터링된 Q 신호를 생성하기 위해 디지털 Q 신호를 필터링하는 단계와;

상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 결합된 전력 측정치의 평균의 함수로서 블록 대 블록 방식으로 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 이득을 조정하는 단계

를 포함하는 이득 제어 방법.
제9항에 있어서,

상기 I 신호를 압축된 아날로그 I 신호로 압축하는 단계와;

상기 압축된 아날로그 I 신호를 압축된 디지털 I 신호로 변환하는 단계와;

상기 압축된 디지털 I 신호를 다시 원래의 선형 스케일로 확장하는 단계와;

상기 Q 신호를 압축된 아날로그 Q 신호로 압축하는 단계와;

상기 압축된 아날로그 Q 신호를 압축된 디지털 Q 신호로 변환하는 단계와;

상기 압축된 디지털 Q 신호를 다시 원래의 선형 스케일로 확장하는 단계

를 더 포함하는 이득 제어 방법.
제10항에 있어서, 상기 I 신호는 기저 대역에서 상기 압축된 아날로그 I 신호로 대수적으로(logarithmically) 압축되는 것인 이득 제어 방법.
제10항에 있어서, 상기 Q 신호는 기저 대역에서 상기 압축된 아날로그 Q 신호로 대수적으로 압축되는 것인 이득 제어 방법.
제10항에 있어서, 상기 압축된 디지털 I 신호는 대수적으로 확장되는 것인 이득 제어 방법.
제10항에 있어서, 상기 압축된 디지털 Q 신호는 대수적으로 확장되는 것인 이득 제어 방법.
제10항에 있어서,

지연된 필터링된 I 신호를 생성하기 위해 상기 필터링된 I 신호를 지연시키는 단계와;

지연된 필터링된 Q 신호를 생성하기 위해 상기 필터링된 Q 신호를 지연시키는 단계와;

상기 지연된 필터링된 I 신호를 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 결합된 신호 세기의 평균으로 나누는 단계와;

상기 지연된 필터링된 Q 신호를 상기 필터링된 I 신호 및 상기 필터링된 Q 신호의 결합된 신호 세기의 평균으로 나누는 단계

를 더 포함하는 이득 제어 방법.