KR100993088B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

반도체 발광소자 및 그 제조방법 Download PDF

Info

Publication number
KR100993088B1
KR100993088B1 KR1020080071346A KR20080071346A KR100993088B1 KR 100993088 B1 KR100993088 B1 KR 100993088B1 KR 1020080071346 A KR1020080071346 A KR 1020080071346A KR 20080071346 A KR20080071346 A KR 20080071346A KR 100993088 B1 KR100993088 B1 KR 100993088B1
Authority
KR
South Korea
Prior art keywords
substrate
light emitting
melting point
emitting device
melting points
Prior art date
Application number
KR1020080071346A
Other languages
English (en)
Other versions
KR20100010397A (ko
Inventor
이상열
김성균
최희석
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020080071346A priority Critical patent/KR100993088B1/ko
Priority to PCT/KR2009/003902 priority patent/WO2010011048A2/ko
Priority to US12/506,771 priority patent/US8120042B2/en
Publication of KR20100010397A publication Critical patent/KR20100010397A/ko
Application granted granted Critical
Publication of KR100993088B1 publication Critical patent/KR100993088B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen

Abstract

실시 예는 반도체 발광소자에 관한 것이다.
실시 예에 따른 반도체 발광소자는 발광 구조물; 상기 발광 구조물이 형성되는 기판을 포함하며; 상기 기판의 측면에는 불연속적으로 형성된 용융점을 포함한다.
반도체, 발광소자, 기판, 분리

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
본 발명의 실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다. 이러한 질화물 반도체 재료를 이용한 LED 혹은 LD의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 기판의 적어도 한 측면에 불연속적인 용융점을 형성시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판의 적어도 한 측면에 일정한 간격을 갖는 용융점을 형성시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판의 적어도 한 측면에 15% 미만의 용융점이 형성될 수 있도록 한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판의 측면 중심, 상단, 하단 중 어느 한 부분에 레이저를 이용한 용융점을 불연속적인 포인트 형태로 형성시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판 내부에 적어도 1회 조사되는 레이저를 이용하여 불연속적인 용융점과 이로부터 분기된 러프니스를 형성시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 발광 구조물; 상기 발광 구조물이 형성되는 기판을 포함하며; 상기 기판의 측면에는 불연속적으로 형성된 용융점을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은 기판 위에 발광 구조물을 형성하는 단계; 상기 발광 구조물의 칩 경계 라인을 따라 상기 기판에 레이저 광을 조사하여, 상기 기판의 내부에 불연속적인 용융점을 형성하는 단계; 상기 용융점을 이용하여 상기 칩 경계 라인을 따라 개별 칩으로 분리하는 단계를 포함한다.
실시 예는 발광 소자의 기판 측면에 러프니스를 형성시켜 줌으로써, 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 발광 소자의 기판 내부에 불연속적인 용융점과 크랙 형태의 러프니스를 형성시켜 줌으로써, 발광 구조물에 손상을 주지 않아 수율을 개선시켜 줄 수 있다.
실시 예는 발광 소자의 기판 측면에 레이저로 포인트 형태로 15% 이내의 용융점을 형성시켜 줌으로써, 용융점을 제거하지 않아도 되므로, 용융점 제거에 따른 제조 공정상의 불편함을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예에 대해 설명하면 다음과 같다.
도 1은 실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110) 및 발광 구조물(120)을 포함하며, 상기 발광 구조물(120)은 상기 기판(110) 위에 제 1도전성 반도체층(121)이 형성되고, 상기 제1도전성 반도체층(121) 위에 활성층(123)이 형성되며, 상기 활성층(123) 위에 제 2도전성 반도체층(125)이 형성된다.
상기 기판(110)은 사파이어 기판(Al203) 및 유리와 같은 투과성 기판을 포함할 수 있다. 또한 상기 기판(110)은 GaN, SiC, ZnO, Si, GaP 그리고 GaAs, 도전성 기판 등으로 이루어진 군에서 선택될 수 있다. 이하, 실시 예에서는 사파이어 기판의 예로 설명하기로 한다. 상기 기판(110)의 상면은 요철 패턴이 형성될 수도 있 다.
상기 기판(110) 위에는 버퍼층(미도시) 및 언도프드 반도체층(미도시)이 형성될 수 있으며, 상기 버퍼층 및 언도프드 반도체층의 재질이나 그 형성 여부에 대해 한정하지는 않는다.
상기 기판(110) 위에는 발광 구조물(120)이 형성된다. 상기 발광 구조물(120)은 제1도전성 반도체층(121), 활성층(123), 제2도전성 반도체층(125)을 포함한다.
상기 기판(110) 위에는 제 1도전성 반도체층(121)이 형성될 수 있다. 상기 제 1도전성 반도체층(121)은 예컨대, n형 반도체층을 포함할 수 있는 데, 상기 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 1도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다.
상기 제 1도전성 반도체층(121) 위에는 활성층(123)이 형성되며, 상기 활성층(123)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(123)의 위 및/또는 아래에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 도펀트가 도핑된 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(123) 위에는 제 2도전성 반도체층(125)이 형성되며, 상기 제 2도전성 반도체층(125)은 적어도 하나의 p형 반도체층으로 구현될 수 있는 데, 상기 p형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑된다. 여기서, 상기 발광 구조물(120)은 제 1도전성 반도체층(121), 활성층(123), 제 2도전성 반도체층(125)을 최소 구성 요소로 포함하며, 각 층의 위/아래에 다른 반도체층을 더 포함할 수도 있다.
또한 상기 제 2도전성 반도체층(125) 위에는 제 1도전성 도펀트가 도핑된 제 3도전성 반도체층(미도시)가 형성될 수 있으며, 상기 제 3도전성 반도체층은 예컨대, n형 반도체층을 포함할 수 있는 데, 상기 n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 선택될 수 있으며, 제 1도전성 도펀트(예: Si, Ge, Sn 등)가 도핑된다.
상기 제 2도전성 반도체층(125) 또는 제3도전성 반도체층 위에는 투명전극(미도시)이 형성될 수 있다. 상기 투명 전극은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다.
메사 에칭을 수행하여 상기 제1도전성 반도체층(121)의 일부를 노출시켜 준다. 이러한 메사 에칭 방식은 발광 구조물(120)의 둘레를 따라 형성하거나, 상기 제1도전성 반도체층(121)의 일부 영역만 노출되도록 조절할 수 있다.
한편, 상기 기판(110)의 측면(113)에는 용융점(115)이 불연속적인 포인트 형태로 형성되며, 상기 용융점(115)들은 상기 기판(110)의 측면(113)을 따라 일정 간격(T1)으로 서로 이격된다. 여기서, 상기 간격(T1)은 바람직하게 10㎛ 정도이며, 최소 7.5㎛의 간격, 최대 15㎛의 간격으로 형성될 수 있다.
상기 용융점(115)의 형성 위치는 상기 기판(110)의 하단에서 소정 깊이(D1)로 형성될 수 있다. 예컨대, 상기 기판(110)의 두께에 비해 상기 하단 기준으로 30%~70% 정도의 깊이로 형성될 수 있다. 여기서, 상기 기판(110)의 두께는 100~150㎛일 수 있다.
상기 기판(110)의 각 측면(113)에서 용융점(115)이 차지하는 면적은 각 측면 면적에 비해 15% 이내로 형성될 수 있다. 또한 상기 용용점(115)이 차지하는 면적은 반도체 발광소자(100)의 전 면적에서 4% 이내의 영역으로 형성될 수 있다.
상기 기판(110)의 측면(113)에는 러프니스(117)를 포함하며, 상기 러프니스(117)는 상기 기판(110)의 측면(113)에 형성된 용융점(115)에 크랙 형태로 분기되어 형성된다. 상기 각각의 러프니스(117)는 상기 용융점(115)의 간격(예: T1)과 같은 간격으로 형성될 수 있으며, 그 형상이나 크기는 서로 같거나 다를 수 있으며, 이에 한정하지는 않는다.
상기 러프니스(117)는 상기 용융점(115) 중 일부 용융점 또는 모든 용융점 주위에 크랙 형태로 분기될 수 있으며, 그 분기 방향은 서로 같거나 다를 수 있다.
상기 기판(110)의 측면(113)에 형성된 용융점(115)이 기판 측면에 최소한의 크기로 형성됨으로써, 광 추출 효율을 개선시켜 줄 수 있다. 즉, 상기 용융점(115) 에서는 광이 투과되지 않고 흡수되므로, 상기 기판(110)의 측면(113)에서 용융점(115)을 최소환의 크기로 형성함으로써, 광 흡수가 최소화될 수 있어, 외부 양자 효율을 개선시켜 줄 수 있다.
또한 상기 용융점(115)의 주위에 형성된 러프니스(117)는 입사 광의 임계각을 변화시켜 줌으로써, 상기 러프니스(117)로 입사되는 광은 외부로 용이하게 빠져나갈 수 있게 된다.
실시 예는 상기 기판(110)의 측면(113) 중에서 적어도 한 측면에 형성된 용융점(115)은 건식 또는/및 습식 식각을 통해 제거될 수도 있다.
도 2내지 도 8은 실시 예에 따른 반도체 발광소자 제조방법을 나타낸 도면이다.
도 2를 참조하면, 기판(110) 위에 발광 구조물(120)로서, 제 1도전성 반도체층(121), 활성층(123), 제2도전성 반도체층(125)의 순서로 적층하게 된다. 상기 각 층의 위 또는/및 아래에는 다른 반도체층이 형성될 수 있으며, 이에 한정하지는 않는다. 또한 상기 제2도전성 반도체층(125) 위에는 n형 반도체층 또는/및 투명 전극이 형성될 수 있으며, 이에 한정하지는 않는다.
여기서, 상기 기판(110)은 사파이어 또는 유리와 같은 투광성 기판을 이용할 수 있다.
도 3을 참조하면, 개별 칩(1CHIP) 경계 라인을 따라 상기 발광 구조물(120)의 상측에서 소정 깊이로 분리 홈(131)을 형성할 수 있으며, 상기 분리 홈(131)은 제1도전형 반도체층(121)의 일부분이 노출되는 정도로 형성될 수 있다. 또한 상기 분리 홈(131)은 형성하지 않을 수도 있다.
도 4 및 도 5를 참조하면, 레이저 광(140)은 상기 발광 구조물(120)이 적층된 상기 기판(110)의 하단에서 칩 경계 라인(133)을 따라 조사되면서 이동된다. 이때 상기 기판(110)의 하면을 통해 레이저 광을 조사하면 상기 기판(110)의 내부에 상기 레이저 광(140)이 포커싱되는 집광점이 형성된다. 상기 기판(110)의 두께가 두꺼우면 폴리싱 공정을 수행할 수 있으며, 상기 레이저 가공을 위한 상기 기판(110)의 두께는 100~150㎛ 정도이다.
상기 레이저 광(140)이 조사되면, 상기 기판(110)의 내부 집광 영역에서는 광 흡수에 의한 손상으로, 상기 기판 내부에 열 변형이 유기되어 용융되는 영역이 생기게 된다. 또한 상기 적어도 한 용융 영역의 주변으로 크랙 영역이 형성될 수 있다. 여기서, 상기 기판 하면에는 레이저 광(140)이 거의 흡수되지 않기 때문에 용융되는 현상이 발생되지 않게 된다. 이하, 상기 용융 영역은 용융점으로 정의될 수 있으며, 상기 크랙 영역은 러프니스로 정의될 수 있다.
상기 레이저 광(140)은 반도체 레이저로서 예컨대, Nd:YVO 레이저를 포함할 수 있으며, 파장은 예컨대, 355nm 정도이며, 발진 형태는 예컨대, Q스위치 펄스를 이용하고, 반복 주파수는 예컨대, 30kHz이며, 속도는 예컨대, 200mm/sec 이상으로 설정될 수 있다. 여기서, 상기 속도는 바람직하게, 200~450mm/sec의 범위 내에서 설정될 수 있다.
도 6은 도 5의 A-A 단면도이고, 도 7은 도 5의 B-B 단면도이다.
도 4 내지 도 7을 참조하면, 상기 레이저 광(140)은 상기 기판(100)의 내부 센터 부근에 집광점을 맞추어 용융점(115)을 포인트 형태로 형성해 준다. 여기서, 상기 집광점의 깊이(D1)는 상기 기판(110)의 하단을 기준으로 상기 기판(110)의 두께에 비해 30%~70% 정도의 깊이에 형성될 수 있다.
상기 용융점(115)은 상기 기판(110) 내부에 상기 칩 경계 라인(133)을 따라 일정 간격(T1)으로 형성될 수 있다. 상기 기판(110) 내부에 용융점(115)을 불연속적인 포인트 형태로 형성하기 때문에, 상기 기판(110)의 주변으로는 파편이 발생되지 않게 된다.
상기 용융점(115)의 간격(T1)은 7.5~15㎛ 정도로 형성될 수 있다. 일 예로, 상기 용융점(115)의 간격(T1) 10㎛은 상기 레이저 광(140)의 반복 주파수 30kHz와 속도 300mm/sec의 곱의 간격으로 형성할 수 있다. 상기 용융점(115)의 간격에 따라 반복 주파수 또는/및 속도가 달라질 수 있다.
상기 기판(110)의 측면에는 상기 용융점(115)이 일정한 간격으로 형성됨으로써, 기판 측면에서 최소 영역으로 형성될 수 있다.
또한 상기 레이저 광(140)의 가공 공정은 1회 이상으로 실시될 수 있다. 여기서, 상기 레이저 광(140)의 조사 횟수 및 조사 방향(예: 기판 상면 또는 하면)은 기판(110)의 두께 및 특성에 따라 변경될 수 있다.
또한 상기 레이저 광(140)은 모든 칩 경계 라인(133)을 따라 조사될 수도 있고, 일정 간격의 칩 경계 라인(133)을 따라 조사될 수 있다. 이에 따라 각 칩의 기판(110)에는 모든 측면 또는 적어도 한 측면에 용융점(115)이 불연속적인 포인트 형태로 형성될 수 있다.
상기 용융점(115)이 형성될 때, 그 주위에는 크랙 형태로 분기된 러프니스(117)가 형성된다. 상기 러프니스(117)는 모든 용융점 또는 일부 용융점에 크랙 형태로 형성될 수 있다. 또한 상기 각 러프니스(117)는 상기 각 용융점(115)의 중심으로 분기되는 방향이 같거나 다를 수 있으며, 서로 다른 형상 또는 크기로 형성될 수 있다. 상기 각 러프니스(117)의 형상, 크기, 분기 방향에 대해 한정하지는 않는다.
도 7 및 8을 참조하면, 칩 경계 라인을 따라 상기 기판(110)의 내부에 용융점(115)이 형성되면, 상기 칩 경계 라인을 따라 비교적 작은 힘을 가하더라도 칩 단위로 분리될 수 있다. 이에 따라 상기 발광 구조물(120)의 표면이나 기판 하단에 어떠한 손해없이 칩 단위로 쉽게 분리시켜 줄 수 있다.
또한 상기 분리된 기판(110)의 적어도 한 측면(113)에는 상기 용융점(115)이 일정 간격(T1)을 갖고 소정 깊이(D1)에 배열된다. 상기 기판(110)의 측면(113)에 형성된 용융점(115)이 차지하는 면적은 그 측면 영역의 15% 이내로 형성될 수 있다. 또한 상기 용융점(115)이 차지하는 면적은 반도체 발광 소자(100)의 표 면적의 4% 정도로 형성될 수 있다. 이에 따라 상기 기판(110)의 측면(113)에서는 상기 용융점(15)에 의한 상기 발광 구조물(120)에 의해 방출된 광의 흡수를 최소화할 수 있다. 또한 상기 기판(110)의 측면(113)에 형성된 러프니스(117)는 상기 입사 광의 임계각을 변화시켜 줄 수 있어, 외부 양자 효율을 개선시켜 줄 수 있다.
상기 기판(110)의 측면(113)에 형성된 용융점(115)은 제거하는 과정이 복잡하므로, 제거하지 않을 수도 있다. 그 이유는 상기 용융점(115)의 식각 공정을 위 해 보호막 등과 같은 보호 층을 형성하고 식각한 후 다시 제거하여야 하는 공정으로 진행된다. 또한 상기 용융점 식각 공정 중 상기 발광 구조물(120)이 손상되어, 전체적인 사용 수율이 저하되는 문제가 발생될 수 있다.
상기 기판(110)의 측면(113)에 형성된 용융점(115)은 습식 또는/및 건식 식각 공정을 통해 제거할 수도 있으며, 이는 광 흡수 영역을 제거할 수 있다.
상기 칩 경계 라인을 따라 칩이 분리되면 제1도전성 반도체층(121) 위에 제 1전극(미도시), 상기 제2도전성 반도체층(125) 위에 제2전극을 형성할 수도 있다. 상기 제1전극 및 제2전극은 상기 칩 분리 전에 형성할 수도 있으며, 이의 형성 순서에 대해 한정하지는 않는다.
이러한 실시 예는 반도체 소자의 기판 측면에 용융점을 포인트 형태로 가공함으로써, 발광 구조물에서 방출된 광 흡수를 최소화할 수 있다. 또한 상기 기판 측면의 용융점을 제거하지 않아도 되는 효과가 있다. 또한 상기 기판 측면에 상기 용융점과 함께 형성된 러프니스를 이용하여 외부 양자 효율을 개선시켜 줄 수 있다.
도 9는 제1실시 예에 따른 기판 측면의 용융점 및 러프니스를 나타낸 SEM 이미지이다. 도시된 바와 같이, 기판 측면에 포인트 형태로 용융점이 형성되어 있으며, 각 용융점에는 크랙 형태로 러프니스가 형성된다.
도 10은 제2실시 예에 따른 반도체 발광소자 제조방법을 나타낸 측 단면도이다. 이러한 제2실시 예를 설명함에 있어서, 위에서 언급한 부분에 대한 중복 설명 은 생략하기로 한다.
도 10을 참조하면, 기판(110)의 내부 센터 부근에는 불연속적인 제1용융점(115)이 형성되고, 상기 제1용융점(115)에는 러프니스(117)가 형성되며, 상기 기판(110)의 하단 부근에는 그 하단에서 소정 깊이(D2)로 불연속적인 제2용융점(119)이 형성된다. 상기 제1용융점(115) 및 제2용융점(119)은 각각 일정 간격(T1,T2)으로 포인트 형태로 형성될 수 있다. 상기 제1용융점(115)의 간격(T1, 예: 7.5~15㎛)과 상기 제2용융점(119)의 간격(T2, 예: 7.5~15㎛)은 서로 같거나 다를 수 있다.
상기 레이저 가공 순서는 상기 제1용융점(115)을 불연속적인 포인트 형태로 형성한 후 상기 제2용융점(119)을 불연속적인 포인트 형태로 형성할 수 있다. 상기 제1용융점(115) 중 일부 또는 전부에는 러프니스(117)가 형성될 수 있으며, 상기 제2용융점(119) 중 일부 또는 전부에는 미도시된 러프니스가 형성될 수도 있다.
이러한 제2실시 예는 기판(110)의 하면을 통해 레이저 광의 가공을 적어도 2회 정도 서로 다른 위치에 수행함으로써, 보다 적은 힘으로 상기 칩을 분리할 수 있다.
도 11은 제 3실시 예에 따른 반도체 발광소자 제조방법을 나타낸 측 단면도이다. 이러한 제3실시 예를 설명함에 있어서, 위에서 언급한 부분에 대한 중복 설명은 생략하기로 한다.
도 11을 참조하면, 상기 기판(110)의 하단 부근부터 소정 깊이(D3)로 제3용융점(117A)을 불연속적인 포인트 형태로 형성시켜 준다. 상기 제3용융점(117A)은 일정 간격(T3, 예: 7.5~15㎛)으로 형성되며, 상기 제3용융점(117A)의 일부 또는 전부에는 러프니스(미도시)가 형성될 수 있다. 상기 기판(110)의 하면에는 적어도 2회로 레이저 광을 조사할 수 있다.
도 12는 제4실시 예에 따른 반도체 발광소자 제조방법을 나타낸 측 단면도이다. 이러한 제4실시 예를 설명함에 있어서, 위에서 언급한 부분에 대한 중복 설명은 생략하기로 한다.
도 12를 참조하면, 발광 구조물(120) 상에서 레이저 광을 조사할 수 있다. 상기 기판(110)의 상단 부근에는 그 상단에서 기판 내부로 소정 깊이를 갖고 제4용융점(115B)이 불연속적인 포인트 형태로 형성된다. 상기 제4용융점(115B)은 상기 기판 측면을 따라 일정 간격(예: 7.5~15㎛)으로 형성될 수 있으며, 상기 레이저 광의 조사 횟수는 적어도 2회를 포함할 수 있다.
또한 상기 제4용융점(115B)의 일부 또는 전부에는 상기 제4용융점(115B)으로부터 크랙 형태로 분기된 러프니스(117B)가 형성될 수 있다.
여기서, 상기 기판(110)의 내부에 상기 제1실시 예와 같은 위치에 제5용융점(미도시)을 형성할 수 있다. 상기 제5용융점은 기판 하면에서 레이저를 조사하여 형성하거나 상기 제4용융점(115B)을 형성하기 전에 형성될 수 있다.
실시 예는 활성층 위/아래에 적어도 하나의 도전성 반도체층을 포함하는 발광 구조물로서, pn구조, np구조 npn구조 및 pnp 구조 중에서 어느 하나로 구현될 수 있다.
또한 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기 판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명의 실시 예를 한정하는 것이 아니며, 본 발명의 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제 1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도.
도 2 내지 도 8은 제 1실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면.
도 9는 제1실시 예에 따른 반도체 발광소자의 기판 측면을 나타낸 SEM 이미지.
도 10은 제 2실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도.
도 11은 제 3실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도.
도 12는 제 4실시 예에 따른 반도체 발광소자 제조과정을 나타낸 측 단면도.

Claims (20)

  1. 투광성의 기판;
    상기 기판 위에 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물; 및
    상기 기판의 측면에는 불연속적으로 형성된 복수의 용융점을 포함하며,
    상기 복수의 용융점 중 인접한 용융점 간의 간격은 7.5㎛~15㎛를 포함하는 반도체 발광소자.
  2. 투광성의 기판;
    상기 기판 위에 복수의 3족-5족 화합물 반도체층을 포함하는 발광 구조물; 및
    상기 기판의 측면에는 불연속적으로 형성된 복수의 용융점을 포함하며,
    상기 복수의 용융점 중 인접한 용융점 간의 간격은 7.5㎛~15㎛를 포함하며,
    상기 기판 측면에는 상기 용융점 중 적어도 한 용융점으로부터 크랙 형태로 분기된 복수의 러프니스를 포함하는 반도체 발광소자.
  3. 제1항에 있어서,
    상기 용융점은 상기 기판의 적어도 2 측면에 형성되며,
    상기 인접한 측면 각각에 형성된 용융점 중 일부 용융점에는 크랙 형태로 상기 기판의 두께 방향 각각으로 분기된 러프니스를 포함하는 반도체 발광소자.
  4. 제1항 또는 제2항에 있어서,
    상기 용융점은 불연속적인 포인트 형태로 형성되며, 상기 기판의 어느 한 측면 또는 모든 측면에 형성되며,
    상기 기판 측면에 형성된 상기 용융점은 상기 기판의 두께에 비해 30~70% 범위에 형성되는 반도체 발광소자.
  5. 제1항 또는 제2항에 있어서,
    상기 용융점들이 차지하는 면적은 상기 기판의 각 측면 면적에 비해 15% 이내 또는 상기 기판과 상기 발광 구조물의 전 면적의 4% 이내의 영역으로 형성되는 반도체 발광소자.
  6. 제2항에 있어서,
    상기 러프니스는 적어도 하나가 상기 용융점으로부터 상기 기판의 두께 방향으로 분기되는 반도체 발광소자.
  7. 제1항 또는 제2항에 있어서,
    상기 기판의 두께는 100㎛~150㎛를 포함하며,
    상기 기판은 사파이어 기판(Al203), GaN, ZnO, GaP, GaAs 중 어느 하나를 포함하는 반도체 발광소자.
  8. 제6항에 있어서,
    상기 용융점들 중 적어도 2개의 용융점에 러프니스가 형성되며,
    상기 적어도 2개의 용융점에 형성된 러프니스의 형상과 크기는 서로 다른 반도체 발광소자.
  9. 제1항 또는 제2항에 있어서,
    상기 복수의 용융점은 상기 기판 측면의 하단 부근, 센터 부근 및 상단 부근 중 적어도 한 영역에 불연속적인 포인트 형태로 형성되는 반도체 발광소자.
  10. 제1항에 있어서,
    상기 제1도전형 반도체층은 n형 반도체층이며 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 포함하며,
    상기 제2도전형 반도체층은 p형 반도체층이며 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 포함하는 반도체 발광소자.
  11. 투광성의 기판 위에 복수의 3족-5족 화합물 반도체층을 포함하는 발광 구조물을 형성하는 단계;
    상기 발광 구조물의 칩 경계 라인을 따라 상기 기판에 레이저 광을 조사하여, 상기 기판 내부에 불연속적인 복수의 용융점을 형성하는 단계; 및
    상기 불연속적인 용융점을 이용하여 상기 칩 경계 라인을 따라 개별 칩으로 분리하는 단계를 포함하며,
    상기 용융점들의 간격은 7.5㎛~15㎛ 사이로 이격되어 형성되며,
    상기 기판 측면에는 상기 용융점 중 일부 용융점으로부터 크랙 형태로 분기된 복수의 러프니스가 형성되는 반도체 발광소자 제조방법.
  12. 제11항에 있어서,
    상기 기판의 하면을 폴리싱하는 단계를 포함하며,
    상기 기판의 두께는 100㎛~150㎛를 포함하며,
    상기 기판은 사파이어 기판인 반도체 발광소자 제조방법.
  13. 제11항에 있어서,
    상기 레이저 광은 상기 기판 하면 및 상면 중 어느 한 면으로부터 조사되는 반도체 발광소자 제조방법.
  14. 제11항에 있어서,
    상기 레이저 광은 상기 기판의 센터 부근에 집광되게 조사되는 반도체 발광소자 제조방법.
  15. 제11항에 있어서,
    상기 레이저 광은 적어도 1회 조사되는 반도체 발광소자 제조방법.
  16. 제11항 또는 제14항에 있어서,
    상기 러프니스는 적어도 하나가 상기 용융점으로부터 상기 기판의 두께 방향으로 분기되며,
    상기 러프니스의 형상과 크기는 서로 다른 반도체 발광소자 제조방법.
  17. 제11항 또는 제14항에 있어서,
    상기 분리된 개별 칩의 기판 측면에서 용융점이 차지하는 면적은 각 측면의 면적 대비 15% 이내로 형성되는 반도체 발광소자 제조방법.
  18. 제11항 또는 제14항에 있어서,
    상기 레이저 광은 200~450mm/sec의 속도로 이동하는 반도체 발광소자 제조방법.
  19. 제11항 또는 제14항에 있어서,
    상기 기판 측면에 형성된 용융점은 상기 기판 측면의 하단 부근, 센터 부근, 상단 부근 중 적어도 한 영역에 불연속적인 포인트 형태로 형성되는 반도체 발광소자 제조방법.
  20. 제11항 또는 제14항에 있어서,
    상기 발광 구조물을 형성한 다음, 상기 발광 구조물 상에서 상기 칩 경계 라인을 따라 분리 홈을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
KR1020080071346A 2008-07-22 2008-07-22 반도체 발광소자 및 그 제조방법 KR100993088B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080071346A KR100993088B1 (ko) 2008-07-22 2008-07-22 반도체 발광소자 및 그 제조방법
PCT/KR2009/003902 WO2010011048A2 (ko) 2008-07-22 2009-07-15 반도체 발광소자 및 그 제조방법
US12/506,771 US8120042B2 (en) 2008-07-22 2009-07-21 Semiconductor light emitting device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080071346A KR100993088B1 (ko) 2008-07-22 2008-07-22 반도체 발광소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100010397A KR20100010397A (ko) 2010-02-01
KR100993088B1 true KR100993088B1 (ko) 2010-11-08

Family

ID=41567833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080071346A KR100993088B1 (ko) 2008-07-22 2008-07-22 반도체 발광소자 및 그 제조방법

Country Status (3)

Country Link
US (1) US8120042B2 (ko)
KR (1) KR100993088B1 (ko)
WO (1) WO2010011048A2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100102352A1 (en) * 2008-10-24 2010-04-29 Epivalley Co., Ltd. III-Nitride Semiconductor Light Emitting Device
KR101009653B1 (ko) * 2008-10-24 2011-01-19 주식회사 에피밸리 3족 질화물 반도체 발광소자
DE102010063511A1 (de) * 2010-12-20 2012-06-21 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektrischen Bauelements und optoelektronisches Bauelement
ES2362295B1 (es) 2011-06-03 2012-03-23 �?ngel PALACIOS PRIETO Motor de viento.
JP2014517543A (ja) * 2011-06-15 2014-07-17 ソウル バイオシス カンパニー リミテッド 半導体発光素子及びその製造方法
CN104247053B (zh) * 2012-03-23 2017-03-08 夏普株式会社 半导体发光元件、半导体发光元件的制造方法、半导体发光装置及基板
TWI581451B (zh) * 2012-05-21 2017-05-01 晶元光電股份有限公司 光電元件及其製造方法
CN104620398B (zh) * 2013-09-03 2017-05-03 夏普株式会社 半导体发光元件
TWI614914B (zh) 2014-07-11 2018-02-11 晶元光電股份有限公司 發光元件及其製造方法
CN110299436B (zh) * 2019-07-02 2020-12-04 厦门乾照光电股份有限公司 一种倒装发光二极管芯片及其制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640594B4 (de) * 1996-10-01 2016-08-04 Osram Gmbh Bauelement
WO2003076119A1 (en) * 2002-03-12 2003-09-18 Hamamatsu Photonics K.K. Method of cutting processed object
JP2003338636A (ja) * 2002-03-12 2003-11-28 Hamamatsu Photonics Kk 発光素子の製造方法、発光ダイオード、及び半導体レーザ素子
US8524573B2 (en) * 2003-01-31 2013-09-03 Osram Opto Semiconductors Gmbh Method for separating a semiconductor layer from a substrate by irradiating with laser pulses
JP4536407B2 (ja) * 2004-03-30 2010-09-01 浜松ホトニクス株式会社 レーザ加工方法及び加工対象物
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
JP4322881B2 (ja) * 2006-03-14 2009-09-02 浜松ホトニクス株式会社 レーザ加工方法及びレーザ加工装置

Also Published As

Publication number Publication date
US8120042B2 (en) 2012-02-21
WO2010011048A2 (ko) 2010-01-28
WO2010011048A3 (ko) 2010-05-14
KR20100010397A (ko) 2010-02-01
US20100019251A1 (en) 2010-01-28

Similar Documents

Publication Publication Date Title
KR100993088B1 (ko) 반도체 발광소자 및 그 제조방법
KR101103882B1 (ko) 반도체 발광소자 및 그 제조방법
KR100962899B1 (ko) 반도체 발광소자 및 그 제조방법
US8319249B2 (en) Semiconductor light emitting device
KR20090112307A (ko) 반도체 발광소자 및 그 제조방법
US8772815B2 (en) Semiconductor light emitting device having a protecting member and method of fabricating the same
US20100052010A1 (en) Semiconductor light emitting device
US20100207147A1 (en) Semiconductor light emitting device and method of manufacturing the same
KR100962898B1 (ko) 반도체 발광소자 및 그 제조방법
KR20110094955A (ko) 반도체 발광소자 및 그 제조방법, 발광소자 패키지
US20070128750A1 (en) Method for manufacturing high efficiency light-emitting diodes
KR100986544B1 (ko) 반도체 발광소자 및 그 제조방법
KR101040012B1 (ko) 반도체 소자 제조방법
US8421098B2 (en) Semiconductor light emitting device having a roughness on a channel layer
KR20100020375A (ko) 반도체 발광소자 및 그 제조방법
US8324643B2 (en) Semiconductor light emitting device having an isolation layer formed of a conductive transmissive material
KR101382783B1 (ko) 반도체 발광소자 및 그 제조방법
KR100962900B1 (ko) 반도체 발광소자 및 그 제조방법
US8536599B2 (en) Semiconductor light emitting device and method of fabricating thereof
KR20170004476A (ko) 자외선 발광소자 및 발광소자 패키지
KR100658143B1 (ko) 수직구조 질화갈륨계 ｌｅｄ 소자의 제조방법
KR20100036517A (ko) 반도체 발광소자 및 그 제조방법
KR20100101485A (ko) 이온주입에 의한 분리를 이용한 발광소자 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131007

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20151005

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161006

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20171011

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20181010

Year of fee payment: 9