KR100974969B1 - 실리콘 질화막의 형성 방법 - Google Patents

실리콘 질화막의 형성 방법 Download PDF

Info

Publication number
KR100974969B1
KR100974969B1 KR1020050067677A KR20050067677A KR100974969B1 KR 100974969 B1 KR100974969 B1 KR 100974969B1 KR 1020050067677 A KR1020050067677 A KR 1020050067677A KR 20050067677 A KR20050067677 A KR 20050067677A KR 100974969 B1 KR100974969 B1 KR 100974969B1
Authority
KR
South Korea
Prior art keywords
gas
nitride film
silicon nitride
processing region
region
Prior art date
Application number
KR1020050067677A
Other languages
English (en)
Other versions
KR20060046767A (ko
Inventor
가즈히데 하세베
미쯔히로 오까다
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20060046767A publication Critical patent/KR20060046767A/ko
Application granted granted Critical
Publication of KR100974969B1 publication Critical patent/KR100974969B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

실리콘 질화막의 형성 방법은, 우선 반응 용기의 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 질화막을 퇴적한다. 여기서, 제1 시간에 걸쳐 처리 영역 내에 실란계 가스를 포함하는 제1 처리 가스와 질화 가스를 포함하는 제2 처리 가스를 공급하는 동시에, 처리 영역을 제1 온도 및 제1 압력으로 설정한다. 다음에, 처리 영역 내에서 실리콘 질화막의 표면을 질화한다. 여기서, 제1 시간보다 짧은 제2 시간에 걸쳐, 처리 영역 내에 제1 처리 가스를 공급하지 않고 질화 가스를 포함하는 표면 처리 가스를 공급하는 동시에, 처리 영역을 제2 온도 및 제2 압력으로 설정한다.
처리 용기, 웨이퍼 보트, 매니폴드, 가스 노즐, 승강 기구

Description

실리콘 질화막의 형성 방법{METHOD FOR FORMING SILICON NITRIDE FILM}
도1은 본 발명의 제1 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시한 단면도.
도2는 도1에 도시한 장치의 일부를 도시한 횡단 평면도.
도3은 제1 실시 형태에 관한 성막 방법에 있어서의 가스 공급 및 RF(고주파) 인가의 형태를 나타낸 타이밍 차트.
도4는 본 발명의 제2 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시한 단면도.
도5는 제2 실시 형태에 관한 성막 방법에 있어서의 가스 공급의 형태를 나타낸 타이밍 차트.
도6은 주 제어부의 구성의 개략을 나타낸 블록도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 성막 장치
4 : 처리 용기
5 : 처리 영역
6 : 천정판
8 : 매니폴드
10 : 밀봉 부재
12 : 웨이퍼 보트
12A : 지지 기둥
14 : 보온통
16 : 테이블
18 : 덮개
20 : 회전축
22 : 자성 유체 시일
25 : 승강 기구
28, 30, 32 : 가스 공급계
34, 35, 36, 38 : 가스 노즐
42, 43, 44, 46 : 가스 공급 라인
48 : 주 제어부
50 : 가스 여기부
52 : 배기구
56 : 커버
58 : 전극
60 : 고주파 전원
62 : 급전 라인
70 : 히터
[문헌 1] 일본 특허 공개 제2004-6801호 공보
본 출원은 본 명세서에서 참조로 하는 것으로, 2004년 7월 27일자로 출원된 일본 특허 출원 제2004-219341호 및 2005년 6월 13일자로 출원된 일본 특허 출원 제2005-173036호를 우선권으로 주장한다.
본 발명은 반도체 웨이퍼 등의 피처리 기판 상에 실리콘 질화막을 형성하기 위한 방법 및 장치에 관한 것으로, 특히 반도체 처리에서 이용되는 성막 기술에 관한 것이다. 여기서, 반도체 처리라 함은 웨이퍼나 LCD(Liquid Crystal Display)나 FPD(Flat Panel Display)용 유리 기판 등의 피처리 기판 상에 반도체층, 절연층, 도전층 등을 소정의 패턴으로 형성함으로써, 상기 피처리 기판 상에 반도체 디바이스나 반도체 디바이스에 접속되는 배선, 전극 등을 포함하는 구조물을 제조하기 위해 실시되는 다양한 처리를 의미한다.
반도체 집적 회로를 구성하는 반도체 디바이스의 제조에 있어서는, 피처리 기판, 예를 들어 반도체 웨이퍼에 성막, 에칭, 산화, 확산, 개질, 어닐링, 자연 산화막의 제거 등 각종 처리가 실시된다. 일본 특허 공개 제2004-6801호 공보는, 종형의[이른바, 배치(batch)식의] 열처리 장치에 있어서의 이러한 종류의 반도체 처 리 방법을 개시한다. 이 방법에서는, 우선 반도체 웨이퍼가 웨이퍼 카세트로부터 종형의 웨이퍼 보트 상으로 이동 적재되어 다단으로 지지된다. 웨이퍼 카세트에는, 예를 들어 25매의 웨이퍼를 수용할 수 있고, 웨이퍼 보트에는 30 내지 150매의 웨이퍼를 적재할 수 있다. 다음에, 웨이퍼 보트가 처리 용기의 하방으로부터 그 내부에 로드되는 동시에, 처리 용기가 기밀하게 폐쇄된다. 다음에, 처리 가스의 유량, 처리 압력, 처리 온도 등의 각종 처리 조건이 제어된 상태에서 소정의 열처리가 행해진다.
최근, 반도체 집적 회로의 또 다른 고집적화 및 고미세화의 요구에 수반하여, 반도체 디바이스의 제조 공정에 있어서의 열이력(熱履歷)을 경감하여[성막 재료의 내온도(耐溫度) 특성에 감안하여], 디바이스의 특성을 향상시키는 것이 요망되고 있다. 종형의 처리 장치에 있어서도, 이러한 요구에 따른 반도체 처리 방법의 개량이 이루어지는 것이 요망되고 있다. 예를 들어, 비교적 저온에서도 열분해되기 쉬운 성막 가스가 이용되는 경향이 있고, 이러한 가스로서는 예를 들어 HCD(헥사클로로디실란)나 DCS(디클로로실란) 등이 알려져 있다.
예를 들어, HCD를 이용하여 절연막인 실리콘 질화막(SiN)을 형성하는 경우, 진공 배기되어 있는 반응 용기의 처리 영역 내에 HCD 가스와 암모니아 가스를 동시에 공급한다. 이와 함께, 처리 영역을 예를 들어 500 ℃ 정도로 가열하고, 처리 가스의 열분해 반응을 이용하여 CVD(Chemical Vapor Deposition)에 의해 반도체 웨이퍼 상에 실리콘 질화막을 형성한다. 이와 같이 형성된 실리콘 질화막은, 예를 들어 콘택트 스토퍼막 등에 다용되어 있다. HCD 가스를 이용한 성막 처리는 비교 적 저온으로 성막 처리를 행할 수 있으므로, 전공정에서 형성된 박막 재료 등에 부여하는 열적 손상은 매우 적어도 된다고 하는 이점을 갖는다. 그러나, 본 발명자들에 따르면, 이와 같이 형성된 실리콘 질화막에서는 파티클을 발생한다고 하는 문제가 있는 것이 발견되어 있다.
본 발명의 목적은, 실리콘 질화막으로부터의 파티클 발생을 억제할 수 있는 실리콘 질화막의 형성 방법 및 장치를 제공하는 데 있다.
본 발명의 제1 시점은 실리콘 질화막의 형성 방법이며,
반응 용기의 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 질화막을 퇴적하는 공정으로서, 제1 시간에 걸쳐 상기 처리 영역 내에 실란계 가스를 포함하는 제1 처리 가스와 질화 가스를 포함하는 제2 처리 가스를 공급하는 동시에, 상기 처리 영역을 제1 온도 및 제1 압력으로 설정하는 공정과,
상기 처리 영역 내에서 상기 실리콘 질화막의 표면을 질화하는 공정으로서, 제1 시간보다 짧은 제2 시간에 걸쳐, 상기 처리 영역 내에 상기 제1 처리 가스를 공급하지 않고 질화 가스를 포함하는 표면 처리 가스를 공급하는 동시에 상기 처리 영역을 제2 온도 및 제2 압력으로 설정하는 공정을 구비한다.
본 발명의 제2 시점은 실리콘 질화막의 형성 장치이며,
피처리 기판을 수납하는 처리 영역을 갖는 처리 용기와,
상기 처리 영역 내에서 상기 피처리 기판을 지지하는 지지 부재와,
상기 처리 영역 내의 상기 피처리 기판을 가열하는 히터와,
상기 처리 영역 내를 배기하는 배기계와,
상기 처리 영역에 실란계 가스를 포함하는 제1 처리 가스를 공급하는 제1 처리 가스 공급계와,
상기 처리 영역에 질화 가스를 포함하는 제2 처리 가스를 공급하는 제2 처리 가스 공급계와,
상기 처리 영역에 질화 가스를 포함하는 표면 처리 가스를 공급하는 표면 처리 가스 공급계와,
상기 장치의 동작을 제어하는 제어부를 구비하고,
상기 제어부는,
상기 처리 영역 내에서 상기 피처리 기판 상에 CVD에 의해 실리콘 질화막을 퇴적하는 공정으로서, 제1 시간에 걸쳐 상기 처리 영역 내에 상기 제1 처리 가스와 상기 제2 처리 가스를 공급하는 동시에 상기 처리 영역을 제1 온도 및 제1 압력으로 설정하는 공정과,
상기 처리 영역 내에서 상기 실리콘 질화막의 표면을 질화하는 공정으로서, 제1 시간보다 짧은 제2 시간에 걸쳐 상기 처리 영역 내에 상기 제1 처리 가스를 공급하지 않고 상기 표면 처리 가스를 공급하는 동시에, 상기 처리 영역을 제2 온도 및 제2 압력에 설정하는 공정을 실행한다.
본 발명의 제3 시점은, 프로세서 상에서 실행하기 위한 프로그램 지령을 포함하는 컴퓨터로 판독 가능한 매체이며,
상기 프로그램 지령은 프로세서에 의해 실행될 때, 실리콘 질화막의 형성 장 치에,
반응 용기의 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 질화막을 퇴적하는 공정으로서, 제1 시간에 걸쳐 상기 처리 영역 내에 실란계 가스를 포함하는 제1 처리 가스와 질화 가스를 포함하는 제2 처리 가스를 공급하는 동시에, 상기 처리 영역을 제1 온도 및 제1 압력으로 설정하는 공정과,
상기 처리 영역 내에서 상기 실리콘 질화막의 표면을 질화하는 공정으로서, 제1 시간보다 짧은 제2 시간에 걸쳐 상기 처리 영역 내에 상기 제1 처리 가스를 공급하지 않고 질화 가스를 포함하는 표면 처리 가스를 공급하는 동시에, 상기 처리 영역을 제2 온도 및 제2 압력으로 설정하는 공정을 실행시킨다.
본 발명의 부가적인 목적, 이점은 아래에 설명하며, 일부는 이러한 설명으로부터 명백해질 수 있고, 본 발명을 실행함으로써 습득될 수 있다. 본 발명의 목적 및 이점은 이하에 지적한 실행 수단들 및 이들의 조합으로 실현되고 습득될 수 있다.
명세서의 일부와 관련된 첨부 도면은 상기의 일반적인 설명과 하기의 양호한 실시예의 상세한 설명과 함께 본 발명의 원리를 설명하는 데 조력한다.
본 발명자들은 본 발명의 개발의 과정에서, CVD에 의해 실리콘 질화막을 형성하는 종래의 방법의 문제에 대해 연구하였다. 그 결과, 본 발명자들은 이하에 서술하는 지견을 얻었다.
종래의 CVD 방법으로 반도체 웨이퍼 상에 실리콘 질화막을 형성한 경우, 성 막 직후에 웨이퍼 표면을 검사해도 파티클은 거의 보이지 않는다. 그러나, 이를 장시간, 예를 들어 수시간 정도 청정한 공기 중에 방치하면 웨이퍼 표면에 수만개 정도의 파티클, 혹은 파티클 형상의 입자가 부착, 혹은 발생된다. 이러한 현상은 청결도가 매우 높은 청정 공기 중에 성막 후의 웨이퍼를 방치해도 발생된다.
이 문제를 조사하기 위해, 종래의 CVD 방법으로 반도체 웨이퍼 상에 실리콘 질화막을 형성하고, 그 직후에 웨이퍼를 N2 가스 등의 불활성 가스가 충전된 소형의 용기, 이른바 스미프 박스(상표) 내 등에 수용하여 밀폐 상태에서 관찰을 행하였다. 그 결과, 스미프 박스 내에서는 상기한 바와 같은 파티클의 발생은 그다지 보이지 않았다. 그러나, 웨이퍼를 스미프 박스로부터 청정 공기의 대기 중으로 취출하면, 취출함과 동시에 상기한 바와 같은 파티클이 웨이퍼 표면에 급격히 발생되는 현상이 보였다. 즉, 반도체 처리에 있어서 웨이퍼의 대기용으로 스미프 박스를 사용해도, 상술한 파티클의 발생 문제는 해결할 수 없는 것이 판명되었다.
이 문제를 더 조사한 바, 종래의 방법으로 형성된 실리콘 질화막은 표면으로부터 SiH나 SiH2 등을 주성분으로 하는 탈가스를 발생시키고, 이것이 산소 등과 반응하여 파티클을 발생시키는 것이 발견되었다. 즉, 상술한 파티클의 발생 문제는 실리콘 질화막의 표면이 완전하게 질화되어 있지 않은 데 기인하여 발생하는 가스 성분이 원인으로 되어 있다. 이에 대해, 실리콘 질화막의 표면의 Si-H 결합의 대부분이 Si-N 결합으로 변환될 때까지 표면을 더욱 질화 처리하면, 표면에 잔류하는 가스 성분이 없어진다. 이에 의해, 실리콘 질화막을 대기 중에 노출시켜도 탈가스 가 발생되지 않게 되어 웨이퍼 표면에 파티클이 발생되지 않게 된다.
이하에, 이러한 지견을 기초로 하여 구성된 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다. 또한, 이하의 설명에 있어서 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
<제1 실시 형태>
도1은 본 발명의 제1 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시한 단면도이다. 도2는 도1에 도시한 장치의 일부를 도시한 횡단 평면도이다. 이 성막 장치(2)는, 실란계 가스인 헥사클로로디실란(HCD) 가스를 포함하는 원료 가스(제1 처리 가스)와 질화 가스인 암모니아(NH3) 가스를 포함하는 지원 가스(제2 처리 가스)를 사용하여 실리콘 질화막(SiN)을 퇴적하도록 구성된다.
성막 장치(2)는, 간격을 두고 적층된 복수의 반도체 웨이퍼(피처리 기판)를 수납하여 처리하는 처리 영역(5)을 내부에 규정하는, 하단부가 개구된 천정이 있는 원통체 형상의 처리 용기(4)를 갖는다. 처리 용기(4) 전체는, 예를 들어 석영에 의해 형성된다. 처리 용기(4) 내의 천정에는, 석영제의 천정판(6)이 배치되어 밀봉된다. 처리 용기(4)의 하단부 개구에는, 원통체 형상으로 성형된 매니폴드(8)가 O링 등의 밀봉 부재(10)를 거쳐서 연결된다.
매니폴드(8)는, 예를 들어 스테인레스 스틸로 이루어지고, 처리 용기(4)의 하단부를 지지한다. 매니폴드(8)의 하단부 개구를 통해 석영제의 웨이퍼 보트(12) 가 승강되고, 이에 의해 처리 용기(4)에 대해 웨이퍼 보트(12)가 로드/언로드된다. 웨이퍼 보트(12)에는, 피처리 기판으로서 다수매의 반도체 웨이퍼(W)가 다단으로 적재된다. 예를 들어, 본 실시 형태의 경우에 있어서 웨이퍼 보트(12)의 지지 기둥(12A)에는, 예를 들어 50 내지 100매 정도의 직경이 300 mm인 웨이퍼(W)가 대략 같은 피치로 다단으로 지지 가능해진다.
웨이퍼 보트(12)는, 석영제의 보온통(14)을 거쳐서 테이블(16) 상에 적재된다. 테이블(16)은, 매니폴드(8)의 하단부 개구를 개폐하는 예를 들어 스테인레스 스틸제의 덮개(18)를 관통하는 회전축(20) 상에 지지된다.
회전축(20)의 관통부에는, 예를 들어 자성 유체 시일(22)이 개재 설치되어, 회전축(20)을 기밀하게 밀봉하면서 회전 가능하게 지지한다. 덮개(18)의 주변부와 매니폴드(8)의 하단부에는, 예를 들어 O링 등으로 이루어지는 밀봉 부재(24)가 개재 설치되어 용기 내의 밀봉성을 유지한다.
회전축(20)은, 예를 들어 보트 엘리베이터 등의 승강 기구(25)에 지지된 아암(26)의 선단부에 부착된다. 승강 기구(25)에 의해, 웨이퍼 보트(12) 및 덮개(18) 등이 일체적으로 승강된다. 또한, 테이블(16)을 덮개(18)측으로 고정하여 설치하고, 웨이퍼 보트(12)를 회전시키는 일 없이 웨이퍼(W)의 처리를 행하도록 해도 된다.
매니폴드(8)의 측부에는 처리 용기(4) 내의 처리 영역(5)에 소정의 처리 가스를 공급하기 위한 가스 공급부가 접속된다. 가스 공급부는, 지원 가스 공급계(제2 처리 가스 공급계 및 표면 처리 가스 공급계)(28), 원료 가스 공급계(제1 처리 가스 공급계)(30) 및 불활성 가스 공급계(32)를 포함한다. 원료 가스 공급계(30)는 성막용 원료 가스로서, 예를 들어 실란계 가스인 HCD(디클로로실란) 가스를 공급한다. 지원 가스 공급계(28)는 지원 가스로서(원료 가스와 반응시키는 제2 처리 가스 혹은 실리콘 질화막의 표면을 처리하는 표면 처리 가스로서), 예를 들어 암모니아(NH3) 가스를 공급한다. 불활성 가스 공급계(32)는, 불활성 가스로서 예를 들어 N2 가스를 공급한다. 원료 가스 및 지원 가스에는, 필요에 따라서 적당한 양의 캐리어 가스가 혼합되지만, 이하에서는 설명을 용이하게 하기 위해 캐리어 가스에 대해서는 언급하지 않는다.
구체적으로는, 지원 가스 공급계(28)는 표면 처리 가스의 공급계의 일부가 되는 제1 가스 노즐(34)과, 원료 가스와 반응시키는 제2 처리 가스의 공급계의 일부가 되는 제2 가스 노즐(35)을 갖는다. 제1 가스 노즐(34)은, 매니폴드(8)의 측벽을 내측으로 관통하여 상부 방향으로 굴곡되어 연장되는 석영관으로 이루어지는 가스 분산 노즐(34)로 이루어진다. 가스 분산 노즐(34)에는, 그 길이 방향(상하 방향)을 따라 또한 웨이퍼 보트(12) 상의 웨이퍼(W)의 전체에 걸치도록 복수의 가스 분사 구멍(34A)이 소정의 간격을 사이에 두고 형성된다. 각 가스 분사 구멍(34A)은, 웨이퍼 보트(12) 상의 복수의 웨이퍼(W)에 대해 평행한 가스 흐름을 형성하도록 수평 방향으로 대략 균일하게 지원 가스를 공급한다. 한편, 제2 가스 노즐(35)은 매니폴드(8)의 측벽을 내측으로 관통하여 처리 영역(5)의 하방에서 개구(35A)되는 석영관으로 이루어지는 짧은 가스 노즐로 이루어진다.
원료 가스 공급계(30)는, 매니폴드(8)의 측벽을 내측으로 관통하여 처리 영역(5)의 하방에서 개구(36A)되는 석영관으로 이루어지는 짧은 가스 노즐(36)을 갖는다. 불활성 가스 공급계(32)는, 매니폴드(8)의 측벽을 내측으로 관통하여 처리 영역(5)의 하방에서 개구(38A)되는 석영관으로 이루어지는 짧은 가스 노즐(38)을 갖는다. 또한 도1에서는, 가스 노즐(36, 38)은 가스 노즐(34, 35)과 대향하는 위치에 도시되지만, 실제로는 가스 노즐(36, 38)도 가스 노즐(34, 35)과 동일한 측에 배치된다.
노즐(34, 35)은 가스 공급 라인(가스 통로)(42, 43)을 거쳐서, 공통의 NH3 가스의 가스원(28S)에 접속된다. 또한, 노즐(36, 38)은 가스 공급 라인(가스 통로)(44, 46)을 거쳐서, HCD 가스 및 N2 가스의 가스원(30S, 32S)에 각각 접속된다. 가스 공급 라인(42, 43, 44, 46) 상에는, 개폐 밸브(42A, 43A, 44A, 46A)와 질량 유량 제어기와 같은 유량 제어기(42B, 43B, 44B, 46B)가 배치된다. 이에 의해, NH3 가스, HCD 가스 및 N2 가스가 각각 유량 제어되면서 공급 가능해진다.
처리 용기(4)의 측벽의 일부에는, 그 높이 방향을 따라 가스 여기(勵起)부(50)가 배치된다. 가스 여기부(50)에 대향하는 처리 용기(4)의 반대측에는, 이 내부 분위기를 진공 배기하기 위해 처리 용기(4)의 측벽을, 예를 들어 상하 방향으로 제거함으로써 형성한 가늘고 긴 배기구(52)가 배치된다.
구체적으로는, 가스 여기부(50)는 처리 용기(4)의 측벽을 상하 방향에 따라 소정의 폭으로 제거함으로써 형성한 상하로 가늘고 긴 개구(54)를 갖는다. 개구 (54)는, 처리 용기(4)의 외벽에 기밀하게 용접 접합된 석영제의 커버(56)에 의해 덮인다. 커버(56)는 처리 용기(4)의 외측으로 돌출하도록 단면 오목부 형상을 이루고, 또한 상하로 가늘고 긴 형상을 갖는다.
이 구성에 의해, 처리 용기(4)의 측벽으로부터 돌출하고 또한 일측이 처리 용기(4) 내로 개구하는 가스 여기부(50)가 형성된다. 즉, 가스 여기부(50)의 내부 공간은 처리 용기(4) 내의 처리 영역(5)에 연통된다. 개구(54)는 웨이퍼 보트(12)에 보유 지지되는 모든 웨이퍼(W)를 높이 방향에 있어서 커버할 수 있도록 상하 방향으로 충분히 길게 형성된다.
커버(56)의 양 측벽의 외측면에는, 그 길이 방향(상하 방향)에 따라 서로 대향하도록 하여 가늘고 긴 한 쌍의 전극(58)이 배치된다. 전극(58)에는 플라즈마 발생용 고주파 전원(60)이 급전 라인(62)을 거쳐서 접속된다. 전극(58)에, 예를 들어 13.56 MHz의 고주파 전압을 인가함으로써 한 쌍의 전극(58) 사이에 플라즈마를 여기하기 위한 고주파 전계가 형성된다. 또한, 고주파 전압의 주파수는 13.56 MHz에 한정되지 않고, 다른 주파수 예를 들어 400 kHz 등을 이용해도 좋다.
가스 분산 노즐(34)은, 웨이퍼 보트(12) 상의 최하 레벨의 웨이퍼(W)보다도 하부 위치에서 처리 용기(4)의 반경 방향 외측으로 굴곡된다. 그 후, 가스 분산 노즐(34)은 가스 여기부(50) 내의 가장 안쪽[처리 용기(4)의 중심으로부터 가장 떨어진]의 위치에서 수직으로 기립한다. 가스 분산 노즐(34)은, 도2에도 도시한 바와 같이 한 쌍의 대향하는 전극(58)에 협지된 영역(고주파 전계가 가장 강한 위치), 즉 주된 플라즈마가 실제로 발생하는 플라즈마 발생 영역(PS)보다도 외측으로 떨어진 위치에 설치된다. 가스 분산 노즐(34)의 가스 분사 구멍(34A)으로부터 분사된 NH3 가스를 포함하는 지원 가스(표면 처리 가스)는 플라즈마 발생 영역(PS)을 향해 분사되고, 여기서 여기(분해 혹은 활성화)되어 그 상태에서 웨이퍼 보트(12) 상의 웨이퍼(W)에 공급된다.
커버(56)의 외측에는, 이를 덮도록 하여 예를 들어 석영으로 이루어지는 절연 보호 커버(64)가 부착된다. 절연 보호 커버(64)의 내측이며 전극(58)과 대향하는 부분에는, 냉매 통로로 이루어지는 냉각 기구(도시하지 않음)가 배치된다. 냉매 통로에, 냉매로서 예를 들어 냉각된 질소 가스를 흐르게 함으로써 전극(58)이 냉각된다. 또한, 절연 보호 커버(64)의 외측에는 이를 덮어 고주파의 누설을 방지하기 위해 실드(도시하지 않음)가 배치된다.
한편, 가스 여기부(50)에 대향시켜 설치한 배기구(52)에는 이를 덮도록 하여 석영으로 이루어지는 단면 역ㄷ자 형상으로 성형된 배기구 커버 부재(66)가 용접에 의해 부착된다. 배기 커버 부재(66)는, 처리 용기(4)의 측벽에 따라 상방으로 연장되어 처리 용기(4)의 상방에 가스 출구(68)가 형성된다. 가스 출구(68)에는, 진공 펌프 등을 배치한 진공 배기계(GE)가 접속된다.
처리 용기(4)를 포위하도록, 처리 용기(4) 내의 분위기 및 웨이퍼(W)를 가열하는 히터(70)가 배치된다. 처리 용기(4) 내의 배기구(70)의 근방에는, 히터(70)를 제어하기 위한 열전대(도시하지 않음)가 배치된다.
또한 성막 장치(2)는, 장치 전체의 동작을 제어하는 컴퓨터 등으로 이루어지 는 주 제어부(48)를 구비한다. 주 제어부(48)는, 이에 부수되는 기억부에 미리 기억된 성막 처리의 처리 레시피, 예를 들어 형성되는 막의 막 두께나 조성에 따라서 후술하는 성막 처리를 행한다. 이 기억부에는 또한, 처리 가스 유량과 막의 막 두께나 조성과의 관계가 미리 제어 데이터로서 기억된다. 따라서, 주 제어부(48)는 이들이 기억된 처리 레시피나 제어 데이터를 기초로 하여 승강 기구(25), 가스 공급계(28, 30, 32), 배기계(GE), 가스 여기부(50), 히터(70) 등을 제어할 수 있다.
다음에, 도1에 도시한 장치를 이용하여 행해지는 성막 방법에 대해 설명한다. 개략적으로는, 이 성막 방법에서는 우선 웨이퍼(W)를 수납한 처리 영역(5) 내에 실란계 가스를 포함하는 원료 가스(제1 처리 가스)와 질화 가스를 포함하는 지원 가스(제2 처리 가스)를 공급하고, CVD에 의해 웨이퍼(W) 상에 실리콘 질화막을 퇴적한다(막 퇴적 공정). 다음에, 처리 영역(5) 내에 질화 가스를 포함하는 표면 처리 가스(지원 가스가 겸용됨)를 여기한 상태에서 공급하고[처리 영역(5) 내에 원료 가스는 공급하지 않음], 실리콘 질화막의 표면을 질화한다(표면 질화 공정).
우선 다수매, 예를 들어 50 내지 100매의 300 mm 사이즈의 웨이퍼(W)를 보유 지지한 상온의 웨이퍼 보트(12)를, 소정의 온도로 설정된 처리 용기(4) 내에 로드한다. 다음에, 처리 용기(8) 내를 진공 배기하여 소정의 처리 압력으로 유지하는 동시에, 웨이퍼 온도를 상승시켜 성막용 처리 온도로 안정될 때까지 대기한다.
다음에, 웨이퍼(W) 상에 실리콘 질화막을 퇴적하는 막 퇴적 공정을 행한다. 여기서는, 처리 용기(4) 내를 진공 배기하면서 HCD 가스를 포함하는 원료 가스와 NH3 가스를 포함하는 지원 가스를 각각 유량 제어하면서 가스 분산 노즐(36, 35)로부터 공급한다. 이 때, 가스 분산 노즐(34)은 사용하지 않고, 지원 가스는 가스 노즐(35)에 의해서만 처리 영역(5)의 하방으로부터 공급한다. 또한, 원료 가스도 가스 노즐(36)에 의해 처리 영역(5)의 하방으로부터 공급한다. 원료 가스 및 지원 가스는, 진공 배기계(GE)에 의한 진공 배기의 작용 하에서 처리 영역(5) 내를 상방으로 이동하면서, 회전하는 웨이퍼 보트(12)에 지지된 웨이퍼(W) 사이를 흐른다. 이 때, 원료 가스 및 지원 가스는 열분해 반응을 일으켜, CVD에 의해 웨이퍼(W) 상에 실리콘 질화막이 형성된다. 또한, 막 퇴적 공정에서는 필요에 따라서 불활성 가스 공급계(32)의 가스 노즐(38)로부터 N2 가스도 동시에 공급한다.
막 퇴적 공정 후, 처리 용기(4) 내의 잔류 가스를 배제하는 퍼지 공정을 행한다. 여기서는, 진공 배기를 계속하면서 가스 노즐(38)로부터 N2 가스를 퍼지 가스로서 처리 용기(4) 내로 공급한다.
사이클 퍼지 공정 후, 실리콘 질화막의 표면을 질화하는 표면 질화 공정을 행한다. 여기서는, 원료 가스를 정지한 상태에서 처리 용기(4) 내로 NH3 가스를 포함하는 지원 가스를 표면 처리 가스로서 공급한다. 이 때, 가스 노즐(35)은 사용하지 않고, 지원 가스는 가스 분산 노즐(34)에 의해서만 처리 영역(5)의 측방으로부터 공급한다. 또한, 질화 처리를 촉진시키기 위해 가스 여기부(50)를 온(ON) 상태로 하여 지원 가스를 여기한다. 또한, 표면 질화 공정에서도 필요에 따라서 불 활성 가스 공급계(32)의 가스 노즐(38)로부터 N2 가스도 동시에 공급한다.
표면 질화 공정에 있어서, 가스 분산 노즐(34)의 가스 분사 구멍(36A)으로부터 공급된 지원 가스(표면 처리 가스)는, 한 쌍의 전극(58) 사이의 플라즈마 발생 영역(PS)을 통과할 때에 선택적으로 여기되어 일부가 플라즈마화된다. 이 때, 예를 들어 N*, NH*, NH2 *, NH3 * 등의 래디컬(활성종)이 생성된다(기호「*」는 래디컬인 것을 나타냄). 이들 래디컬은, 가스 여기부(50)의 개구(54)로부터 처리 용기(4)의 중심을 향해 유출되고 웨이퍼(W) 상호간에 층류 상태로 공급된다. 이와 같이 하여 공급된 래디컬에 의해 웨이퍼(W) 상의 실리콘 질화막의 표면이 질화되고, 표면의 막 중에 잔류하는 Si-H 결합의 대부분이 Si-N 결합으로 변환되어 가스 성분이 없어진다.
도3은 제1 실시 형태에 관한 성막 방법에 있어서의 가스 공급 및 RF의 인가 형태를 나타낸 타이밍 차트이다. 도3에 도시한 바와 같이, 우선 막 퇴적 공정을 행한다. 여기서는, 진공 배기를 계속하면서 처리 용기(4) 내에 원료 가스(도3에서는 HCD라 표시) 및 지원 가스(도3에서는 NH3이라 표시)를 공급한다[도3의 (A) 및 (B) 참조]. 가스 노즐(36, 35)에 의해 처리 영역(5)의 하방으로부터 공급된 원료 가스 및 지원 가스는 처리 영역(5) 내를 상승하고, 그 동안에 CVD에 의해 웨이퍼(W)의 표면에 실리콘 질화막이 형성된다. 또한, 이 때 필요에 따라서 가스 노즐(38)로부터 불활성 가스(도3에서는 N2라 표시)도 동시에 공급한다[도3의 (C) 참조]. 이 CVD 처리는, 웨이퍼(W)의 온도가 그다지 높지 않아 비교적 저온으로 행한다.
저온 CVD에 의한 막 퇴적 공정 후, 사이클 퍼지 공정을 행하여 처리 용기(4) 내에 잔류하는 처리 가스를 배제한다. 여기서는, 진공 배기를 계속하면서 가스 노즐(38)로부터의 N2 가스의 공급과 정지를 펄스 형상으로 복수회 반복한다[도3의 (C) 참조].
사이클 퍼지 공정 후, 표면 질화 공정을 행하여 실리콘 질화막의 표면을 질화한다. 여기서는, 진공 배기를 계속하면서 NH3 가스를 포함하는 지원 가스를 표면 처리 가스로서, 질화 가스 노즐(35)로부터가 아닌 용기(4) 내의 상방으로 연장되는 질화 가스 분산 노즐(34)의 각 가스 분사 구멍(34A)으로부터 공급한다. 이 때, 고주파 전원(60)을 온 함으로써 플라즈마를 세우고[도3의 (D) 참조] NH3 가스를 활성화한다. 이 활성화된 NH3 가스에 의해, 실리콘 질화막의 표면을 대략 완전하게 질화한다. 또한, 이 때 필요에 따라서 가스 노즐(38)로부터 불활성 가스도 동시에 공급한다[도3의 (C) 참조].
종래의 성막 방법에서는, 실리콘 질화막의 성막 처리 후에 웨이퍼 표면으로부터 SiH나 SiH2 등을 주성분으로 하는 탈가스가 발생되어 이것이 산소 등과 반응하여 파티클을 발생한다. 이에 대해, 본 실시 형태와 같이 실리콘 질화막의 표면을 질화 처리함으로써 표면의 막 중에 잔류하는 Si-H 결합의 대부분이 Si-N 결합으로 변환되어 가스 성분이 없어진다. 이 경우, 실리콘 질화막을 대기 중에 노출시켜도 탈가스가 발생하지 않으므로 웨이퍼 표면에 파티클이 발생되지 않게 된다.
본 실시 형태에 있어서, 막 퇴적 공정에 있어서의 처리 조건은 다음과 같은 것이 된다. HCD 가스의 유량은 5 내지 50 sccm의 범위 내이며, 예를 들어 20 sccm이다. NH3 가스의 유량은 100 내지 5000 sccm의 범위 내이며, 예를 들어 2000 sccm이다. 처리 압력은 13 내지 1330 Pa의 범위 내이며, 예를 들어 200 Pa(1.5 Torr)이다. 처리 온도는 550 ℃ 이하이며, 예를 들어 480 ℃이다. 이 처리 온도가 550 ℃를 넘어 높아지면 막질은 양호해지지만, 웨이퍼 기초층의 재료가 열적으로 손상을 받아 버리므로 바람직하지 않다. 또한 처리 온도의 하한치는 300 ℃ 정도이며, 이보다도 온도가 낮으면 막 자체가 형성되지 않게 된다. 또한 처리 시간은, 목표로 하는 막 두께에 의존하여 예를 들어 목표 막 두께가 35 nm 정도일 때에는 40분 정도가 된다.
본 실시 형태에 있어서, 표면 질화 공정에 있어서의 처리 조건은 다음과 같은 것이 된다. NH3 가스의 유량은 100 내지 5000 sccm의 범위 내이며, 예를 들어 2000 sccm(막 퇴적 공정과 동일함)이다. NH3 가스의 유량이 상기 하한치보다 적으면, 질화가 충분하지 않게 된다. 또한, NH3 가스의 유량이 상한치 이상인 경우에는, 질화 반응이 포화되어 있으므로 가스가 쓸모 없어진다. 처리 압력은 13 Pa(0.1 Torr) 내지 2660 Pa(20 Torr)의 범위 내이며, 예를 들어 13.3 Pa이다. 처리 압력이 13 Pa보다도 작으면 압력이 지나치게 낮아 질화가 충분히 행해지지 않는다. 또한, 처리 압력이 2660 Pa보다도 높으면 플라즈마 자체가 서지 않게 된다. 처리 온도는, 상기 막 퇴적 공정의 온도 이하, 바람직하게는 막 퇴적 공정의 온도와 동일하며, 온도 상승 조작에 시간을 들이지 않게 한다. 또한 표면 질화 공정의 처리 시간(T1)은 막 퇴적 공정의 처리 시간보다도 충분히 짧다. 그러나, 처리 시간(T1)은 1분 이상이며, 예를 들어 10분이다. 처리 시간(T1)이 1분보다도 적으면 질화가 충분히 행해지지 않는다.
<실험 1>
제1 실시 형태를 평가하기 위해 실험 1을 행하였다. 비교예로서, 종래의 CVD 성막 방법으로 웨이퍼의 표면에 실리콘 질화막을 성막하고, 이 웨이퍼를 청정 공기 중에 8시간 방치하였다. 그 결과, 초기치에서는 파티클 수가 13개에서 8 시간 후에 17663개까지 증가하였다. 한편, 제1 실시 형태의 실시예로서 웨이퍼의 표면에 실리콘 질화막을 퇴적한 후에 즉시 표면 질화하여, 이 웨이퍼를 청정 공기 중에 8시간 방치하였다. 그 결과, 초기치에서는 파티클 수가 30개에서 8 시간 후에 41개까지 증가하였다. 따라서, 제1 실시 형태에 의해 파티클의 발생을 대폭 억제할 수 있는 것을 확인할 수 있었다.
제1 실시 형태에서는, 성막 장치(2)로서 플라즈마를 형성하는 여기부(50)를 처리 용기(4)에 일체적으로 조립한 구성을 갖는다. 대신에, 여기부(50)를 처리 용기(4)와는 별개의 부재로 설치하고, NH3 가스를 처리 용기(4)의 밖에서 미리 여기(이른바 리모트 플라즈마)하여 그 여기 NH3 가스를 처리 용기(4) 내로 공급하도록 해도 좋다.
<제2 실시 형태>
도4는 본 발명의 제2 실시 형태에 관한 성막 장치(종형 CVD 장치)를 도시한 단면도이다. 상술한 바와 같이 표면 질화 공정은, 질화 가스를 플라즈마로 활성화하는 것은 아니며, 질화 가스의 압력을 높여 질화를 촉진시킴으로써 행할 수도 있다. 제2 실시 형태는 이러한 관점을 기초로 하여 구성된다.
도4에 도시한 바와 같이, 이 성막 장치의 처리 용기(80)는 도1에 있어서 매니폴드(8)에 상당하는 부분도 모두 일체적으로 석영으로 구성된 단관 구조를 이룬다. 처리 용기(80)는 완전한 원통체 형상으로 성형되어 있고, 도1에 도시한 구성으로 이용한 플라즈마를 발생시키는 가스 여기부(50) 및 이에 관련되는 구조물이나 배기 커버 부재(66)는 설치하고 있지 않다. 지원 가스 공급계(28)는, 도1에 도시한 가스 분산 노즐(34)은 갖고 있지 않고, 직관(直管) 형상의 질화 가스 노즐(35)만 갖는다. 처리 용기(4)의 바닥부에 공급된 NH3 가스 혹은 HCD 가스는, 이 처리 용기(80) 내를 웨이퍼(W)와 접촉하면서 상승하여 옆으로 당겨지는 일 없이(도1 참조), 천정부에 설치한 가스 출구(68)로부터 용기 밖으로 배출된다.
도5는 제2 실시 형태에 관한 성막 방법에 있어서의, 가스 공급의 형태를 나타낸 타이밍 차트이다. 도5에 도시한 바와 같이, 이 성막 방법에 있어서 막 퇴적 공정 및 사이클 퍼지 공정은 도3에 도시한 성막 방법의 그들과 동일하다. 이에 대해, 표면 질화 공정에서는 NH3 가스를 포함하는 지원 가스(도5에서는 NH3이라 표시)를 표면 처리 가스로서 공급하고, 또한 필요에 따라서 N2 가스를 공급하여 플라즈마 를 세우는 일 없이 실리콘 질화막의 표면의 질화 처리를 행한다. 즉, 지원 가스는 막 퇴적 공정(제2 처리 가스로서 공급됨) 및 표면 질화 공정(표면 처리 가스로서 공급됨)에 있어서, 실질적으로 동일한 활성화 조건으로 처리 영역(5) 내에 공급된다.
그러나, 표면 질화 공정에서는 질화 반응을 촉진시키기 위해 처리 용기(80) 내의 압력을 높게 한다[도5의 (D) 참조]. 이 때의 처리 압력은 2660 Pa(20 Torr) 이상이면 충분하며, 예를 들어 120 Torr이다. 이 처리 압력이 20 Torr보다도 낮으면, 질화 처리가 충분하지 않게 된다. 또한 표면 질화 공정의 처리 시간(T1)은 막 퇴적 공정의 처리 시간보다도 충분히 짧다. 그러나, 처리 시간(T1)은 1분 이상이며, 예를 들어 10분이다.
<제1 및 제2 실시 형태에 공통된 사항 및 변경예>
제1 및 제2 실시 형태에 관한 방법은, 상술한 바와 같이 처리 프로그램을 기초로 하여 주 제어부(48)의 제어하에서 실행된다. 도6은 주 제어부(48)의 구성의 개략을 나타낸 블록도이다. 주 제어부(48)는 CPU(210)를 갖고, 여기에 기억부(212), 입력부(214), 출력부(216) 등이 접속된다. 기억부(212)에는, 처리 프로그램이나 프로세스 레시피가 기억된다. 입력부(214)는 사용자와 대화하기 위한 입력 장치, 예를 들어 키보드나 포인팅 디바이스 및 기억 매체의 드라이브 등을 포함한다. 출력부(216)는 처리 장치의 각 기기를 제어하기 위한 제어 신호를 출력한다. 도6은 또한, 컴퓨터에 착탈 가능한 기억 매체(218)도 함께 나타낸다.
상술한 실시 형태에 관한 방법은, 프로세서 상에서 실행하기 위한 프로그램 지령으로서, 컴퓨터로 판독 가능한 기억 매체에 기입하여 각종 반도체 처리 장치에 적용할 수 있다. 혹은, 이러한 종류의 프로그램 지령은 통신 매체에 의해 전송하여 각종 반도체 처리 장치에 적용할 수 있다. 기억 매체는, 예를 들어 자기 디스크{가요성 디스크, 하드디스크[일예는, 기억부(212)에 포함되는 하드 디스크] 등}, 광디스크(CD, DVD 등), 마그네트 옵티칼 디스크(MO 등), 반도체 메모리 등이다. 반도체 처리 장치의 동작을 제어하는 컴퓨터는, 기억 매체에 기억된 프로그램 지령을 판독하고, 이를 프로세서 상에서 실행함으로써 상술한 방법을 실행한다.
제1 및 제2 실시 형태에서는, 실란계 가스로서 HCD 가스를 이용하고, 질화 가스로서 NH3 가스를 이용하고 있다. 이 점에 관하여, 원료 가스로서는 디클로로실란(DCS), 헥사클로로실란(HCD), 모노실란[SiH4], 디실란[Si2H6], 헥사메틸디실라잔(HMDS), 테트라클로로실란(TCS), 디실릴아민(DSA), 트리실릴아민(TSA), 비스타샬부틸아미노실란(BTBAS)으로 이루어지는 군으로부터 선택되는 1개 이상의 가스를 이용할 수 있다.
제1 및 제2 실시 형태에 있어서, 질화 가스로서는 NH3 가스, N2 가스를 이용할 수 있다. 또한, 막 퇴적 공정(제2 처리 가스)과 표면 질화 공정(표면 처리 가스)에서 다른 질화 가스를 사용할 수도 있다. 또한, 본 발명을 실리콘 산질화막의 형성에 적용하는 경우에는, 지원 가스로서 일산화이질소[N2O], 일산화질소[NO]와 같은 산질화 가스를 이용할 수 있다. 피처리 기판으로서는, 반도체 웨이퍼에 한정되지 않고 LCD 기판, 유리 기판 등의 다른 기판이라도 좋다.
이 기술 분야의 숙련자는 부가적인 이점 및 변경을 용이하게 할 수 있다. 따라서, 본 발명은 대표적인 실시예 및 본 명세서에서 설명한 특정한 설명으로 제한되는 것은 아니다. 따라서, 첨부한 청구범위 및 이의 균등물에 의해 한정되는 발명의 기술 사상 및 범위 내에서 다양한 변경이 가능할 수 있다.
본 발명은 실리콘 질화막으로부터의 파티클 발생을 억제할 수 있는 실리콘 질화막의 형성 방법 및 장치를 제공할 수 있다.

Claims (26)

  1. 반응 용기의 처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 질화막을 퇴적하는 공정으로서, 제1 시간에 걸쳐 상기 처리 영역으로 실란계 가스와 암모니아 가스를 공급하여 서로 반응시킴과 동시에, 상기 처리 영역을 제1 온도 및 제1 압력으로 설정하는 공정과,
    이후에, 처리 영역으로의 실란계 가스와 암모니아 가스의 공급을 차단하면서 처리 영역을 퍼지하는 공정과,
    이후에, 상기 처리 영역 내에서 상기 실리콘 질화막의 표면을 질화하는 공정으로서, 제1 시간보다 짧은 제2 시간에 걸쳐 상기 처리 영역으로 상기 실란계 가스를 공급하지 않고 암모니아 가스를 공급하는 동시에, 상기 처리 영역을 제2 온도 및 제2 압력으로 설정하는 공정을 포함하는 실리콘 질화막의 형성 방법.
  2. 제1항에 있어서, 상기 제1 온도는 550 ℃ 이하로 설정되고, 상기 제2 온도는 상기 제1 온도와 동일하거나 그보다 낮게 설정되는 실리콘 질화막의 형성 방법.
  3. 삭제
  4. 제1항에 있어서, 상기 실리콘 질화막을 퇴적하는 공정 및 실리콘 질화막의 표면을 질화하는 공정은 암모니아 가스를 서로 실질적으로 동일한 활성화 조건으로 상기 처리 영역으로 공급하도록 구성되고, 상기 제1 압력은 13 Pa(0.1 Torr) 내지 1330 Pa(10 Torr)의 범위 내로 설정되고, 상기 제2 압력은 2660 Pa(20 Torr) 이상으로 설정되는 실리콘 질화막의 형성 방법.
  5. 제1항에 있어서, 상기 실리콘 질화막의 표면을 질화하는 공정은 암모니아 가스를 여기 기구에 의해 여기한 상태로 상기 처리 영역으로 공급하는 기간을 포함하고, 상기 제2 압력은 13 Pa(0.1 Torr) 내지 2660 Pa(20 Torr)의 범위 내로 설정되는 실리콘 질화막의 형성 방법.
  6. 제1항에 있어서, 상기 제2 시간은 1분 이상으로 설정되는 실리콘 질화막의 형성 방법.
  7. 제5항에 있어서, 상기 여기 기구는 상기 처리 영역과 연통하는 공간 내에서 상기 암모니아 가스의 공급구와 상기 피처리 기판 사이에 배치된 플라즈마 발생 영역을 포함하고, 상기 실리콘 질화막의 표면을 질화하는 공정에 있어서 암모니아 가스는 상기 플라즈마 발생 영역을 통과할 때에 여기되는 실리콘 질화막의 형성 방법.
  8. 제7항에 있어서, 상기 처리 영역은 복수의 피처리 기판을 상하 방향으로 간격을 두고 수납하도록 구성되고, 상기 공급구는 상기 복수의 피처리 기판에 대해 평행한 가스 흐름을 형성하도록 상기 복수의 피처리 기판에 걸쳐 상하 방향으로 배열된 복수의 가스 분사 구멍을 포함하는 실리콘 질화막의 형성 방법.
  9. 제8항에 있어서, 상기 처리 영역의 하방에 상기 암모니아 가스를 공급하도록 구성된 하측 공급구가 배치되고, 상기 실리콘 질화막을 퇴적하는 공정에 있어서 상기 암모니아 가스가 상기 하측 공급구로부터 공급되는 실리콘 질화막의 형성 방법.
  10. 제1항에 있어서, 상기 실란계 가스는 디클로로실란, 헥사클로로디실란, 모노실란, 디실란, 헥사메틸디실라잔, 테트라클로로실란, 디실릴아민, 트리실릴아민, 비스타샬부틸아미노실란으로 이루어지는 군으로부터 선택되는 1개 이상의 가스를 포함하는 실리콘 질화막의 형성 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제1항에 있어서, 상기 처리 영역을 퍼지하는 공정은 처리 영역의 진공 배기를 계속하면서, 처리 영역으로 불활성 가스의 공급 및 정지를 펄스 형상으로 복수회 반복함으로써 사이클 퍼지를 수행하는 공정을 포함하는 실리콘 질화막의 형성 방법.
  22. 복수의 피처리 기판을 상하 방향으로 간격을 두고 수납하도록 구성된 처리 영역을 가지는 반응 용기를 포함하는 종형 열처리 장치에 의한 실리콘 질화막의 형성 방법이며,
    처리 영역 내에서 피처리 기판 상에 CVD에 의해 실리콘 질화막을 퇴적하는 공정으로서, 제1 시간에 걸쳐 처리 영역으로 실란계 가스 및 암모니아 가스를 공급하여 서로 반응시킴과 동시에, 상기 처리 영역을 제1 온도 및 제1 압력으로 설정하는 공정과,
    이후에, 처리 영역으로의 실란계 가스와 암모니아 가스의 공급을 차단하면서 처리 영역을 퍼지하는 공정과,
    이후에, 상기 처리 영역 내에서 상기 실리콘 질화막의 표면을 질화하는 공정으로서, 제1 시간보다 짧은 제2 시간에 걸쳐 상기 처리 영역으로 상기 실란계 가스를 공급하지 않고 암모니아 가스를 공급하는 동시에, 상기 처리 영역을 제2 온도 및 제2 압력으로 설정하는 공정을 포함하며,
    상기 실리콘 질화막의 표면을 질화하는 공정은 피처리 기판에 대해 평행한 가스 흐름을 형성하도록 구성되고 피처리 기판에 걸쳐 상하 방향으로 배열된 복수의 가스 분사 구멍으로부터 암모니아 가스를 공급하도록 구성되며,
    상기 실리콘 질화막의 표면을 질화하는 공정은 처리 영역과 연통하는 공간 내에서 가스 분사 구멍과 피처리 기판 사이에 배치된 플라즈마 발생 영역을 포함하는 여기 기구에 의해 암모니아 가스를 여기한 상태로 상기 처리 영역으로 공급하는 기간을 포함하는 실리콘 질화막의 형성 방법.
  23. 제22항에 있어서, 상기 제1 온도는 550 ℃ 이하로 설정되고, 상기 제2 온도는 상기 제1 온도와 동일하거나 그보다 낮게 설정되며, 상기 제1 압력은 13 Pa(0.1 Torr) 내지 1330 Pa(10 Torr)의 범위 내로 설정되고, 상기 제2 압력은 13 Pa(0.1 Torr) 내지 2660 Pa(20 Torr)의 범위 내로 설정되는 실리콘 질화막의 형성 방법.
  24. 제22항에 있어서, 상기 제2 시간은 1분 이상으로 설정되는 실리콘 질화막의 형성 방법.
  25. 제22항에 있어서, 상기 실란계 가스는 디클로로실란, 헥사클로로디실란, 모노실란, 디실란, 헥사메틸디실라잔, 테트라클로로실란, 디실릴아민, 트리실릴아민, 비스타샬부틸아미노실란으로 이루어지는 군으로부터 선택되는 1개 이상의 가스를 포함하는 실리콘 질화막의 형성 방법.
  26. 제22항에 있어서, 상기 처리 영역을 퍼지하는 공정은 처리 영역의 진공 배기를 계속하면서, 처리 영역으로 불활성 가스의 공급 및 정지를 펄스 형상으로 복수회 반복함으로써 사이클 퍼지를 수행하는 공정을 포함하는 실리콘 질화막의 형성 방법.
KR1020050067677A 2004-07-27 2005-07-26 실리콘 질화막의 형성 방법 KR100974969B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004219341 2004-07-27
JPJP-P-2004-00219341 2004-07-27
JP2005173036A JP2006066884A (ja) 2004-07-27 2005-06-13 成膜方法、成膜装置及び記憶媒体
JPJP-P-2005-00173036 2005-06-13

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020080135449A Division KR100983452B1 (ko) 2004-07-27 2008-12-29 실리콘 질화막의 형성 방법

Publications (2)

Publication Number Publication Date
KR20060046767A KR20060046767A (ko) 2006-05-17
KR100974969B1 true KR100974969B1 (ko) 2010-08-09

Family

ID=36099794

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020050067677A KR100974969B1 (ko) 2004-07-27 2005-07-26 실리콘 질화막의 형성 방법
KR1020080135449A KR100983452B1 (ko) 2004-07-27 2008-12-29 실리콘 질화막의 형성 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020080135449A KR100983452B1 (ko) 2004-07-27 2008-12-29 실리콘 질화막의 형성 방법

Country Status (5)

Country Link
US (1) US7427572B2 (ko)
JP (1) JP2006066884A (ko)
KR (2) KR100974969B1 (ko)
CN (1) CN100594588C (ko)
TW (1) TWI349311B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4228150B2 (ja) * 2005-03-23 2009-02-25 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体
US20070259111A1 (en) * 2006-05-05 2007-11-08 Singh Kaushal K Method and apparatus for photo-excitation of chemicals for atomic layer deposition of dielectric film
JP5008957B2 (ja) * 2006-11-30 2012-08-22 東京エレクトロン株式会社 シリコン窒化膜の形成方法、形成装置、形成装置の処理方法及びプログラム
US8741788B2 (en) * 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
JP5869923B2 (ja) * 2012-03-09 2016-02-24 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
CN102659086B (zh) * 2012-05-04 2014-08-20 中国人民解放军国防科学技术大学 一种氮化硅纳米纤维毡的制备方法
US9064694B2 (en) 2012-07-12 2015-06-23 Tokyo Electron Limited Nitridation of atomic layer deposited high-k dielectrics using trisilylamine
JP6017396B2 (ja) * 2012-12-18 2016-11-02 東京エレクトロン株式会社 薄膜形成方法および薄膜形成装置
US10515796B2 (en) * 2017-11-21 2019-12-24 Applied Materials, Inc. Dry etch rate reduction of silicon nitride films
JP6946989B2 (ja) * 2017-12-06 2021-10-13 住友電気工業株式会社 窒化珪素パッシベーション膜の成膜方法及び半導体装置の製造方法
JP7330091B2 (ja) * 2019-12-24 2023-08-21 東京エレクトロン株式会社 成膜方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100812A (ja) * 1998-09-17 2000-04-07 Tokyo Electron Ltd シリコンナイトライド膜の成膜方法
KR20030064083A (ko) * 2002-01-25 2003-07-31 삼성전자주식회사 원자층 적층을 이용하여 실리콘 나이트라이드 박막을형성하는 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5840600A (en) * 1994-08-31 1998-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device and apparatus for treating semiconductor device
JP3305901B2 (ja) * 1994-12-14 2002-07-24 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
US5674783A (en) * 1996-04-01 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving the chemical-mechanical polish (CMP) uniformity of insulator layers
JP3141827B2 (ja) * 1997-11-20 2001-03-07 日本電気株式会社 半導体装置の製造方法
US6673126B2 (en) * 1998-05-14 2004-01-06 Seiko Epson Corporation Multiple chamber fabrication equipment for thin film transistors in a display or electronic device
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
US6844273B2 (en) * 2001-02-07 2005-01-18 Tokyo Electron Limited Precleaning method of precleaning a silicon nitride film forming system
US6753506B2 (en) * 2001-08-23 2004-06-22 Axcelis Technologies System and method of fast ambient switching for rapid thermal processing
SG149680A1 (en) * 2001-12-12 2009-02-27 Semiconductor Energy Lab Film formation apparatus and film formation method and cleaning method
JP3947126B2 (ja) 2002-04-11 2007-07-18 株式会社日立国際電気 半導体製造装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100812A (ja) * 1998-09-17 2000-04-07 Tokyo Electron Ltd シリコンナイトライド膜の成膜方法
KR20030064083A (ko) * 2002-01-25 2003-07-31 삼성전자주식회사 원자층 적층을 이용하여 실리콘 나이트라이드 박막을형성하는 방법

Also Published As

Publication number Publication date
CN100594588C (zh) 2010-03-17
KR100983452B1 (ko) 2010-09-20
TWI349311B (en) 2011-09-21
US7427572B2 (en) 2008-09-23
TW200616085A (en) 2006-05-16
KR20060046767A (ko) 2006-05-17
KR20090007263A (ko) 2009-01-16
JP2006066884A (ja) 2006-03-09
US20060068606A1 (en) 2006-03-30
CN1881544A (zh) 2006-12-20

Similar Documents

Publication Publication Date Title
KR100983452B1 (ko) 실리콘 질화막의 형성 방법
KR100954243B1 (ko) 반도체 처리용 성막 장치 및 방법과 컴퓨터로 판독 가능한 매체
KR100935257B1 (ko) 반도체 처리용 성막 방법 및 장치와, 컴퓨터 판독 가능 매체
KR101122964B1 (ko) 반도체 처리용 종형 플라즈마 처리 장치 및 처리 방법과 반도체 처리용 종형 플라즈마 성막 장치
KR100771800B1 (ko) 피처리 기판 상에 실리콘 질화막을 형성하는 ｃｖｄ 방법
KR101141913B1 (ko) 반도체 처리용 성막 장치 및 그 사용 방법
US7507676B2 (en) Film formation method and apparatus for semiconductor process
KR101086588B1 (ko) 반도체 처리용의 성막 방법 및 장치와, 컴퓨터에서 판독가능한 매체
KR100890684B1 (ko) 반도체 처리용 성막 방법
KR101140069B1 (ko) 반도체 처리용의 성막 방법 및 장치 및 컴퓨터로 판독가능한 매체
KR100967238B1 (ko) 반도체 처리용 성막 방법 및 장치와, 컴퓨터로 판독 가능한 매체
KR101146397B1 (ko) 반도체 처리용 성막 방법 및 장치와, 컴퓨터로 판독 가능한매체
KR101287725B1 (ko) 종형 뱃치 ｃｖｄ 장치, 종형 뱃치 ｃｖｄ 장치에 있어서의 성막 방법 및 컴퓨터로 판독 가능한 매체
KR100957879B1 (ko) 반도체 처리용 성막 방법 및 장치와, 컴퓨터로 판독 가능한 매체
KR101503725B1 (ko) 성막 방법 및 성막 장치
US7993705B2 (en) Film formation apparatus and method for using the same
KR101160788B1 (ko) 반도체 처리용 종형 플라즈마 처리 장치
KR101077695B1 (ko) 종형 플라즈마 처리 장치 및 그 사용 방법
KR20070016071A (ko) 실리콘 함유 절연막의 성막 방법 및 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
AMND Amendment
J201 Request for trial against refusal decision
E801 Decision on dismissal of amendment
B601 Maintenance of original decision after re-examination before a trial
S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130719

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150716

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170720

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180717

Year of fee payment: 9