KR100971938B1 - 리드 프레임 구조체와 그 응용 - Google Patents

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Abstract

본 발명의 리드 프레임 구조체는 측면 레일, 제1 패들(paddle), 제2 패들, 적어도 하나의 리드 및 하부 앵커 바아를 포함한다. 제1 패들은 적어도 하나의 제1 연결 바아를 통해 측면 레일에 연결되며, 제2 패들은 적어도 하나의 제2 연결 바아를 통해 측면 레일에 연결된다. 서로 분리된 제1 및 제2 패들은 반도체 칩을 지지하기 위한 영역을 형성하는데 사용된다. 측면 레일에 설치된 리드는 칩 지지 영역 측으로 연장한다. 하부 앵커 바아의 일단은 측면 레일에 연결되며, 하부 앵커 바아의 타단은 제1 및 제2 패들 사이에 존재하고 측면 레일의 하측에 있는 돌출부를 구비한다.

Description

리드 프레임 구조체와 그 응용{LEAD FRAME STRUCTURE AND APPLICATIONS THEREOF}
본 발명은 리드 프레임 구조체 및 그 응용에 관한 것으로, 더욱 상세하게는 복수의 분리형 칩 패들(paddle)을 갖는 리드 프레임 구조체 및 그 응용에 관한 것이다.
칩 패키징은 반도체 소자의 제조에 있어 중요한 공정 중의 하나이다. 칩 패키징 공정은 반도체 칩을 지지하는 한편, 반도체 칩을 다른 외부 전자 기기와 전기적으로 접속시키는 브릿지(bridge)로서도 기능하는 칩 캐리어를 갖는 리드 프레임 구조체를 제공하는 것으로 시작한다.
반도체 칩은 용접(welding) 공정에 의해 먼저 캐리어 상에 고정된 후, 리드 프레임 구조체 상에 설치된 리드에 전기적으로 접속된다. 후속하여, 용융 에폭시 컴파운드를 분산시킨 후 몰딩을 통해 반도체 다이를 캡슐화한다. 몰딩 에폭시 컴파운드로 캡슐화된 리드 프레임 구조체는 트리밍을 통해 일련의 펀칭 공정에 의한 잔여 재료(연결 바, 캐리어를 지지하는데 사용되도록 구조화된 리드 프레임의 프레임워크, 또는 여분의 몰딩 에폭시 컴파운드 등)를 제거하며, 리드는 미리 정해진 형상으로 절곡될 수 있다.
그러나, 몰딩 에폭시 컴파운드와 칩 캐리어 사이에 물리적 불일치가 실제로 존재하는 것 이외에, 몰딩 에폭시 컴파운드와 칩 캐리어의 박리를 야기하는 문제가 여전히 존재한다.
예를 들면, 용융 에폭시 컴파운드는 점성을 가지고 있고, 또한 칩 캐리어는 용융 에폭시 컴파운드의 유동을 방해할 수 있기 때문에, 더욱 큰 캐리어의 적용시에는 반도체 칩과 캐리어를 캡슐화하기 위해 에폭시 컴파운드를 균일하게 분산시키는 것이 어렵다. 몰딩 에폭시 컴파운드는 캐리어에 잘 융화될 수 없으며, 따라서 박리의 문제가 생길 수 있다.
전술한 문제를 해결하기 위해, 캐리어에 여러 개의 관통 구멍을 형성하여 캐리어에 대한 유동 저항을 감소시킴으로써 용융 에폭시 컴파운드의 분산성을 향상시킨다. 그러나, 관통 구멍의 적용은 박리의 문제점을 전적으로 해소시킬 수 없고, 오히려 유동하는 에폭시 몰딩 컴파운드에 대한 지지력을 감소시켜 캐리어 절곡을 가져온다.
본 발명의 목적은 칩의 캡슐화 공정 중에 유동하는 에폭시 몰딩 컴파운드에 대한 지지력을 감소시키지 않고 박리의 문제점을 해소하기 위해 간단한 구조와 저 비용의 개선된 리드 프레임 구조체를 제공하는 것이다.
본 발명의 일 측면에 따라 리드 프레임 구조체가 제공되며, 리드 프레임 구조체는 단순한 구성과 신뢰성 있는 지지력을 가지고 그 구성 소재를 절감하며, 단순한 구성에 의해 반도체 패키징 공정 중에 리드 프레임에 대한 용융 에폭시 컴파운드의 유동 저항이 감소될 수 있다. 용융 에폭시 컴파운드는 리드 프레임 구조체의 캡슐화를 위해 더욱 균일하게 분산될 수 있다. 따라서, 용융 에폭시 컴파운드는 리드 프레임 구조체에 잘 융화될 수 있어서 두 요소 사이에 생기는 박리의 문제점을 해결할 수 있다.
리드 프레임 구조체는 측면 레일, 제1 패들(paddle), 제2 패들, 적어도 하나의 리드 및 하부 앵커 바아를 포함한다. 제1 패들은 적어도 하나의 제1 연결 바아를 통해 측면 레일에 연결되며, 제2 패들은 적어도 하나의 제2 연결 바아를 통해 측면 레일에 연결된다. 서로 분리된 제1 및 제2 패들은 반도체 칩을 지지하기 위한 영역을 형성하는데 사용된다. 측면 레일에 설치된 리드는 칩 지지 영역 측으로 연장된다. 하부 앵커 바아의 일단은 측면 레일에 연결되며, 하부 앵커 바아의 타단은, 제1 및 제2 패들 사이에 존재하고 측면 레일의 하측에 있는 돌출부를 구비한 다.
본 발명의 다른 측면에 따라, 단순 구성, 낮은 제조 비용 및 높은 신뢰성의 반도체 패키지 구조체가 제공된다. 반도체 패키지 구조체는 제1 패들, 제2 패들, 반도체 칩, 적어도 하나의 리드, 하부 앵커 바아 및 몰딩 컴파운드를 포함한다. 서로 분리된 제1 및 제2 패들은 반도체 칩을 지지하기 위한 영역을 형성하는데 사용된다. 반도체 칩은 지지 영역에 고정된다. 지지 영역에 인접하게 설치되는 리드는 적어도 하나의 접합 와이어를 통해 반도체 칩에 전기적으로 연결된다. 몰딩 컴파운드는 반도체 칩, 접합 와이어 및 리드의 일부를 캡슐화한다. 하부 앵커 바아는 제1 및 제2 패들 사이에 존재하고 측면 레일로부터 하부에 있는 돌출부를 구비한다.
본 발명의 또 다른 측면에 따라, 반도체 패키지 구조체를 형성하는 필수 제조 공정을 개선하고 그 제조 비용을 절감시키는 반도체 패키징 방법이 제공된다. 반도체 패키징 방법은 다음과 같은 여러 단계를 포함한다. 먼저, 측면 레일, 제1 패들, 제2 패들, 적어도 하나의 리드 및 하부 앵커 바아를 포함하는 리드 프레임 구조체를 제공한다. 여기에서, 제1 패들은 적어도 하나의 제1 연결 바아를 통해 측면 레일에 연결되고, 제2 패들은 적어도 하나의 제2 연결 바아를 통해 측면 레일에 연결되며; 서로 분리된 제1 및 제2 패들은 칩을 지지하기 위한 영역을 형성하도록 사용되며; 측면 레일에 설치된 리드는 칩 지지 영역 측으로 연장하며; 하부 앵커 바아의 일단은 측면 레일에 연결되며, 하부 앵커 바아의 타단은 제1 및 제2 패들 사이에서 하측으로 돌출부를 구비한다. 이후, 제1 및 제2 패들에 의해 형성된 지지 영역 상에 반도체 칩을 고정시킨다. 후속하여, 반도체 칩을 적어도 하나의 접합 와이어를 통해 리드에 전기적으로 연결시킨다. 이후, 몰딩 컴파운드를 사용하여 반도체 칩, 접합 와이어, 하부 앵커 바아 및 리드의 일부를 캡슐화한다.
전술한 실시예에 따르면, 본 발명의 특징은 적어도 2개의 분리형 패들을 갖는 리드 프레임 구조체를 제공하는 것으로, 여기에서 적어도 2개의 패들은 반도체 칩을 지지하는 종래의 패들형 칩 캐리어를 대체하기 위해 서로 결합될 수 있다. 종래의 리드 프레임 구조체와 비교해 보면, 종래의 패들형 칩 캐리어의 대체를 위해 2개의 분리된 패들을 적용하는 것은 리드 프레임 구조체의 구성 소재를 절감시킬 수 있으며, 반도체 칩을 2개의 분리형 패들 상에 고정시키는데 사용되는 접착제와 같은 패키징 물질도 역시 절감될 수 있다. 더욱이, 분리형 패들 사이에는 간극이 존재하므로, 컴파운드-캡슐화 공정 중에 리드 프레임 구조체에 대한 몰딩 컴파운드의 유동 저항이 감소될 수 있어서 용융 컴파운드의 유동성 및 분산성을 향상시키고 반도체 칩과 캐리어 사이에 생기는 박리의 문제점을 억제시킬 수 있다. 또한, 리드 프레임 구조체의 측면 레일에 실제 연결되는 하부 앵커 바아는 유동하는 용융 컴파운드의 압축에 대해 견고한 지지력을 제공할 수 있어서 컴파운드-캡슐화 공정 중에 적어도 2개의 패들이 절곡되지 않도록 한다. 따라서, 반도체 칩 패키징 공정은 광범위하게 개선될 수 있고, 반도체 패키지 구조체의 수율이 증가할 수 있다.
본 발명의 전술한 측면들 및 부가적 장점들은 하기의 바람직한 실시예로서의 반도체 패키지 구조체를 참조하는 것으로 더욱 쉽게 인식되고 이해될 것이다.
첨부 도면에서, 도 1a는 본 발명의 바람직한 실시예에 따른 반도체 패키지 구조체(100)의 평면도이고, 도 1b는 도 1a의 횡단선 S1을 따라 취한 반도체 패키지 구조체(100)의 단면도이며, 도 1c는 도 1a의 횡단선 S2을 따라 취한 반도체 패키지 구조체(100)의 단면도이다. 반도체 패키지 구조체(100)는 제1 패들(101), 제2 패들(102), 반도체 칩(105), 복수의 리드(103), 적어도 하나의 하부 앵커 바아(예컨대, 104a, 104b, 104c, 104d), 복수의 접합 와이어(106) 및 몰딩 컴파운드(107)를 포함한다.
제1 패들(101)과 제2 패들(102)은 2개의 분리 금속 시트로 구성되고, 반도체 칩(105)을 지지하는 영역(108)을 형성하는데 사용된다. 반도체 칩(105)을 지지 영역(108) 상에 고정하는데 실버 페이스트와 같은 접착제가 사용된다. 본 발명의 일부 실시예에서, 반도체 칩(105)은 반도체 다이, 단일 칩 패키지 또는 멀티-칩 모듈일 수 있다.
리드(103)는 지지 영역(108)에 인접하게 설치되며, 반도체 칩(105) 상에 설치된 범프(111)에 접합 와이어(106)를 통해 전기적으로 연결된다. 여기서, 접합 와이어(106) 각각은 리드(103) 중의 하나와 범프(111) 중의 하나를 연결시킨다. 본 실시예에서, (도 1b 참조할 때) 제1 패들(101)과 제2 패들(102)은 리드(103)와 측면 레일의 하측에 존재한다. 이것은 제1 패들(101) 및 제2 패들(102)이 리드(103) 및 측면 레일의 높이보다 낮은 높이로 형성된다는 것을 의미한다. 이와 달리, 본 발명의 몇몇 다른 실시예에서는 제1 패들(101), 제2 패들(102) 및 리드(103)(및 측면 레일)가 동일한 높이로 형성될 수 있다.
각각 돌출부를 갖는 하부 앵커 바아(104a, 104b, 104c, 104d)는 제1 패들(101)과 제2 패들(102) 사이에서 대칭적이다. 예를 들면, 돌출부(109a)를 갖는 하부 앵커 바아(104a)와 돌출부(109b)를 갖는 하부 앵커 바아(104b)는 제1 패들(101)과 제2 패들(102) 사이에 대칭으로 설치되고; 돌출부(109c)를 갖는 하부 앵커 바아(104c)와 돌출부(109d)를 갖는 하부 앵커 바아(104d)는 제1 패들(101)과 제2 패들(102) 사이에 대칭으로 설치된다. 본 실시예(도 1c 참조)에서, 돌출부(109a, 109b, 109c, 109d)는 제1 패들(101)과 제2 패들(102)로부터 하측에 존재한다. 따라서, 제1 패들(101)과 제2 패들(102) 모두는 돌출부(109a, 109b, 109c, 109d)보다 높은 높이를 갖는다. 이와 달리, 본 발명의 몇몇 실시예에서는 제1 패들(101), 제2 패들(102) 및 돌출부(109a, 109b, 109c, 109d)가 동일 높이로 형성된다.
본 실시예에서, 돌출부(109a, 109b, 109c, 109d)는 고리(fluke) 형상이며, 각각은 관통 구멍을 갖는다. 예를 들면, 돌출부(109a)는 관통 구멍(110a)을, 돌출부(109b)는 관통 구멍(110b)을, 돌출부(109c)는 관통 구멍(110c)을, 돌출부(109d)는 관통 구멍(110d)을 갖는다.
컴파운드(107)는 반도체 칩(105), 접합 와이어(106) 및 리드(103)의 일부를 캡슐화한다. 컴파운드(107)는 또한 돌출부(109a, 109b, 109c, 109d)를 캡슐화함으로써 관통 구멍(110a, 110b, 110c, 110d)은 컴파운드로 채워진다.
반도체 패키지 구조체(100)의 제조를 위한 방법은 다음과 같은 여러 단계를 포함한다: 우선, 리드 프레임 구조체(200)를 제공한다. 도 2는 도 1a의 반도체 패키지 구조체(100)의 제조에 사용되는 리드 프레임 구조체(200)의 평면도이다. 리드 프레임 구조체(100)는 측면 레일(201), 제1 패들(101), 제2 패들(102), 복수의 리드(103) 및 복수의 하부 앵커 바아(104a, 104b, 104c, 104d)를 포함한다.
리드 프레임 구조체(200)는 제1 패들(101)과 제2 패들(102)을 지지하는데 사용되는 적어도 하나의 측면 레일(201)로 구성된 프레임 구조체이다. 제1 패들(101)과 제2 패들(102)은 서로 분리되어 있으며, 반도체 칩(105)을 지지하기 위한 영역(108)을 형성하는데 사용된다. 제1 패들(101)은 적어도 하나의 제1 연결 바아를 통해 측면 레일(201)에 연결되며, 제2 패들(102)은 적어도 하나의 제2 연결 바아를 통해 측면 레일(201)에 연결된다.
본 실시예에서, 리드 프레임 구조체(200)는 2개의 측면 레일(201)과 2개의 댐 바아(dam bar)(112)로 구성된 사각형 프레임 구조체이다. 2개의 측면 레일(201)은 제1 패들(101)과 제2 패들(102)에 수직하며, 2개의 댐 바아(112)는 제1 패들(101)과 제2 패들(102)에 평행한 보조 측면 레일이다. 제1 패들(101)을 2개의 측면 레일(201)에 대칭적으로 연결하는데 사용되는 2쌍의 제1 연결 바아가 존재하며, 제2 패들(102)을 2개의 측면 레일(201)에 대칭적으로 연결하는데 사용되는 2쌍의 제2 연결 바아가 존재한다.
예를 들면, 한 쌍의 제1 연결 바아(202a, 202c)가 우측 측면 바아(201)로부터 돌출되고, 다른 한 쌍의 제1 연결 바아(202b, 202d)가 좌측 측면 바아(201)로부 터 돌출되며; 이들 2쌍의 제1 연결 바아(202a, 202b, 202c, 202d)는 제1 패들(101)에 대칭적으로 연결된다. 유사하게, 한 쌍의 제2 연결 바아(203a, 203c)가 우측 측면 바아(201)로부터 돌출되고, 다른 한 쌍의 제2 연결 바아(203b, 203d)가 좌측 측면 바아(201)로부터 돌출되며; 이들 2쌍의 제2 연결 바아(203a, 203b, 203c, 203d)는 제2 패들(102)에 대칭적으로 연결된다.
리드(103)는 2개의 댐 바아(112)에 각각 설치되며, 칩 지지 영역(108) 측으로 연장한다. 본 실시예에서, 제1 패들(101)과 제2 패들(102)은 측면 레일(201)로부터 하측에 존재한다.
하부 앵커 바아(104a, 104b, 104c, 104d)는 2개의 측면 레일(201)로부터 대칭적으로 연장하는 4개의 샤프트이다. 각각의 하부 앵커 바아(104a, 104b, 104c, 104d)는 측면 레일(201)에 연결되는 일단과, 제1 패들(101)과 제2 패들(102) 사이에서 하측으로 존재하는 고리 형상의 돌출부(109a, 109b, 109c, 109d)를 갖는 타단을 구비한다. 예를 들면, 돌출부(109a)를 갖는 하부 앵커 바아(104a)와 돌출부(109b)를 갖는 하부 앵커 바아(104b)는 측면 레일(201)로부터 대칭적으로 돌출되고 제1 패들(101)과 제2 패들(102) 사이의 칩 지지 영역(108) 하부의 영역으로 연장되며; 돌출부(109c)를 갖는 하부 앵커 바아(104c)와 돌출부(109d)를 갖는 하부 앵커 바아(104d)는 측면 레일(201)로부터 대칭적으로 돌출되고 제1 패들(101)과 제2 패들(102) 사이의 칩 지지 영역(108) 하부의 영역으로 연장됨으로써, 각각의 하부 앵커 바아(104a, 104b, 104c, 104d)는 제1 패들(101)과 제2 패들(102)의 높이보다 낮은 높이를 갖는다. 본 실시예에서, 각각의 돌출부(109a, 109b, 109c, 109d) 는 도면 부호 110a, 110b, 110c 및 110d로 나타낸 것과 같은 관통 구멍을 구비한다.
이후, 실버 페이스트와 같은 접착제를 사용하여 반도체 칩을 지지 영역(108) 내에서 제1 패들(101)과 제2 패들(102)로 고정시킨다. 후속하여, 반도체 칩(105) 상에 설치된 범프(111)와 지지 영역(108)에 인접하게 설치된 리드(103)를 적어도 하나의 접합 와이어(106)를 통해 각각 전기적으로 연결시킨다. 본 실시예에서, 각각의 접합 와이어(106)는 리드(103) 중의 하나와 범프(111) 중의 하나에 연관된다.
반도체 칩(105)의 고정 후, 몰딩 컴파운드(107)를 부어, 반도체 칩(105), 접합 와이어(106), 하부 앵커 바아(104a, 104b, 104c, 104d) 및 범프(111)에 확실히 연결된 리드(103)의 일부를 캡슐화한다. 컴파운드(107)는 돌출부(109a, 109b, 109c, 109d)를 캡슐화할 뿐만 아니라, 관통 구멍(110a, 110b, 110c, 110d)도 충전한다.
후속하여, 소제 공정(dejunk process)과 같은 하류(downstream) 공정을 수행하여, 일련의 펀칭 단계에 의해 리드(103) 중에 2개 리드 사이의 간극에 눌러 붙은 불필요한 컴파운드를 제거한다. 불필요한 리드와 댐 바아(112)는 동시에 트리밍되고, 제1 연결 바아(202a, 202b, 202c, 202d)와 제2 연결 바아(203a, 203b, 203c, 203d)도 펀칭 단계 중에 절단됨으로써 2개의 측면 레일(201)은 제1 패들(101)과 제2 패들(102)로부터 분리된다. 일련의 펀칭 단계 이후, 잔여 리드(103)는 미리 정해진 형상으로 절곡될 수 있으며, 싱귤레이션 공정(singulation process)을 수행할 수 있어서 측면 레일(201)을 제거하고 도 1a에 도시된 반도체 패키지 구조체(100) 를 형성한다.
제1 연결 바아(202a, 202b, 202c, 202d)와 제2 연결 바아(203a, 203b, 203c, 203d)를 절단할 때, 반도체 패키지 구조체(100)가 하류 공정 중에 견고하게 지지될 수 있도록, 캡슐화된 반도체를 측면 레일(201)에 연결하기 위해, 여전히 하부 앵커 바아(104a, 104b, 104c, 104d)가 잔존한다는 것을 이해하여야 한다.
전술한 실시예에 따르면, 본 발명의 특징은 적어도 2개의 분리형 패들을 갖는 리드 프레임 구조체를 제공하는 것으로, 여기에서 적어도 2개의 패들은 반도체 칩을 지지하는 종래의 패들형 칩 캐리어를 대체하기 위해 서로 결합될 수 있다. 종래의 리드 프레임 구조체와 비교할 때, 종래의 패들형 칩 캐리어를 대체하기 위해 2개의 분리된 패들을 적용하는 것은 리드 프레임 구조체의 구성 소재를 절감시킬 수 있으며; 반도체 칩을 2개의 분리형 패들 상에 고정시키는데 사용되는 접착제와 같은 패키징 물질도 역시 절감될 수 있다. 더욱이, 분리형 패들 사이에는 간극이 존재하므로, 컴파운드-캡슐화 공정 중에 리드 프레임 구조체에 대한 용융 컴파운드의 유동 저항이 감소될 수 있다. 이에 따라, 용융 컴파운드의 유동성 및 분산성을 향상시키고 반도체 칩과 캐리어 사이에 생기는 박리의 문제점을 억제시킬 수 있다. 또한, 리드 프레임 구조체의 측면 레일에 실제 연결되는 하부 앵커 바아는 유동하는 용융 컴파운드의 압축에 대해 견고한 지지력을 제공할 수 있어서 컴파운드-캡슐화 공정 중의 적어도 2개의 패들이 절곡되지 않도록 한다. 따라서, 반도체 칩 패키징 공정은 광범위하게 개선될 수 있고, 반도체 패키지 구조체의 수율이 증가될 수 있다.
당업자들에 의해 이해되는 바와 같이, 전술한 본 발명의 바람직한 실시예들은 본 발명을 한정하는 것이 아니라 예시하기 위한 것으로, 첨부된 특허청구범위의 취지 및 범위 내에 포함되는 다양한 변형 및 유사 구성을 커버하도록 의도된 것이다. 특허청구범위는 이러한 모든 변형 및 유사 구성을 포괄하도록 광의적으로 해석되어야 한다.
도 1a는 본 발명의 바람직한 실시예에 따른 반도체 패키지 구조체(100)의 평면도이다.
도 1b는 도 1a의 횡단선 S1을 따라 취한 반도체 패키지 구조체(100)의 단면도이다.
도 1c는 도 1a의 횡단선 S2을 따라 취한 반도체 패키지 구조체(100)의 단면도이다.
도 2는 도 1a의 반도체 패키지 구조체(100)의 제조에 사용되는 리드 프레임 구조체(200)의 평면도이다.
<도면의 주요 부분의 부호의 설명>
100: 반도체 패키지 구조체 101, 102: 제1 및 제2 패들
103: 리드 104a, 104b, 104c, 104d: 앵커 바아
105: 반도체 칩 106: 접합 와이어
107: 몰딩 컴파운드 108: 지지 영역
109a, 109b, 109c, 109d: 돌출부 110a, 110b, 110c, 110d: 관통 구멍
201: 측면 레일
202a, 202b, 202c, 202d: 제1 연결 바아
203a, 203b, 203c, 203d: 제2 연결 바아

Claims (14)

  1. 리드 프레임 구조체로서,
    측면 레일(side rail);
    상기 측면 레일에 적어도 하나의 제1 연결 바아(tie bar)를 통해 연결되는 제1 패들(paddle);
    상기 측면 레일에 적어도 하나의 제2 연결 바아를 통해 연결되는 제2 패들;
    상기 측면 레일에 설치되는 적어도 하나의 리드(lead); 및
    일단은 상기 측면 레일에 연결되며, 타단은 상기 제1 및 제2 패들 사이에서 상기 측면 레일의 하측에 위치한 돌출부(protrusion portion)를 구비하는 하부 앵커 바아(downset anchor bar)
    를 포함하며,
    상기 제1 패들과 상기 제2 패들은 서로 분리되어 칩을 지지하기 위한 칩 지지 영역을 형성하는 데 사용되고,
    상기 적어도 하나의 리드는 상기 칩 지지 영역 측으로 연장하는, 리드 프레임 구조체.
  2. 제1항에 있어서,
    상기 제1 패들과 상기 제2 패들은 상기 측면 레일의 하부에 위치한, 리드 프레임 구조체.
  3. 제2항에 있어서,
    상기 돌출부는 상기 제1 패들 및 상기 제2 패들과 다른 높이를 갖는, 리드 프레임 구조체.
  4. 제1항에 있어서,
    상기 돌출부는 관통 구멍을 갖는, 리드 프레임 구조체.
  5. 제2항에 있어서,
    상기 돌출부, 상기 제1 패들 및 상기 제2 패들은 동일한 높이를 갖는, 리드 프레임 구조체.
  6. 제1항에 있어서,
    상기 제1 패들과 상기 제2 패들은 두 개의 분리된 금속 시트에 의해 구성된, 리드 프레임 구조체.
  7. 반도체 패키지 구조체로서,
    측면 레일;
    상기 측면 레일에 적어도 하나의 제1 연결 바아를 통해 연결되는 제1 패들;
    상기 측면 레일에 적어도 하나의 제2 연결 바아를 통해 연결되는 제2 패들;
    상기 측면 레일에 설치되는 적어도 하나의 리드;
    일단은 상기 측면 레일에 연결되며, 타단은 상기 제1 및 제2 패들 사이에서 상기 측면 레일의 하측에 있는 돌출부를 구비하는 하부 앵커 바아;
    반도체 칩;
    상기 반도체 칩을 상기 리드에 전기적으로 연결하는 적어도 하나의 접합 와이어(bonding wire);
    상기 반도체 칩, 상기 접합 와이어, 상기 하부 앵커 바아 및 상기 리드의 일부를 캡슐화하는 컴파운드(compound)
    를 포함하며,
    상기 제1 패들과 상기 제2 패들은 서로 분리되어 칩을 지지하기 위한 칩 지지 영역을 형성하는 데 사용되고,
    상기 적어도 하나의 리드는 상기 칩 지지 영역 측으로 연장하는
    상기 반도체 칩은 상기 칩 지지 영역에 고정되는, 반도체 패키지 구조체.
  8. 제7항에 있어서,
    상기 제1 패들과 상기 제2 패들은 상기 측면 레일의 하부에 위치한, 반도체 패키지 구조체.
  9. 제8항에 있어서,
    상기 돌출부는 상기 제1 패들 및 상기 제2 패들과 다른 높이를 갖는, 반도체 패키지 구조체.
  10. 제7항에 있어서,
    상기 돌출부는 관통 구멍을 갖는, 반도체 패키지 구조체.
  11. 제8항에 있어서,
    상기 돌출부, 상기 제1 패들 및 상기 제2 패들은 동일한 높이를 갖는, 반도체 패키지 구조체.
  12. 제7항에 있어서,
    상기 제1 패들과 상기 제2 패들은 두 개의 분리된 금속 시트에 의해 구성된, 반도체 패키지 구조체.
  13. 제7항에 있어서,
    상기 반도체 칩은 반도체 다이, 단일 칩 패키지 및 멀티-칩 모듈로 이루어진 그룹 중에서 선택된, 반도체 패키지 구조체.
  14. 측면 레일, 상기 측면 레일에 적어도 하나의 제1 연결 바아를 통해 연결되는 제1 패들, 상기 측면 레일에 적어도 하나의 제2 연결 바아를 통해 연결되는 제2 패들, 상기 측면 레일에 설치되는 적어도 하나의 리드, 및 일단은 상기 측면 레일에 연결되며 타단은 상기 제1 및 제2 패들 사이에서 상기 측면 레일의 하측에 있는 돌출부를 구비하는 하부 앵커 바아를 포함하는 리드 프레임 구조체를 제공하는 단계로서, 상기 제1 패들과 상기 제2 패들은 서로 분리되어 칩을 지지하기 위한 칩 지지 영역을 형성하는 데 사용되고, 상기 적어도 하나의 리드는 상기 칩 지지 영역 측으로 연장하는, 상기 리드 프레임 구조체를 제공하는 단계와;
    상기 칩 지지 영역 상에 반도체 칩을 고정시키는 단계와;
    적어도 하나의 접합 와이어를 사용하여 상기 반도체 칩을 상기 리드에 전기적으로 연결하는 단계와;
    컴파운드를 사용하여 상기 반도체 칩, 상기 접합 와이어, 상기 하부 앵커 바아 및 상기 리드의 일부를 캡슐화하는 단계
    를 포함하는 반도체 패키징 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101458366B (zh) * 2007-12-13 2010-12-01 旭丽电子(广州)有限公司 光耦合器导线架料带
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
TWI761105B (zh) * 2021-03-03 2022-04-11 南茂科技股份有限公司 半導體封裝結構及導線架

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62198144A (ja) 1986-02-25 1987-09-01 Nec Corp リ−ドフレ−ムの構造
JPH04186666A (ja) * 1990-11-19 1992-07-03 Oki Electric Ind Co Ltd 樹脂封止半導体装置のリードフレーム
KR19990017130A (ko) * 1997-08-21 1999-03-15 윤종용 리드프레임
JP2004063616A (ja) 2002-07-26 2004-02-26 Renesas Technology Corp リードフレーム、これを用いた半導体装置の製造方法および小型素子の電気特性検査方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376756A (en) * 1991-12-20 1994-12-27 Vlsi Technology, Inc. Wire support and guide
US6809408B2 (en) * 2002-01-31 2004-10-26 Siliconware Precision Industries Co., Ltd. Semiconductor package with die pad having recessed portion

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62198144A (ja) 1986-02-25 1987-09-01 Nec Corp リ−ドフレ−ムの構造
JPH04186666A (ja) * 1990-11-19 1992-07-03 Oki Electric Ind Co Ltd 樹脂封止半導体装置のリードフレーム
KR19990017130A (ko) * 1997-08-21 1999-03-15 윤종용 리드프레임
JP2004063616A (ja) 2002-07-26 2004-02-26 Renesas Technology Corp リードフレーム、これを用いた半導体装置の製造方法および小型素子の電気特性検査方法

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