KR100957176B1 - 수신된 상보 코드 키(cck) 인코드된 심볼(칩)을 디코드하기 위한 시스템 및 방법과, 통신 채널을 통해 통신되는 심볼들을 수신하기 위한 수신기 디바이스 - Google Patents

수신된 상보 코드 키(cck) 인코드된 심볼(칩)을 디코드하기 위한 시스템 및 방법과, 통신 채널을 통해 통신되는 심볼들을 수신하기 위한 수신기 디바이스 Download PDF

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Abstract

본 발명은 상보 코드 키(CCK) 인코드된 심볼들의 공동 등화 및 디코딩을 수행하기 위한 방법 및 시스템에 관한 것이다. 상기 시스템은 역 통신 채널 응답을 시뮬레이트하고 수신된 심볼들의 추정값을 포함하는 출력을 제공하며, 순방향 등화기 경로와, 피드백 필터를 포함하는 피드백 등화기 경로를 포함하는 결정 피드백 등화기(DFE) 구조와, 상기 피드백 경로에 내장되고 과거의 디코드된 CCK 심볼들에 대응하는 칩들을 포함하는 중간 DFE 출력들에 기초하여 칩들을 디코딩하기 위한 피드백 필터와 연계되어 동작하는 CCK 디코더를 포함한다. 특정 시각에서의 심볼 칩에 대한 결정은 칩이 속하는 전체 CCK 코드워드가 디코드될 때까지 이루어지지 않으며, 이를 통해 심볼을 디코드할 때 전파된 에러들을 감소시킨다. 격자 디코딩 방법은 유리하게 계산상 효율적인 64-상태 격자로서 구현된다.

Description

수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템 및 방법과, 통신 채널을 통해 통신되는 심볼들을 수신하기 위한 수신기 디바이스 {SYSTEM AND METHOD FOR DECODING RECEIVED COMPLEMENTARY CODE KEY(CCK) ENCODED SYMBOLS(CHIPS) AND RECEIVER DEVICE FOR RECEIVING SYMBOLS COMMUNICATED VIA A COMMUNICATIONS CHANNEL}
본 발명은 일반적으로 디지털 통신 시스템에 관한 것으로, 특히 격자 구조를 사용한 피드백 등화와 상보 코드 키(Complementary Code Key: CCK) 디코딩 실행을 위한 개선된 시스템과 방법에 관한 것이다.
많은 디지털 통신 시나리오(예를 들면, 전화 송신, 방송 TV 송신, 케이블 등)에서 송신된 신호는 직접 경로(Direct path) 이외에 하나 이상의 경로를 통하여 수신기에 도착한다. 이 상태를 "다중 경로(multipath)"라 부르고, 디지털 심볼 스트림에 있어서 심볼간 간섭("ISI")에 이르게 한다. 이 "ISI"는 많은 경우 도 1에서 도시된 바와 같이, 결정 피드백 등화기(DFE)인 등화기를 통하여 수신기에서 보상된다. 미국 특허 5,572,262호는 이들 다중 경로를 없애는 한가지 방법을 설명한다.
DFE(10)(도 1)는 하나는 순방향 필터(12)이고, 나머지 하나는 피드백 필터(16)인 2개의 필터 부분을 가진다. 순방향 필터(12)에 입력된 것은 송신된 심볼 시퀀스(ak), 잡음(nk), 및 다중 경로(hi)를 포함하는 수신된 데이터이다. 피드백 필터로의 입력은 양자화된 등화기 출력(
Figure 112009063575245-pct00001
)이다. 양 부분들의 출력은 합해져서(18), 격자 코드화된 시스템에서 다음 단인, 격자 디코더로 입력이 되는 최종 양자화기 출력(
Figure 112009063575245-pct00002
)(19)을 형성한다. DFE가 심각한 ISI에서 선형 등화기보다 더 양호하게 수행한다 할지라도, 성능은 DFE(10)의 피드백 필터(16)를 통한 에러 전파에 의해 제한된다. 에러 전파는 양자화된 등화기 출력(
Figure 112009063575245-pct00003
)이 송신된 심볼(ak)과 같지 않을 때 피드백 필터(16)에서 발생한다. 슬라이서(14)의 출력에서 심볼(
Figure 112009063575245-pct00004
)을 결정하는데 있어서 에러가 발생하면, 이 잘못된 심볼은 피드백 필터(16)의 입력으로 피드백되어 전파된다. 알려진 바와 같이, 슬라이서(14)는 필터링된 신호를 양자화하여 수신된 심볼의 추정값을 제공한다. 적당한 SNR로 매우 낮은 에러율을 얻기 위해 격자 코드 및/또는 리드-솔로몬(Reed-Solomon) 코드들과 같은 에러 정정 코드들을 이용하는 많은 시스템에서, 양자화기의 출력에서의 "로(raw)" 심볼 에러 율(SER)은 매우 높을 수 있다. 예를 들어, 잔류 측파대(VSB) 시스템에서, 백색 잡음 임계치에서 등화기 출력에서의 SER은 약 0.2이다. 이러한 높은 SER로 인한 증가된 에러 전파는, 에러 전파가 없는 경우에 비해 DFE에서의 성능이 2㏈정도 떨어지게 할 수 있다. 또한, 에러 전파는 등화기 출력에서의 에러 시퀀스가 상호 관련되게 하는데, 이는 과거의 잘못된 심볼 결정에 종속적이기 때문이다. 이러한 상호 관련은 백색 잡음 시퀀스에 관해 흔히 설계되는 후속적인 격자 디코더에 불리한 영향을 미친다.
직접적인 시퀀스 확산 스펙트럼 방식을 구현하는 IEEE 802.11b 고속 무선 통 신 표준에 따라, 비트 스트림 데이터는 상보 코드 키잉(CCK)이라고 알려진 표준을 사용하여 인코드될 수 있다. 이 CCK 인코딩 방식은 무선 랜(LAN)들에서 5.5Mbps나 11Mbps를 달성하기 위해 사용된다. 데이터 비트들을 인코드하는데 사용된 표준 11비트 치핑(chipping) 시퀀스인 바커(Barker) 코드를 사용하기보다는 CCK는 상보 시퀀스라고 불리는 일련의 코드들을 사용하여 데이터가 인코드될 것을 요구한다. 신호를 인코드하는데 사용될 수 있는 256개의 고유 코드 워드들이 있기 때문에, 8비트까지 임의의 한 특정 코드 워드로 표시될 수 있다(11Mbps의 비트 스트림을 가정함).
이는 대부분의 심볼 변조 방식에 있어서, 결정 피드백 등화기가 심볼 추정값(
Figure 112008004924203-pct00005
)을 제공하는 것이 어려움에도 불구하고 적절하게 수행하는 경우이다. 이는 심볼 단위로(on a symbol-by-symbol basis) 추정이 행해지기 때문이다.
심볼이 수신되면, 그 전후로, 예를 들면 그것이 CCK 코드 워드의 중간에 있다면 다른 심볼들 사이에 관계가 존재한다는 사실을 이용하는 DFE를 제공하는 것이 매우 바람직하게 될 것이다.
과거의 시도는 먼저 등화를 제공하고, 그 다음 CCK 디코딩을 수행하는 것에 의존하였다. 하지만, CCK 변조 디코딩과 등화 모두를 동시에 제공하는 것이 매우 바람직하게 되었다.
본 발명의 목적은 격자 디코딩 방식을 구현하는 CCK-인코드된 디지털 데이터 스트림들을 디코딩하기 위한 개선된 시스템 및 방법을 제공하는 것이다.
본 발명의 또다른 목적은 CCK 인코드된 심볼들을 디코드하기 위한 새롭고, 계산상 효율적인 격자 디코딩 방식을 구현하는 IEEE802.11b 고속 디지털 통신 표준을 구현하는 디지털 통신 시스템에서 사용하기 위한 개선된 수신기 디바이스를 제공하는 것이다.
이들 및 기타 목적들은 상보 코드 키(Complementary Code Key: CCK) 인코드된 심볼들의 공동 등화 및 디코딩을 수행하기 위한 방법과 시스템으로 달성된다. 이 시스템은 역 통신 채널 응답을 시뮬레이트하고 수신된 심볼들의 추정값을 포함하는 출력을 제공하기 위한 결정 피드백 등화기(DFE) 구조로서, 순방향 등화기 경로와 피드백 필터를 포함하는 피드백 등화기 경로를 포함하는 DFE 구조, 및 피드백 경로 내에 내장되고 이전에 디코드된 CCK 심볼들에 대응하는 칩들을 포함하는 중간 DFE 출력들에 기초한 칩들을 디코드하기 위해 피드백 필터와 연계하여 동작하는 CCK 디코더를 포함한다. 특정 시각에서 심볼 칩에 대한 결정은, 칩이 속하는 전체 CCK 코드워드가 디코드될 때까지 이루어지지 않고, 이를 통해 심볼을 디코드할 때 전파되는 에러들을 감소시킨다.
격자 디코딩 방법은 계산상 효율적인 64상태 격자로서 구현되는 것이 유리하다.
본 발명의 추가 이점 및 장점은 다음 상세한 설명을 통해 명백해질 것이고, 이 상세한 설명은 첨부 도면을 참조하여 주어진 것으로, 상기 도면은 본 발명의 바람직한 실시예를 명시하고 보여주고 있다.
도 1은 일반적으로 종래 기술에 따른 DFE 등화기 구조를 도시한 도면.
도 2는 본 발명의 제 1 실시예에 따른 공동 DFE와 CCK 디코딩 방식을 도시하는 도면.
도 3은 본 발명의 바람직한 실시예에 따른 공동 DFE와 CCK 디코딩 방식을 도시하는 도면.
도 4는 본 발명의 공동 DFE와 CCK 디코딩 방식의 기초가 되는 형성된 격자 구조를 도시하는 도면.
본 발명은 디지털 통신 시스템과 상보 코드 키잉(CCK) 방식에 따라 변조된 심볼들의 형태로 수신된 데이터를 디코드하기 위한 계산상 효율적인 디코딩 구조에 관한 것이다. 본 발명의 시스템은 본 명세서에서 IEEE 802.11b 표준에 따라 11Mbps 디지털 데이터 스트림의 경우에 관해 설명될 것이지만, 당업자들에게는 본 명세서에서 설명한 원리들을 표준에 따른 다른 비트 스트림 데이터 속도, 예를 들어 5.5Mbps에 바로 적용할 수 있다는 점이 이해될 것이다.
도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에서 시스템은 802.11b 통신 수신기에서 사용된 등화기와 같은 결정 피드백 등화기("DFE")(20)를 부분적으로 포함하는 수신기 디바이스를 포함한다. DFE(20)는 부분적으로(T/2) 이격된 탭들을 가진 순방향 필터(12')를 구비한 부분적으로 이격된 결정 피드백 등화기(DFE)일 수 있다. 이 순방향 필터(12')는 정합된 필터링과 등화를 수행할 것이다. 등화기(20)는 표본 이격(T), 즉 T 이격될 수 있는 피드백 필터(16')를 추가로 포함하고, 여기서 "T"는 표본 속도를 나타내며, 또한 칩 속도, 예를 들어 11㎒일 수 있다. 등화기(20)에 대한 입력은 T/2 이격, 즉 22㎒로 표본화되는 것으로 가정된다. DFE(20)는 모든 가능한 802.11b 통신 모드들, 즉 1, 2, 5.5 및 11Mbps에 관해 사용될 수 있다. 도 2에 도시된 바와 같이, 제 1 실시예에서 피드백 필터부(16')에 대한 입력은 슬라이서(14')의 출력을 포함하고, 상기 슬라이서(14')는 실제로 송신된 칩들의 추정값을 제공하고, 송신된 모드에 따라 BPSK나 QPSK 슬라이서를 포함할 수 있다. 수학식 1은 이 구성을 다음과 같이 설명한다:
Figure 112004035778716-pct00006
여기서, fi는 순방향 등화기 탭이고, bi는 피드백 등화기 탭이며, rk는 T/2 속도로 수신된 입력 스트림이고,
Figure 112004035778716-pct00007
는 T의 속도에서의 DFE 등화기 출력이며, Lf는 순방향 필터의 길이이고, df는 순방향 필터를 통한 지연이며, Lb는 피드백 필터의 길이이고,
Figure 112004035778716-pct00008
는 실제로 송신된 칩(ck)의 추정값인 슬라이서 출력이다. 도 2에 도시된 바와 같이, 수신된 칩들의 디코딩을 제공하기 위한 CCK 디코더(25)가 제공된다. 다른 실시예에서는, 디코드 소자(25)가 속도가 낮은 모드에 있어서 전형적인 바커 디스프레더를 포함할 수 있다는 점을 이해해야 한다. CCK 디코더(25)로의 입력은
Figure 112004035778716-pct00009
이다. 본 실시예에서, 등화와 CCK 디코딩/바커 디스프레딩은 완전히 분리되고, 그것으로 슬라이서에 의해 만들어진 에러들로 인한 전파 에러들을 가지게 된다는 점을 바로 알 수 있다.
바람직한 실시예에서 개선된 성능을 위한, 도 3에 예시된 DFE 구조(20')가 구현된다. 도 3에 예시된 구성에 따라, CCK 디코더/바커 디스프레더 디바이스(25')가 피드백 필터를 포함하는 DFE 피드백 루프(30) 내로 내장된다. CCK 모드들에 관한 8개의 칩들의 블록과 DSSS 모드들에 관한 11개의 칩들에 대해 디코딩과 등화가 행해진다. 수학식 2는 CCK 모드에 관한 구조를 다음과 같이 설명한다:
Figure 112004035778716-pct00010
, j=0, 1,..., 7
=
Figure 112004035778716-pct00011
=
Figure 112004035778716-pct00012
여기서,sk+j =
Figure 112008004924203-pct00013
j=0,...7은 피드백 필터에서 과거에 디코드된 CCK 심볼들에 해당하는 칩들만을 포함하는 중간 DFE 등화기 출력을 나타내고,
Figure 112008004924203-pct00014
성분은 현재 송신된 심볼을 포함하는 칩들을 나타낸다. 그 다음, 본 발명에 따라 CCK 디코더(20')는 256개의 가능한 코드워드들의 세트로부터 다음과 같이 수학식 3으로 표시된 메트릭(metric)을 최소화하는 코드워드[c0, c1,...,c7]를 선택한다.
Figure 112004035778716-pct00015
한꺼번에 11개 칩들의 블록이 고려되고 오직 2 또는 4개의 가능한 11-칩 워드들이 있다는 것을 제외하고는 DSSS 모드들에 관해서 유사한 식들이 쓰여질 수 있다는 점을 이해해야 한다.
시각 k에서의 칩에 대한 결정이 칩이 속하는 전체 CCK 코드워드가 디코드될 때까지 이루어지지 않기 때문에, 바람직한 실시예에 따른 구성은 에러 전파를 크게 감소시킨다. 이 해결책의 복잡도는 제 1 실시예(도 2)에 따른 구성보다 더 크지만, 본 발명의 바람직한 실시예에 따라, 격자 구조를 이용하는 계산상 효율적인 디코딩 방법이 다음에 설명되는 바와 같이 제공된다.
본 방법에 따르면, 변수
Figure 112008004924203-pct00016
=[c0, c1,...,c7]는 8-심볼 CCK 코드워드를 나타낸다. 코드워드 "
Figure 112008004924203-pct00017
"에서의 심볼들은 다음과 같이 수학식 4에 따라 CCK 코드들을 생성하는데 사용된 4개의 QPSK 위상들(Φ1, Φ2, Φ3 및 Φ4)의 항으로 표현된다.
Figure 112004035778716-pct00018
위상 Φ1은 코드워드에서의 모든 심볼들에 공통이므로, 값들(α1, α2 및 α3)에 대한 다음 정의들이 다음과 같이, 수학식 5에 따라 제공된다.
Figure 112004035778716-pct00019
Figure 112004035778716-pct00020
따라서, CCK 코드워드
Figure 112008004924203-pct00021
는 다음과 같이 수학식 6에 따라 변수 αi과 Φ1의 항으로 다시 쓰여질 수 있다.
Figure 112004035778716-pct00022
즉, 코드워드
Figure 112008004924203-pct00023
는
Figure 112008004924203-pct00024
와 같이 표현될 수 있으며, 여기서
Figure 112008004924203-pct00025
는 수학식 6에 나타난 바와 같이, α1, α2 및 α3의 함수이다. αi의 각각은 4개의 값들[0, π/2, π, 3π/2]중 하나를 취할 수 있으며, 따라서
Figure 112008004924203-pct00026
는 64개의 가능한 벡터들의 세트에 속하고,
Figure 112008004924203-pct00027
는 256개의 가능한 값들을 가질 수 있다. 브루트 힘(brute force) 방법론을 이용하여, 내장된 CCK 디코더는 메트릭을 최소화하는 256개의 가능한 코드 워드들(숫자 8개의 심볼들의 길이)의 세트로부터 선택하고 대응하는 c0, c1,...,c7 값들을 사용하도록 프로그램될 수 있다. 이 브루트 힘 최소화를 위해, 이 값은 메트릭 거리가 선택되는 것을 최소화하는 조합을 가지고 256회(송신될 수 있는 256개의 가능한 조합들 각각에 대해서) 계산된다.
하지만, 바람직한 실시예에 따르면, 브루트 힘 방법론보다는, 격자 구조가 사용될 수 있는데, 이는 DFE 피드백 루프(30)(도 3)에서의 피드백 필터의 메모리 효과 때문이다. 즉, 8개의 중간 출력들(Sk+j, j=0, 1,..., 7)이 시각 k에서 송신된 코드워드를 결정하기 위해 격자들에 의해 처리된다. 후술되는 바와 같이, 격자 검색의 크기는 256에서 64로 유리하게 감소될 수 있다. 즉, 도 4에 도시된 바와 같이 기본적으로 초기 상태 102j=0을 가지는 상태도로 나타나는 격자 구조(100)가 생성되고, 이를 통해 다중 경로 채널의 경우에서 및 현재의 CCK 코드 워드에서 심볼들로부터 피드백 필터에서의 기여도만을 고려하면, 각 대응하는 레벨(103j=0,...,103j=7)(8 레벨들과 같음)에서 대응하는 세트(102j=0,...,102 j=7)에서의 상태(102)들의 최대 개수는 최대 64까지 된다. 격자 구조는 조합된 CCK 디코더/등화기 피드백 필터 구조(도 3)에서 제공된 하드웨어에서 실행하는 알고리즘으로서 구체화되지만, 소프트웨어로 쉽게 실행될 수 있다.
도 4의 프로그램된 격자 구조와 알고리즘이 8개의 심볼들(
Figure 112008004924203-pct00028
)의 블록을 어떻게 처리하는지에 대한 설명에서는 최소화될 메트릭을 나타내고 아래와 같이 수학식 7과 수학식 8에 따라 변수
Figure 112008004924203-pct00029
와 Φ1의 항으로 다시 쓰여질 수 있는 수학식 3이 참조되어야 한다.
Figure 112004035778716-pct00030
여기서, b0 = -1이고 ci = ejΦ1di 인 관계를 사용하여, 다음 수학식 8이 얻어진다:
Figure 112004035778716-pct00031
=
Figure 112004035778716-pct00032
여기서, Re는 실수부를 나타내고, *는 공액 복소수를 나타낸다. 상기 식을 최소화하는 것은 다음과 같이 수학식 9에 따라 메트릭을 최소화하는 것과 같다.
Figure 112004035778716-pct00033
이제, 항
Figure 112008004924203-pct00034
를 정의하면, 최소화될 메트릭은 다음과 같이 수학식 10에 따라 표시될 수 있다.
Figure 112004035778716-pct00035
이제 도 4로 돌아가, 격자(100)에서의 상태는 벡터[α1, α2, α3]에 의해 정의되고, 8 심볼들의 블록 sk+j,j=0, 1,...,7은 다음과 같이 격자들에 의해 처리된다.
각 시각(j)에, 다음 양들이 다음과 같이 세트 102j=0,...,102j=7에서 각 상태(102)에 대해 계산된다, 즉 χj로서, 실수부인 m1(j) =
Figure 112008004924203-pct00036
과 복소수부인 m2(j) =
Figure 112008004924203-pct00037
. 이들 값들을 수학식 10에 적용하면, 이제 최소화될 메트릭은 다음과 같이, 수학식 11에 따라 표현될 수 있다.
Figure 112004035778716-pct00038
따라서, 격자 경로의 각 브랜치에 있어서, 2개의 양들, 즉 실수부인 m1(j) =
Figure 112008004924203-pct00039
과 복소수부인 m2(j) =
Figure 112008004924203-pct00040
이 계산될 필요가 있다. 그 다음, 이들 양들은 브랜치가 시작되는 곳으로부터 해당하는 상태의 양들에 가산된다. 돌림형 부호(convolution code)에서의 격자 디코딩과는 달리, 임의의 상태로 들어오는 오직 하나의 브랜치만이 있고, 따라서, "잔존 경로(survivor path)"가 없다. 102j=0에서는, 4개의 가능한 α1의 값들에 대응하는 4개의 가능한 경로들이 있고, 102j=1에서는 [α1, α2]의 16개의 가능한 조합들에 대응하는 16개의 가능한 경로들이 있으며, [α1, α2, α3]의 64개의 가능한 조합들에 대응하는 64개의 가능한 경로들이 있고, 그 이후에는 수학식 6에 도시된 바와 같이 모든 후속하는 dj의 값들이 동일한 3개의 위상들의 함수들이므로, 격자 크기가 성장하지 않는다. 전체 코드워드가 수신된 후에는, 즉 레벨 103j=7에서 102j=7일 때, 격자(100)의 끝에서 64개의 상태들 각각에 대해, 수학식 11에 표시된 메트릭이 각각의 4개의 가능한 Φ1의 값들에 대해서, 즉 총 256개의 값들에 대해서 계산된다. 그 다음, 최소 메트릭에 대응하는 상태와 Φ1값이 선택된다. 그 다음, Φ1값과 함께 최소 메트릭을 가진 상태에 대응하는 벡터[α1, α2, α3]가 송신된 코드워드 c를 계산하는데 사용된다.
여분의 양 m1(j)은 수학식 11에서 계산되어야만 하는데, 이는 일반적으로 이 항이 코드워드와 필터 탭(tap)들의 함수가 될 것이기 때문이라는 것을 이해해야 한다. 다중 경로가 없는 경우, 즉 b0 = -1이고 그 외에는 bj = 0 인 경우, 항상 m1(j) = 1이고, 따라서 최종 메트릭 쪽으로 기여하지 않는다는 것을 용이하게 알게 된다.
도 4에 도시된 바와 같이, 각 상태에서 격자 구조는 s0값이 무엇이냐에 따라 4개의 다른 값들로 이동하는데, 이는 s0값이 b0로 가기 때문이다(수학식 3). 그 다음, 각 값으로부터 격자는 4개의 다른 값들로 분기할 수 있다. 격자에서의 모든 상태(102a,...,102n)에서, 4개의 상이한 값들에 대응하는 4개의 가능한 입력들이 있을 수 있다면, 구조가 지수적으로 증가하고 기본적으로 48과 같은 조합(상태)의 개수로 끝나게 된다는 것을 용이하게 알 수 있다. 하지만, CCK 구조에 따르면 이러한 격자 구조는 오직 64개의 상태만을 이동(즉, 102c,...,102n)한 다음 포화된다. 이는 모든 8개의 심볼들이 오직 3개(위상)값들(α1, α2, α3)의 항으로 표현, 즉 이들 3개의 위상들의 각각이 4개의 값들 중 하나를 취할 수 있어, 이 격자 구조를 지극히 다루기 쉽게 만드는 43 = 64개의 가능한 조합들이 있기 때문이다.
본 명세서에 기재된 본 발명이 전술한 목적들을 수행하기 위해 양호하게 계산되는 것이 명백하고, 많은 변형과 실시예가 당업자들에 의해 안출될 수 있음이 인식될 것이고, 첨부된 청구항들은 본 발명의 실제 정신과 범위 내에 있는 한, 그러한 변형과 실시예 모두를 커버하도록 의도된 것이다.
본 발명은 격자 구조를 사용한 피드백 등화기와 상보 코드 키 디코딩 실행을 필요로 하는 디지털 통신 시스템에 적용 가능하다.

Claims (11)

  1. 삭제
  2. 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템으로서,
    - 통신 채널을 통해 통신되는 CCK-인코드된 심볼을 수신하고 등화하며, 상기 수신된 심볼의 추정값을 포함하는 출력을 제공하기 위한 결정 피드백 등화기(DFE) 구조(20')로서, 순방향 등화기 경로(12')와, 피드백 필터(16')를 포함하는 피드백 등화기 경로(30)를 포함하는, 결정 피드백 등화기(DFE) 구조(20')와,
    - 상기 피드백 필터(16') 에 내장되고 상기 칩들을 디코드하기 위해 내부의 피드백 필터(16')와 연계하여 동작하는 CCK 디코더 수단(25)으로서, 상기 CCK 칩을 디코드 하는 것은 과거의 디코드된 CCK 심볼들에 대응하는 이들 칩들을 포함하는 중간 DFE 출력에 기초하는, CCK 디코더 수단(25)을 포함하고, 여기에서,
    - 특정 시각에 심볼 칩에 대한 결정은, 상기 칩이 속하는 전체 CCK 코드워드가 디코드될 때까지 이루어지지 않아서, 상기 심볼들을 디코드할 때 전파된 에러들을 감소시키며,
    디코딩과 등화는 CCK 모드에 있어서, 8개의 칩들의 블록(
    Figure 112009063575245-pct00041
    ) 상에서 수행되는, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  3. 제 2항에 있어서, CCK 모드 심볼들에 대한 추정된 DFE 등화기 출력(
    Figure 112009063575245-pct00042
    )은 다음 식, 즉
    Figure 112009063575245-pct00043
    =
    Figure 112009063575245-pct00044
    , 여기서 sk+j =
    Figure 112009063575245-pct00045
    j=0,...7에 따라 결정되고,
    피드백 필터(16')에서 과거에 디코드된 CCK 심볼들에 해당하는 칩들만을 포함하는 중간 DFE 등화기 출력을 나타내며, fi는 순방향 등화기 탭이며, bi는 피드백 등화기 탭이고, rk는 특정 속도로 수신된 입력 스트림을 나타내며, Lf는 순방향 필터의 길이를 나타내고, df는 순방향 필터를 통한 지연을 나타내며, Lb는 피드백 필터의 길이를 나타내고,
    Figure 112009063575245-pct00046
    는 실제로 송신된 칩(ck)의 추정값인 슬라이서 출력을 나타내며,
    Figure 112009063575245-pct00047
    성분은 현재 송신된 심볼을 포함하는 칩들을 나타내는, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  4. 제 3항에 있어서, 상기 CCK 디코더(25)는 한 세트의 가능한 CCK 코드워드들로부터 선택하기 위한 수단을 포함하고, 메트릭(metric)을 최소화하는 코드워드
    Figure 112008004924203-pct00048
    = [c0, c1,..., c7]는
    Figure 112008004924203-pct00049
    를 포함하는, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  5. 제 4항에 있어서, 상기 코드워드
    Figure 112009063575245-pct00050
    는
    Figure 112009063575245-pct00051
    이고, 여기서
    Figure 112009063575245-pct00052
    는
    Figure 112009063575245-pct00053
    인 식에 따라 변수 αi와 Φ1의 항으로 표현되며, 각 αi는 4개의 값들[0, π/2, π, 3π/2] 중 하나를 포함하여,
    Figure 112009063575245-pct00054
    는 64개의 가능한 상태 벡터들의 한 세트에 속하고,
    Figure 112009063575245-pct00055
    는 256개의 가능한 값들을 가질 수 있게 되는, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  6. 제 5항에 있어서, 상기 CCK 디코더는 상기 코드워드
    Figure 112004035778716-pct00056
    의 가능한 상태들(102)을 나타내는 복수의 격자 경로들을 가지는 격자 구조(100)를 생성하기 위한 격자 디코딩 수단을 포함하고, 상기 격자 구조(100)에서의 상태는 벡터[α1, α2, α3]로 표현되는, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  7. 제 6항에 있어서, 상기 최소화될 메트릭은 다음의 식
    Figure 112008004924203-pct00058
    에 따라 결정되며, 여기서,
    Figure 112008004924203-pct00070
    인, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  8. 제 7항에 있어서, 상기 최소화될 메트릭은 다음식에 따라 결정되며,
    Figure 112004035778716-pct00059
    여기에서, m1(j) =
    Figure 112004035778716-pct00060
    이며 실수값을 가지고, m2(j) =
    Figure 112004035778716-pct00061
    이고 복소수 값을 가지며, 상기 격자 디코더 구조는 8개의 중간 출력 심볼들(
    Figure 112004035778716-pct00062
    , j=0, 1,...,7)의 블록을 처리하는 수단, 각 시각(j)에서 격자 경로에서의 각 브랜치에 관해서, 상기 m1(j) 와 m2(j) 양을 계산하기 위한 수단, 및 격자 브랜치가 시작하는 상기 상태의 대응하는 양들에 상기 m1(j) 와 m2(j) 양을 가산하는 수단을 포함하여, 시각 k에서 송신된 코드워드를 결정하기 위해 상기 격자에 의해 8개의 중간 출력들(
    Figure 112004035778716-pct00063
    , j=0, 1,...,7)이 처리되는, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  9. 제 8항에 있어서, 상기 계산 수단은 각각의 코드워드 상태에 관해서 4개의 Φ1 값들[0, π/2, π, 3π/2] 각각에 대한
    Figure 112004035778716-pct00064
    메트릭을 계산하는 것을 포함하고, 상기 수단은 최소 메트릭을 만드는 상태 벡터[α1, α2, α3]와 Φ1을 추가로 선택하며, 따라서 그것으로부터 송신된 코드워드
    Figure 112004035778716-pct00065
    를 계산하고, 상기 격자 디코딩 수단의 크기는 256에서 64로 감소되는, 수신된 상보 코드 키(CCK) 인코드된 심볼(칩)을 디코드하기 위한 시스템.
  10. 상보 코드 키(CCK) 칩 인코딩 방식에 따라 인코드된 심볼들을 디코딩하기 위한 방법으로서, 상기 방법은
    a) 통신 채널을 통해 통신되는 CCK-인코드된 심볼들을 수신하고 등화하기 위한 결정 피드백 등화기(DFE) 구조(20')를 제공하는 단계로서, 상기 DFE 구조는 DFE 출력을 위해 상기 수신된 심볼들을 추가로 추정하고, 상기 DFE 구조는 순방향 등화기 경로(12')와, 피드백 필터(16')를 포함하는 피드백 등화기 경로(30)를 포함하는, 결정 피드백 등화기(DFE) 구조(20')를 제공하는 단계;
    b) 상기 피드백 필터에 관해 결정된 필터 탭들과 연계하여 상기 칩들을 디코딩하기 위해 상기 피드백 필터(16') 에 CCK 디코더 수단(25)을 내장하는 단계; 및
    c) 과거의 디코드된 CCK 심볼들에 대응하는 칩들을 포함하는 중간 DFE 출력들에 기초하여 상기 CCK 칩들을 디코딩하는 단계를 포함하고,
    특정 시각에서의 심볼 칩에 대한 결정은, 상기 칩이 속하는 전체 CCK 코드워드가 디코드될 때까지 이루어지지 않아, 상기 심볼들을 디코딩할 때 전파된 에러들을 감소시키며,
    디코딩과 등화는 CCK 모드에 있어서, 8개의 칩들의 블록(
    Figure 112009063575245-pct00071
    ) 상에서 수행되는, 상보 코드 키(CCK) 칩 인코딩 방식에 따라 인코드된 심볼들을 디코딩하기 위한 방법.
  11. 통신 채널을 통해 통신되는 심볼들을 수신하기 위한 수신기 디바이스로서, 상기 심볼들은 상보 코드 키(CCK) 칩 인코딩 방식에 따라 인코드되고, 상기 수신기 디바이스는
    - 통신 채널을 통해 통신되는 CCK-인코드된 심볼(칩)을 수신 및 등화하며, 상기 수신된 심볼들의 추정값을 포함하는 출력을 제공하기 위한 결정 피드백 등화기(DFE) 구조(20')로서, 상기 DFE 구조는 순방향 등화기 경로(12')와, 피드백 필터(16')를 포함하는 피드백 등화기 경로(30)를 포함하는, 결정 피드백 등화기(DFE) 구조(20')와
    - 상기 피드백 필터(16') 에 내장되고, 상기 칩들을 디코딩하기 위해 내부의 피드백 필터(16')와 연계하여 동작하는 CCK 디코더 수단(25)으로서, CCK 칩들의 상기 디코딩은 과거의 디코드된 CCK 심볼들에 대응하는 칩들을 포함하는 중간 DFE 출력들에 기초하는, CCK 디코더 수단(25)을 포함하고,
    - 특정 시각에서의 심볼 칩에 대한 결정은 상기 칩이 속하는 전체 CCK 코드워드가 디코드될 때까지 이루어지지 않아, 상기 심볼들을 디코딩할 때 전파된 에러들을 감소시키며,
    디코딩과 등화는 CCK 모드에 있어서, 8개의 칩들의 블록(
    Figure 112009063575245-pct00072
    ) 상에서 수행되는, 수신기 디바이스.
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