CN103078708A - 一种互补码键控译码电路 - Google Patents

Abstract

一种互补码键控译码电路，涉及解码领域，合理的对互补码键控解调和译码，使互补码键控译码装置有良好的可扩展性，包括数据采样接收模块、互补码键控解调模块、寄存比较模块和状态控制器，本发明对接收到的CCK符号进行采样，并转换为码片；并对所述码片按照CCK编码调制规则进行相位旋转，遍历所有相位取值，利用相位取值对接收的码片进行相关，获得相关值；暂存相关值，获得最大相关峰和最大相关峰值所对应的相位取值；在遍历所有相位取值后，输出所述最大相关峰和最大相关峰值所对应的相位取值，清除暂存的所有相关值、最大相关峰和最大相关峰值所对应的相位取值。本发明使得电路的规模和速度得到优化，适合大规模电路的模块化设计。

Description

一种互补码键控译码电路

技术领域

本发明涉及解码领域，具体涉及互补码键控译码领域。

背景技术

互补码键控(CCK)是一种编码调制技术，它把扩频、信道编码和调制作为一个整体进行设计，利用一组互补码对数据进行编码调制，从而提高系统的整体性能。

互补码可以表示为：

{C₁，C₂，…，C_K}

$C_k=\{c_1^k,c_2^k,\·\·\·,c_N^k\}$

$c_i^k=\left\{e^{j\frac{2\mathrm{\π}}{p}\mathrm{ll}}\right|l=\mathrm{0,1,2},p-1\}$

其中K为码字集合包含的码字数目，N为码字长度，p为2时表示二相码，p大于2时为多相码，在802.11b中采用的是p为4的四相码。互补码是当且仅当满足以下条件的码：

$\underset{k=1}{\overset{K}{\mathrm{\Σ}}}{R}_{\mathrm{kk}}\left[j\right]=\left\{\begin{array}{cc}0& j\≠0\\ \mathrm{KN}& j=0\end{array}\right.$ 其中， $R_{\mathrm{kk}}\left[j\right]=\underset{i=1}{\overset{N-j}{\mathrm{\Σ}}}{c}_i^k{c_{i+j}^k}^{*}.$

*表示共轭？

在802.11b中采用的四相码如下：

四相码由256个8码片的码字集合所定义，(*)式中

或者

i＝1，2，3，4。在信息传输速率为11Mbps情况下，CCK调制中

的编码依赖于输入的八比特符号(d₀，d₁，d₂，d₃，d₄，d₅，d₆，d₇)，其中(d₀，d₁)基于差分正交相移键控(Quadrature Phase Shift Keying，QPSK)对进行编码，用格雷映射方式，奇数符号的差分编码需要旋转π，整个数据流的第一个八比特符号计数为0，为偶数符号，二进制映射如表1所示。

表1

后面六比特分为三组，(d₂，d₃)、(d₄，d₅)和(d₆，d₇)，分别基于QPSK调制对

进行编码，二进制映射如表1所示。

表2

其中，n＝1，2，3，对CCK调制的接收信号，用所有的码字对接收数据进行相关，如果最大相关峰大于判决门限，则与该相关峰对应的码字即为解调出的码字。由于在802.11b中采用的码字的特殊性，在相关计算时可以采用快速沃尔什变换(Fast Walsh Transform，FWT)，具体计算公式如下：

设接收到的1个CCK符号中的8个码片为(c₀，c₁，c₂，c₃，c₄，c₅，c₆，c₇)，串行依次由左到右接收。则接收信号R_LIJK

其中

L，I，J，K＝0，1，2，3

R_LIJK对应的是实际通信中的一种解调电路的运算方法，根据C0～C7八个码片的特征构造的相位逆旋转运算，目的就是为了匹配出正确的相位值，从而实现解码。

由公式(**)和公式(*)可知，相邻码片相差一个

如果作相关运算的码字的相位

与接收信号码字的相同，则在第一步运算中同相相加；在第二步运算中，由于码字每隔两个码片相差相位

因此如果作相关运算的码字的

与接收信号码字的相同，是同相相加；在第三步运算中由于码字前四个码片与后四个码片相差相位

如果作相关运算的码字的

与接收信号码字的相同，是同相相加；如果在最后一步计算中作相关运算的码字的

与接收信号码字的相同，是同相相加。如果作相关运算的码字与接收信号码字相同，则是每一步都是同相相加，必然出现最大相关峰值。如图1所示，只要把L，I，J，K都从0～3遍历一遍，必然可以找到最大相关峰值以及其对应的

进而可以根据编码时的对应规则得到(d₀，d₁，d₂，d₃，d₄，d₅，d₆，d₇)，从而实现CCK解调。

发明内容

为了合理的对互补码键控解调和译码，使互补码键控译码装置有良好的可扩展性，适合大规模电路的模块化的需求，本发明提出一种互补码键控译码电路。

为了解决上述技术问题，本发明提供了一种互补码键控译码电路，包括数据采样接收模块、互补码键控解调模块、寄存比较模块和状态控制器，

所述数据采样接收模块，用于依次对接收到的互补码键控CCK中的符号进行采样，并将采样获得的符号转换为码片；

所述互补码键控解调模块，用于接收所述数据采样接收模块发送的码片，并对所述的码片按照CCK编码调制规则进行相位旋转，遍历所有相位取值，利用相位取值对接收的码片进行相关，获得相关值；

所述寄存比较模块，用于暂存相关值，并且通过比较所暂存的所有相关值获得最大相关峰和最大相关峰值所对应的相位取值；

所述状态控制器，用于在互补码键控解调模块遍历所有相位取值后，控制寄存比较模块输出所述最大相关峰和最大相关峰值所对应的相位取值，并且在每一次获得所述最大相关峰和最大相关峰值后，清除寄存比较模块暂存的所有相关值、最大相关峰和最大相关峰值所对应的相位取值。

进一步地，所述CCK编码调制规则为：

CCK码片为(c₀，c₁，c₂，c₃，c₄，c₅，c₆，c₇)，则接收信号R_LIJK

其中

L，I，J，K＝0，1，2，3。

进一步地，所述译码电路还包括均衡模块，

所述均衡模块用于根据寄存比较模块输出的最大相关峰和最大相关峰值所对应的相位取值对所述数据采样接收模块发送的码片做均衡处理，消除多径效应，获得均衡码片；

所述互补码键控解调模块，接收所述均衡模块发送的均衡码片，并对所述均衡码片按照CCK编码调制规则进行相位旋转，遍历所有相位取值，利用相位取值对接收的码片进行相关，获得相关值。

进一步地，所述数据采样接收模块，将采样获得的符号转换为并行码片。

进一步地，互补码键控解调模块包括一阶解调电路、二阶解调电路及三阶解调电路，

其中一阶解调电路用于对输入的第n个码片分别进行

相位旋转，并将相位旋转的结果分别与第n+1个码片相加，输出一阶加和结果，其中n＝1，3，5，7；

二阶解调电路用于对第m个一阶解调电路输出的4个一阶加和结果分别进行相位旋转，并将相位旋转的结果分别与第m+1个一阶解调电路输出的4个加和结果相加，输出二阶加和结果，其中m＝1，3；

三阶解调电路用于对第k个二阶解调电路输出的4个二阶加和结果进行相位旋转，并将相位旋转的结果分别与第k+4个二阶解调电路输出的4个加和结果相加，输出相关值，其中k＝1，2，3，4。

进一步地，一阶解调电路包括个第一基本乘加逻辑单元电路，二阶解调电路包括8个第一基本乘加逻辑单元电路，三阶解调电路包括16个第一基本乘加逻辑单元电路，所述第一基本乘加逻辑单元电路包括一个第一相位旋转电路和四个复数加法器，所述第一相位旋转电路用于对一路输入的数据进行

相位旋转，每个复数加法器分别与一路第一相位旋转电路的输出端相连，用于将一个相位旋转的结果与另一路输入的数据相加，输出加和结果。

进一步地，互补码键控解调模块包括一阶解调电路、二阶解调电路和三阶解调电路，

其中一阶解调电路用于对输入的第n个码片按照时钟周期分别进行相位旋转，并将相位旋转的结果分别与第n+1个码片相加，依次输出一阶加和结果，其中n＝1，3，5，7；

二阶解调电路用于对第m个一阶解调电路输出的4个一阶加和结果按照时钟周期分别进行{0，π}和

相位旋转，并将相位旋转的结果分别与第m+1个一阶解调电路输出的加和结果相加，依次输出二阶加和结果，其中m＝1，3；

三阶解调电路用于分别对第1组进行{0，π}和

相位旋转获得4个二阶加和结果进行

相位旋转，并将相位旋转的结果分别与第2组进行{0，π}和

相位旋转获得二阶加和结果相加，输出相关值。

进一步地，一阶解调电路包括个第二基本乘加逻辑单元电路，二阶解调电路包括2个第三基本乘加逻辑单元电路和2个第四基本乘加逻辑单元电路，三阶解调电路包括2组解调电路，每组解调电路包括第五基本乘加逻辑单元电路；

所述第二基本乘加逻辑单元电路包括一个第二相位旋转电路和一个复数加法器，所述第三基本乘加逻辑单元电路包括一个第三相位旋转电路和一个复数加法器，所述第四基本乘加逻辑单元电路包括一个第四相位旋转电路和一个复数加法器，所述第五基本乘加逻辑单元电路包括一个相位转换电路和一个复数加法器；

所述第二相位旋转电路用于按照时钟周期对一路输入的数据进行相位旋转，所述第三相位旋转电路用于按照时钟周期对一路输入的数据进行{0，π}相位旋转，所述第四相位旋转电路用于按照时钟周期对一路输入的数据进行相位旋转，所述复数加法器用于将一个相位旋转的结果与另一路输入的数据相加，输出加和结果；每组解调电路的4个相位转换电路分别用于将输入数据的相位转换

进一步地，8个时钟周期内，所述第二相位旋转电路、第三相位旋转电路和第四相位旋转电路的相位关系为：在第一时钟周期中，第二相位旋转电路的相位为0，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第二时钟周期中，第二相位旋转电路的相位为0，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2；

在第三时钟周期中，第二相位旋转电路的相位为π/2，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第四时钟周期中，第二相位旋转电路的相位为π/2，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2；

在第五时钟周期中，第二相位旋转电路的相位为π，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第六时钟周期中，第二相位旋转电路的相位为π，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2；

在第七时钟周期中，第二相位旋转电路的相位为3π/2，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第八时钟周期中，第二相位旋转电路的相位为3π/2，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2。

进一步地，复数加法器由两个加法器组成，所述加法器分别用于实部和虚部的运算。

与现有技术相比，本发明的互补码键控译码电路通过编码规律简化为基本的乘加逻辑运算单元实现，使得电路的规模和速度得到优化，有良好的可扩展性，适合大规模电路的模块化设计。

附图说明

图1为背景技术互补码键控译码原理示意图；

图2为本发明实施例的互补码键控译码电路的结构示意图；

图3为本发明实施例的互补码键控解调模块的结构示意图；

图4为本发明实施例的第一基本乘加逻辑单元电路的结构示意图；

图5为本发明实施例的互补码键控解调模块的另一种结构示意图；

图6为本发明实施例的第二基本乘加逻辑单元电路的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

本发明实施例提出了一种互补码键控译码电路。通过编码规律简化为基本的乘加逻辑运算单元实现，使得电路的规模和速度得到优化，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，有良好的可扩展性，适合大规模电路的模块化设计。

由(**)式可以看出，整个公式的计算都是围绕C₁～C₈八个复数的相位旋转和相加来进行的，而且相位旋转与相加是间隔有规律的，这使得用同一个较小结构的模块分时操作实现此译码过程成为可能。此外，所有项都进行了

的相位旋转，此步运算并不改变相关峰值的位置和大小，因此可以省略。根据CCK编码调制规则，获得

的方法可以由对相关峰值(复数)的相位判断获得。

如图2所示，所述译码电路包括数据采样接收模块1、互补码键控解调模块2、寄存比较模块3和状态控制器4，

所述寄存比较模块3，用于暂存相关值，并且通过比较所暂存的所有相关值获得最大相关峰和最大相关峰值所对应的相位取值；

所述状态控制器4，用于在互补码键控解调模块2遍历所有相位取值后，控制寄存比较模块3输出所述最大相关峰和最大相关峰值所对应的相位取值，并且在每一次获得所述最大相关峰和最大相关峰值后，清除寄存比较模块3暂存的所有相关值、最大相关峰和最大相关峰值所对应的相位取值。

所述数据采样接收模块1，用于依次对接收到的互补码键控CCK中的符号进行采样，并将采样获得符号转换为码片；

所述互补码键控解调模块2，用于接收所述数据采样接收模块1发送的码片，并对所述的码片按照CCK编码调制规则进行相位旋转，遍历所有相位取值，利用相位取值对接收的码片进行相关，获得相关值；

所述寄存比较模块3，用于暂存相关值，并且通过比较所暂存的所有相关值获得最大相关峰和最大相关峰值所对应的相位取值；；

所述状态控制器4，用于在互补码键控解调模块2遍历所有相位取值后，控制寄存比较模块3输出所述最大相关峰和最大相关峰值所对应的相位取值，并且在每一次获得所述最大相关峰和最大相关峰值后，对寄存比较模块3清0。

所述清0为清除寄存比较模块3暂存的所有相关值、最大相关峰和最大相关峰值所对应的相位取值。

复数最大相关峰与正实轴的相位差即为

根据背景技术和图1的编码规则由得到(d₀，d₁，d₂，d₃，d₄，d₅，d₆，d₇)，实现CCK解调。

对于译码电路的优化，如图2所示，CCK解调需要并行的8个码片，需要数据采样接收模块1完成从数据流中提取码片数据并实现串/并转换的功能。

此外，在进行CCK解调时，为了消除多径和噪声的影响，往往会考虑采用二次判决的方式：根据第一次互补码键控解调模块2的解调结果和估计出来的信道参数对接收到的码片(C0～C7)做均衡处理后再进行第二次CCK解调，其输出结果作为最终的解调输出结果。

均衡技术是目前无线通信接收中常用的一种处理方法，目的是消除通信过程中由于干扰(例如多径效应)导致的相位峰值检测出现偏差，从而影响解码的准确性，均衡就是通过多次检测峰值，进行数学平均，找出最可靠的峰值位置，而不是仅仅通过一次检测就确定峰值，这样很好的避免了暂时性的干扰对系统接收准确性的影响。

实施例1

图3为实施例1互补码键控译码电路的电路结构，也就是公式(**)所描述的结构。整个运算结构都是由最基本的运算结构--第一基本乘加逻辑单元电路2-1(如图4)所组成的。

如图4所示，第一基本乘加逻辑单元电路2-1(bas_add)由一个第一相位旋转电路(Demax)和4个复数加法器(8个加法器)构成，其为1输入4输出的结构。

互补码键控解调模块2包括三阶解调电路，

其中一阶解调电路用于对输入的第n个码片分别进行相位旋转，并将相位旋转的结果分别与第n+1个码片相加，输出一阶加和结果，其中n＝1，3，5，7；

二阶解调电路用于对第m个一阶解调电路输出的4个一阶加和结果分别进行

相位旋转，并将相位旋转的结果分别与第m+1个一阶解调电路输出的4个加和结果相加，输出二阶加和结果，其中m＝1，3；

三阶解调电路用于对第k个二阶解调电路输出的4个二阶加和结果进行

相位旋转，并将相位旋转的结果分别与第k+4个二阶解调电路输出的4个加和结果相加，输出相关值，其中k＝1，2，3，4。

一阶解调电路包括4个第一基本乘加逻辑单元电路2-1，

其中，第一个第一基本乘加逻辑单元电路2-1的输入端接收第1个码片C0，对输入的码片分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与第2个码片C1相加，输出4个一阶加和结果R10，R11，R12，R13；

其中，第二个第一基本乘加逻辑单元电路2-1的输入端接收第3个码片C2，对输入的码片分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与第4个码片C3相加，输出4个一阶加和结果R20，R21，R22，R23；

其中，第三个第一基本乘加逻辑单元电路2-1的输入端接收第5个码片C4，对输入的码片分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与第6个码片C5相加，输出4个一阶加和结果R30，R31，R32，R33；

其中，第四个第一基本乘加逻辑单元电路2-1的输入端接收第7个码片C6，对输入的码片分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与第8个码片C7相加，输出4个一阶加和结果R30，R31，R32，R33；

二阶解调电路包括8个第一基本乘加逻辑单元电路2-1，

其中，第一个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第一个一阶加和结果R10，对一阶加和结果R10分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第一个一阶加和结果R20相加，输出4个二阶加和结果R100，R101，R102，R103；

其中，第二个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第二个一阶加和结果R11，对一阶加和结果R11分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第二个一阶加和结果R21相加，输出4个二阶加和结果R110，R111，R112，R113；

其中，第三个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第三个一阶加和结果R12，对一阶加和结果R12分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第三个一阶加和结果R22相加，输出4个二阶加和结果R120，R121，R122，R123；

其中，第四个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第四个一阶加和结果R13，对一阶加和结果R13分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第四个一阶加和结果R23相加，输出4个二阶加和结果R130，R131，R132，R133；

其中，第五个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第一个一阶加和结果R30，对一阶加和结果R30分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第一个一阶加和结果R40相加，输出4个二阶加和结果R300，R301，R302，R303；

其中，第六个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第二个一阶加和结果R31，对一阶加和结果R31分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第二个一阶加和结果R41相加，输出4个二阶加和结果R310，R311，R312，R313；

其中，第七个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第三个一阶加和结果R32，对一阶加和结果R32分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第三个一阶加和结果R42相加，输出4个二阶加和结果R320，R321，R322，R323；

其中，第八个第一基本乘加逻辑单元电路2-1的输入端接收一阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第四个一阶加和结果R33，对一阶加和结果R33分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与一阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第四个一阶加和结果R43相加，输出4个二阶加和结果R330，R331，R332，R333；

三阶解调电路包括16个第一基本乘加逻辑单元电路2-1，

其中，第一个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R100，对二阶加和结果R100分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第五个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R300相加，输出4个三阶加和结果R1000，R1001，R1002，R1003；

其中，第二个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R101，对二阶加和结果R101分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第五个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R301相加，输出4个三阶加和结果R1010，R1011，R1012，R1013；

其中，第三个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R102，对二阶加和结果R102分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第五个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R302相加，输出4个三阶加和结果R1020，R1021，R1022，R1023；

其中，第四个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第一个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R103，对二阶加和结果R103分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第五个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R303相加，输出4个三阶加和结果R1030，R1031，R1032，R1033；

其中，第五个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R110，对二阶加和结果R110分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第六个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R310相加，输出4个三阶加和结果R1100，R1101，R1102，R1103；

其中，第六个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R111，对二阶加和结果R111分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第六个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R311相加，输出4个三阶加和结果R1110，R1111，R1112，R1113；

其中，第七个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R112，对二阶加和结果R112分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第六个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R312相加，输出4个三阶加和结果R1120，R1121，R1122，R1123；

其中，第八个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第二个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R113，对二阶加和结果R113分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第六个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R313相加，输出4个三阶加和结果R1130，R1131，R1132，R1133；

其中，第九个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R120，对二阶加和结果R120分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第七个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R320相加，输出4个三阶加和结果R1200，R1201，R1202，R1203；

其中，第十个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R121，对二阶加和结果R121分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第七个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R321相加，输出4个三阶加和结果R1210，R1211，R1212，R1213；

其中，第十一个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R122，对二阶加和结果R122分别进行相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第七个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R322相加，输出4个三阶加和结果R1220，R1221，R1222，R1223；

其中，第十二个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第三个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R123，对二阶加和结果R123分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第七个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R320相加，输出4个三阶加和结果R1230，R1231，R1232，R1233；

其中，第十三个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R130，对二阶加和结果R130分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第八个第一基本乘加逻辑单元电路2-1输出地第一个二阶加和结果R330相加，输出4个三阶加和结果R1300，R1301，R1302，R1303；

其中，第十四个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R131，对二阶加和结果R131分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第八个第一基本乘加逻辑单元电路2-1输出地第二个二阶加和结果R331相加，输出4个三阶加和结果R1310，R1311，R1312，R1313；

其中，第十五个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R132，对二阶加和结果R132分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第八个第一基本乘加逻辑单元电路2-1输出地第三个二阶加和结果R332相加，输出4个三阶加和结果R1320，R1321，R1322，R1323；

其中，第十六个第一基本乘加逻辑单元电路2-1的输入端接收二阶解调电路中第四个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R133，对二阶加和结果R133分别进行

相位旋转，得到4个经过相位旋转的数据，所述4个经过相位旋转的数据分别与二阶解调电路中第八个第一基本乘加逻辑单元电路2-1输出地第四个二阶加和结果R333相加，输出4个三阶加和结果R1330，R1331，R1332，R1333；

从图3可知，整个互补码键控解调模块2中一共有

个第一基本乘加逻辑单元电路2-1。

对于CCK解调电路的优化，主要是从面积和延时两个性能参数方面进行考虑。为了提高效率，可以将两个第一基本乘加逻辑单元电路2-1复用在一起。

实施例2

图5为实施例2互补码键控译码电路的电路结构，也就是公式(**)所描述的结构。整个运算结构也是由最基本的运算结构--第二基本乘加逻辑单元电路2-2、第三基本乘加逻辑单元电路2-3、第四基本乘加逻辑单元电路2-4和第五基本乘加逻辑单元电路2-5(如图6)所组成的，上述基本乘加逻辑单元电路(basic2_add)与第一基本乘加逻辑单元电路2-1的区别在于仅有一个复数加法器，在CCK时钟周期的变换下，进行相位转换，将相位旋转的结果都发送至同一个复数加法器。

互补码键控解调模块(2)包括一阶解调电路、二阶解调电路和三阶解调电路，

其中一阶解调电路用于对输入的第n个码片按照时钟周期分别进行

相位旋转，并将相位旋转的结果分别与第n+1个码片相加，依次输出一阶加和结果，其中n＝1，3，5，7；

二阶解调电路用于对第m个一阶解调电路输出的4个一阶加和结果按照时钟周期分别进行{0，π}和

相位旋转，并将相位旋转的结果分别与第m+1个一阶解调电路输出的加和结果相加，依次输出二阶加和结果，其中m＝1，3；

三阶解调电路用于分别对第1组进行{0，π}和

相位旋转获得4个二阶加和结果进行

相位旋转，并将相位旋转的结果分别与第2组进行{0，π}和

相位旋转获得二阶加和结果相加，输出相关值。

一阶解调电路包括4个第二基本乘加逻辑单元电路2-2，二阶解调电路包括2个第三基本乘加逻辑单元电路2-3和2个第四基本乘加逻辑单元电路2-4，三阶解调电路包括2组解调电路，每组解调电路包括第五基本乘加逻辑单元电路2-5；

所述第二基本乘加逻辑单元电路2-2包括一个第二相位旋转电路和一个复数加法器，其为1输入1输出的结构。

所述第三基本乘加逻辑单元电路2-3包括一个第三相位旋转电路和一个复数加法器，其为1输入1输出的结构。

所述第四基本乘加逻辑单元电路2-4包括一个第四相位旋转电路和一个复数加法器，其为1输入1输出的结构。

所述第五基本乘加逻辑单元电路2-5包括一个相位转换电路和一个复数加法器；其为1输入1输出的结构。

所述第二相位旋转电路用于按照时钟周期对一路输入的数据进行相位旋转，

所述第三相位旋转电路用于按照时钟周期对一路输入的数据进行{0，π}相位旋转，

所述第四相位旋转电路用于按照时钟周期对一路输入的数据进行

相位旋转，

所述复数加法器用于将一个相位旋转的结果与另一路输入的数据相加，输出加和结果；

每组解调电路的4个相位转换电路分别用于将输入数据的相位转换

采用图5的电路结构，在进行解调时，所有的时钟周期保持输入相同，需要按表3依次改变第二基本乘加逻辑单元电路2-2、第三基本乘加逻辑单元电路2-3、第四基本乘加逻辑单元电路2-4的值(也即第二相位旋转电路、第三相位旋转电路和第四相位旋转电路的相位)就可以实现公式(**)所描述的解码过程。

表3

时钟周期

1

2

3

4

5

6

7

8

第二相位旋转电路

0

0

π/2

π/2

π

π

3π/2

3π/2

第三相位旋转电路

0

π

0

π

0

π

0

π

第四相位旋转电路

π/2

3π/2

π/2

3π/2

π/2

3π/2

π/2

3π/2

采用实施例1中互补码键控解调模块2，如果使用两个bas_add模块进行运算的话，需要进行14次复用，也就是完成一次对一个符号的CCK解调需要14个工作时钟周期。采取这样的结构，必须保存前6个时钟周期的运算结果，第1个时钟周期的运算结果在第5个时钟周期运算结束后被释放，第2个时钟周期的运算结果在第6个时钟周期运算结束后被释放。因此，寄存比较模块3需要设定8组，每组4个，如果不考虑截位的话，设输入码片的位宽为N，则每个存储器的位宽应该是2*(N+2)(复数)，这样一共需要8×4×2(N+2)个存储单元。这样规模的存储单元可以考虑使用ram。

从第7个时钟开始陆续输出64个最终计算结果，每个时钟周期输出8个计算结果。并且，在同一个时钟周期中，对8个输出结果进行比较，从中定位最大值，并保存结果。从第8个时钟周期开始，把本时钟周期的8个输出值和上一个时钟周期保存的最大值一起一共9个值进行比较，从中定位出新的最大值，并保存结果。

数据采样接收模块1的数据采样接收和CCK解调的过程是一个流水线结构，对第一个CCK符号进行解调的同时，对第二个CCK符号进行采样接收；对第二个CCK符号进行解调的同时，对第三个CCK符号进行采样接收。。。依次进行。这样，就必须满足这样一个约束条件，即在对一个CCK符号采样完成的时间内必须完成一个CCK符号的解调。对于图2的结构，也就是：

2倍的CCK解调时间2T_CCK+均衡时间T_EQU≤CCK符号采样时间T_sampling......(***)

CCK码片的速率是11Mbps，一个CCK符号包含8个码片，所以CCK符号速率为11/8＝1.375Mbps。根据IEEE-802.11b的传输速率特点，工作时钟通常是选则11MHz的整数倍，因此22MHz和44MHz是两种可以被选择的工作时钟。

当工作时钟选择为44MHz时，

T_CCK＝14CLOCK

T_EQU≤1CLOCK

$T_{\mathrm{sampling}}=\frac{1/1.375M}{1/44M}=32\mathrm{CLOCK}$

所以

2T_CCK+T_EQU≤30CLOCK＜32CLOCK

在工作时钟选用44MHz时，图3中的电路结构是可以满足要求的。在此条件下(工作时钟44MHz)，也可以考虑将两个第一基本乘加逻辑单元电路2-1复用在一起：采用4个第一基本乘加逻辑单元电路2-1进行复用运算，这样的电路结构就变为：

这样，在7个时钟内就可以完成一次CCK符号的解调。实际上，由于在第4，5，6，7时钟周期，每次都要输出16个计算结果，如果在同一个时钟周期(44MHz)内，要得到其最大值与其定位是比较困难的(在开发过程中中采用UMC_0.25um的工艺进行综合，发现很难满足Timing要求)，因此需要增加额外的保存延时电路，以实现最大值的定位提取。这样又会造成一个时钟周期的延时，所以，实际上是在8个时钟内完成一次CCK符号的解调。

由于对芯片低功耗设计的需要，在满足系统功能的前提下，往往希望能够降低时钟频率，在这种情况下，会考虑采用22MHz的工作时钟。

在工作时钟频率22MHz时，

$T_{\mathrm{sampling}}=\frac{1/1.375M}{1/22M}=16\mathrm{CLOCK}$

显然在这种情况下，由于时钟周期时间加倍，最大值的定位提取可以在同一个时钟周期内完成，因此解调一个CCK符号需要7个工作时钟：

T_CCK＝7CLOCK

T_EQU＝0CLOCK(由于时钟周期时间加倍，不需要单独占用一个时钟周期完成)

所以

2T_CCK+T_EQU＝14CLOCK＜16CLOCK

因此，将两个第一基本乘加逻辑单元电路2-1进行复用运算的电路结构适用于工作时钟22MHz的情况。

采用图5的互补码键控解调模块2，在一个时钟周期内，完成3步加法运算，不需要中间结果的缓存，直接计算出8个CCK最终输出结果，那么只要循环

在8个工作时钟周期内可以完成一次对一个CCK符号的解调，

在这种电路结构中，T_CCK＝8CLOCK，T_EQU＝0CLOCK

2T_CCK+T_EQU＝16CLOCK≤16CLOCK，

采用本发明实施例的译码电路，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量。对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现。以较小的电路规模和功耗高速高效的实现上面的公式(**)，完成互补码键控译码部分电路设计。

以上实施例仅用以说明本发明的技术方案而非限制，仅仅参照较佳实施例对本发明进行了详细说明。本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。

Claims (10)

1.一种互补码键控译码电路，其特征在于：所述译码电路包括数据采样接收模块(1)、互补码键控解调模块(2)、寄存比较模块(3)和状态控制器(4)，

所述数据采样接收模块(1)，用于依次对接收到的互补码键控CCK中的符号进行采样，并将采样获得的符号转换为码片；

所述互补码键控解调模块(2)，用于接收所述数据采样接收模块(1)发送的码片，并对所述的码片按照CCK编码调制规则进行相位旋转，遍历所有相位取值，利用相位取值对接收的码片进行相关，获得相关值；

所述寄存比较模块(3)，用于暂存相关值，并且通过比较所暂存的所有相关值获得最大相关峰和最大相关峰值所对应的相位取值；

所述状态控制器(4)，用于在互补码键控解调模块(2)遍历所有相位取值后，控制寄存比较模块(3)输出所述最大相关峰和最大相关峰值所对应的相位取值，并且在每一次获得所述最大相关峰和最大相关峰值后，清除寄存比较模块(3)暂存的所有相关值、最大相关峰和最大相关峰值所对应的相位取值。

2.如权利要求1所述的译码电路，其特征在于：所述CCK编码调制规则为：

CCK码片为(c₀，c₁，c₂，c₃，c₄，c₅，c₆，c₇)，则接收信号R_LIJK

其中

L，I，J，K＝0，1，2，3。

3.如权利要求1所述的译码电路，其特征在于：所述译码电路还包括均衡模块(5)，

所述均衡模块(5)用于根据寄存比较模块(3)输出的最大相关峰和最大相关峰值所对应的相位取值对所述数据采样接收模块(1)发送的码片做均衡处理，消除多径效应，获得均衡码片；

所述互补码键控解调模块(2)，接收所述均衡模块(5)发送的均衡码片，并对所述均衡码片按照CCK编码调制规则进行相位旋转，遍历所有相位取值，利用相位取值对接收的码片进行相关，获得相关值。

4.如权利要求1所述的译码电路，其特征在于：所述数据采样接收模块(1)，将采样获得的符号转换为并行码片。

5.如权利要求1所述的译码电路，其特征在于：

互补码键控解调模块(2)包括一阶解调电路、二阶解调电路及三阶解调电路，

其中一阶解调电路用于对输入的第n个码片分别进行

相位旋转，并将相位旋转的结果分别与第n+1个码片相加，输出一阶加和结果，其中n＝1，3，5，7；

二阶解调电路用于对第m个一阶解调电路输出的4个一阶加和结果分别进行

相位旋转，并将相位旋转的结果分别与第m+1个一阶解调电路输出的4个加和结果相加，输出二阶加和结果，其中m＝1，3；

三阶解调电路用于对第k个二阶解调电路输出的4个二阶加和结果进行

相位旋转，并将相位旋转的结果分别与第k+4个二阶解调电路输出的4个加和结果相加，输出相关值，其中k＝1，2，3，4。

6.如权利要求5所述的译码电路，其特征在于：

一阶解调电路包括(4)个第一基本乘加逻辑单元电路(2-1)，二阶解调电路包括8个第一基本乘加逻辑单元电路(2-1)，三阶解调电路包括16个第一基本乘加逻辑单元电路(2-1)，所述第一基本乘加逻辑单元电路(2-1)包括一个第一相位旋转电路和四个复数加法器，所述第一相位旋转电路用于对一路输入的数据进行

相位旋转，每个复数加法器分别与一路第一相位旋转电路的输出端相连，用于将一个相位旋转的结果与另一路输入的数据相加，输出加和结果。

7.如权利要求1所述的译码电路，其特征在于：

互补码键控解调模块(2)包括一阶解调电路、二阶解调电路和三阶解调电路，

其中一阶解调电路用于对输入的第n个码片按照时钟周期分别进行相位旋转，并将相位旋转的结果分别与第n+1个码片相加，依次输出一阶加和结果，其中n＝1，3，5，7；

二阶解调电路用于对第m个一阶解调电路输出的4个一阶加和结果按照时钟周期分别进行{0，π}和相位旋转，并将相位旋转的结果分别与第m+1个一阶解调电路输出的加和结果相加，依次输出二阶加和结果，其中m＝1，3；

三阶解调电路用于分别对第1组进行{0，π}和相位旋转获得4个二阶加和结果进行

相位旋转，并将相位旋转的结果分别与第2组进行{0，π}和

相位旋转获得二阶加和结果相加，输出相关值。

8.如权利要求7所述的译码电路，其特征在于：

一阶解调电路包括(4)个第二基本乘加逻辑单元电路(2-2)，二阶解调电路包括2个第三基本乘加逻辑单元电路(2-3)和2个第四基本乘加逻辑单元电路(2-4)，三阶解调电路包括2组解调电路，每组解调电路包括第五基本乘加逻辑单元电路(2-5)；

所述第二基本乘加逻辑单元电路(2-2)包括一个第二相位旋转电路和一个复数加法器，所述第三基本乘加逻辑单元电路(2-3)包括一个第三相位旋转电路和一个复数加法器，所述第四基本乘加逻辑单元电路(2-4)包括一个第四相位旋转电路和一个复数加法器，所述第五基本乘加逻辑单元电路(2-5)包括一个相位转换电路和一个复数加法器；

所述第二相位旋转电路用于按照时钟周期对一路输入的数据进行

相位旋转，所述第三相位旋转电路用于按照时钟周期对一路输入的数据进行{0，π}相位旋转，所述第四相位旋转电路用于按照时钟周期对一路输入的数据进行

相位旋转，所述复数加法器用于将一个相位旋转的结果与另一路输入的数据相加，输出加和结果；每组解调电路的4个相位转换电路分别用于将输入数据的相位转换

9.如权利要求8所述的译码电路，其特征在于：8个时钟周期内，所述第二相位旋转电路、第三相位旋转电路和第四相位旋转电路的相位关系为：在第一时钟周期中，第二相位旋转电路的相位为0，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第二时钟周期中，第二相位旋转电路的相位为0，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2；

在第三时钟周期中，第二相位旋转电路的相位为π/2，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第四时钟周期中，第二相位旋转电路的相位为π/2，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2；

在第五时钟周期中，第二相位旋转电路的相位为π，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第六时钟周期中，第二相位旋转电路的相位为π，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2；

在第七时钟周期中，第二相位旋转电路的相位为3π/2，第三相位旋转电路的相位为0，第四相位旋转电路的相位为π/2；

在第八时钟周期中，第二相位旋转电路的相位为3π/2，第三相位旋转电路的相位为π，第四相位旋转电路的相位为3π/2。

10.如权利要求6或8所述的译码电路，其特征在于：复数加法器由两个加法器组成，所述加法器分别用于实部和虚部的运算。

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