CN102938651A - 一种互补码键控解码的电路择优方法 - Google Patents

一种互补码键控解码的电路择优方法 Download PDF

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Abstract

本发明提供一种互补码键控解码的电路择优方法，互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现。以较小的电路规模和功耗高速高效的实现互补码键控译码部分电路设计。

Description

一种互补码键控解码的电路择优方法
技术领域
本发明涉及互补码键控解码器的电路择优技术, 具体地说是一种互补码键控解码的电路择优方法。
背景技术
CCK，即互补码键控，就是用一组互补码对数据进行编码调制，互补码可以以下公式表示为：
Figure 2012103855464100002DEST_PATH_IMAGE001
其中K为码字集合包含的码字数目，N为码字长度，p为2时表示二相码，p大于2时为多相码，在互补码键控解码器802.11b中采用的是p为4的四相码。互补码是当满足以下条件的码：
Figure 2012103855464100002DEST_PATH_IMAGE002
在互补码键控解码器802.11b中采用的四相码如以下公式（1）所示：
Figure DEST_PATH_IMAGE003
公式（1）中每个相位取值为的整数倍。
具体的编码规则如下：在信息传输率为5.5Mbit/s情况下，CCK调制使用四比特为一个符号
Figure 2012103855464100002DEST_PATH_IMAGE004
进行编码。前两个比特按表1对
Figure DEST_PATH_IMAGE005
进行差分编码，并且奇数符号的差分编码需要旋转π，整个数据流的第一个四比特符号计数为0，为偶数符号。如下表所示.
Figure 2012103855464100002DEST_PATH_IMAGE006
后两个比特的对应规则为：
在信息传输速率为11Mbps情况下，CCK调制使用八比特为一个符号
Figure 2012103855464100002DEST_PATH_IMAGE008
进行编码。
具体的编码规则如下：前两个比特的编码规则与5.5Mbit/s情况下的CCK调制编码相同，后面六比特分为三组，每一组两比特的相位映射规则相同，如表下所示，表中n = 1,2,3
Figure DEST_PATH_IMAGE009
CK编码只是11Mbps 数据速率的CCK编码的一个特例，因此在下面的CCK解调部分中，本文主要只对11Mbps数据速率的解调方法进行了详细的论述，5.5M的解调方法与此基本相同。
发明内容
本发明的目的是提供一种互补码键控解码的电路择优方法。
本发明的目的是按以下方式实现的，互补码键控的译码电路设计的规模和速度的优化，是通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码，以较小的电路规模和功耗高速高效，实现互补码键控译码部分电路设计，具体内容如下：
对CCK调制的接收信号，用所有的码字对接收数据进行相关，如果最大相关峰大于判决门限，则与该相关峰对应的码字即为解调出的码字，由于在互补码键控解码器802.11b中采用的码字的特殊性，在相关计算时可以采用快速沃尔什变换FWT,具体计算公式如下：
    设接收到的1个CCK符号中的8个码片为C1,C2,C3,C4,C5,C6,C7,C8,串行依次由左到右接收。则
Figure 2012103855464100002DEST_PATH_IMAGE010
     由上面的公式可知，相邻码片相差一个
Figure DEST_PATH_IMAGE011
，如果作相关运算的码字的相位
Figure 225277DEST_PATH_IMAGE011
与接收信号码字的相同，则在第一步运算中同相相加；在第二步运算中，由于码字每隔两个码片相差相位
Figure 2012103855464100002DEST_PATH_IMAGE012
，因此如果作相关运算的码字的
Figure 204734DEST_PATH_IMAGE012
与接收信号码字的相同，是同相相加；在第三步运算中由于码字千四个码片与后四个码片相差相位
Figure DEST_PATH_IMAGE013
，如果作相关运算的码字的
Figure 984472DEST_PATH_IMAGE013
与接收信号码字的相同，是同相相加；如果在最后一步计算中作相关运算的码字的与接收信号码字的相同，是同相相加，如果作相关运算的码字与接收信号码字相同，则是每一步都是同相相加，必然出现最大相关峰值，只要把L,I,J,K都从0-3遍历一遍，找到最大相关峰值以及其对应的
Figure 379681DEST_PATH_IMAGE014
,
Figure 256370DEST_PATH_IMAGE011
,
Figure 78833DEST_PATH_IMAGE012
,
Figure 345866DEST_PATH_IMAGE013
,进而根据编码时的对应规则得到d0，d1，d2，d3，d4，d5，d6，d7，从而实现CCK解调；
由公式看出，整个公式的计算都是围绕
Figure DEST_PATH_IMAGE015
八个复数的相位旋转和相加来进行的，而且相位旋转与相加是间隔有规律的，这就使得我们使用同一个较小结构的模块分时操作实现此算法成为可能，此外我们看到所有项都进行了
Figure 2012103855464100002DEST_PATH_IMAGE016
的相位旋转，此步运算并不改变相关峰值的位置和大小，因此可以省略，根据CCK编码调制规则，获得
Figure 607083DEST_PATH_IMAGE014
的方法可以由对相关峰值或复数的相位判断获得；整个CCK解调电路中一共有
Figure DEST_PATH_IMAGE017
个 bas_add模块；
如果只使用两个bas_add模块进行运算的话，需要进行14次复用，也就是完成一次对一个符号的CCK解调需要14个工作时钟周期，前面的数字表示是在第几个时钟周期调用模块完成计算；
采取这样的结构，就必须保存前6个时钟周期的运算结果，第1个时钟周期的运算结果在第5个时钟周期运算结束后被释放，第2个时钟周期的运算结果在第6个时钟周期运算结束后被释放；因此，存储器一共只需要设定设定8组，每组4个，如果不考虑截位的话，设输入码片的位宽为N，则每个存储器的位宽应该是2*（N+2）复数,这样一共需要8 4 2(N+2)个存储单元，这样小规模的存储用寄存器实现就可以了，就不用考虑使用ram；
从第7个时钟开始陆续输出64个最终计算结果，每个时钟周期输出8个计算结果，并且，在同一个时钟周期中，对8个输出结果进行比较，从中定位最大值，并保存结果，从第8个时钟周期开始，把本时钟周期的8个输出值和上一个时钟周期保存的最大值一起一共9个值进行比较，从中定位出新的最大值，并保存结果；
状态控制寄存器STATE_ctrl在每一次对一个CCK符号进行解调之前，对Save_temp寄存器清0，并且在第14个时钟周期结束的时候输出CCK解调结果Max_value,和
Figure 2012103855464100002DEST_PATH_IMAGE018
，根据复数Max_value与正实轴的相位差得到
Figure DEST_PATH_IMAGE019
，从而由
Figure 2012103855464100002DEST_PATH_IMAGE020
,根据前面叙述的编码规则得到
Figure DEST_PATH_IMAGE021
，实现CCK解调。
本发明提出的互补码键控的译码实现的电路设计实现方法。互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现。对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元。对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量。对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现，以较小的电路规模和功耗高速高效的实现上面的公式(2)，完成互补码键控译码部分电路设计；
具体设计步骤如下：
1）根据互补码键控特性简化出最基本2输入4输出，遍历一级相位的一级基本乘加逻辑电路单元模块；
2）根据互补码键控特性使用多个一级基本逻辑电路单元模块构建出整个译码电路结构；
3）根据整个译码电路结构划分出双逻辑单元结构，双逻辑单元结构由两个一级基本逻辑单元结构组成；
4）每个时钟周期使用两个双逻辑单元结构；
5）每个时钟周期内使用多个双逻辑单元结构；
6）在多个时钟周期内复用双逻辑单元结构和一级基本逻辑单元结构；
7）根据整体设计完成译码需要的时钟周期数要求和时钟频率要求选择每个时钟周期选择的双逻辑单元结构数量和一级基本逻辑单元结构数量；
8）在时钟周期数和时钟频率的要求下均衡考虑，选择合适的结构；
9）根据互补码键控特性构建二输入8输出，遍历三级相位的三级基本逻辑单元结构；
10）在多个时钟复用三级基本逻辑单元结构，完成整个译码过程；
11）根据时钟频率和时钟周期数要求，均衡考虑选择三级基本逻辑单元结构还是一级基本逻辑单元结构来作为实现整个电路的基本单元。
本发明的有益效果是：给出了完整的互补码键控电路设计解决方案，实现了基本电路单元的模块化设计，有良好的可扩展性，适合大规模电路的模块化设计，提出了针对低成本和高效率的不同的设计电路结构和实现方法，针对于不同的设计目标可以有不同选择，给定了各种电路结构选择的方法，利用各种结构不同优点，有针对性的对于不同的需要选择对应的电路结构加以实现。
附图说明
图1是CCK解调所要实现的电路结构示意图；
图2是一级基本乘加逻辑单元电路结构示意图；
图3是对应图2的实际电路结构示意图；
图4是每个编号对应一个双逻辑单元结构示意图；
图5是状态控制寄存器STATE_ctrl的工作流程图。
具体实施方式
 参照说明书附图对本发明的方法作以下详细地说明。
互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现。对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元。对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量。对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现，以较小的电路规模和功耗高速高效的实现上面的公式(2)，完成互补码键控译码部分电路设计；
对CCK调制的接收信号，用所有的码字对接收数据进行相关，如果最大相关峰大于判决门限，则与该相关峰对应的码字即为解调出的码字。由于在互补码键控解码器802.11b中采用的码字的特殊性，在相关计算时可以采用快速沃尔什变换(FWT),具体计算公式如下：
    设接收到的1个CCK符号中的8个码片为
Figure 2012103855464100002DEST_PATH_IMAGE022
,串行依次由左到右接收，则
Figure DEST_PATH_IMAGE023
由上面的公式(2)和公式（1）可知，相邻码片相差一个
Figure 2012103855464100002DEST_PATH_IMAGE024
，如果作相关运算的码字的相位与接收信号码字的相同，则在第一步运算中同相相加；在第二步运算中，由于码字每隔两个码片相差相位
Figure DEST_PATH_IMAGE025
，因此如果作相关运算的码字的
Figure 895424DEST_PATH_IMAGE025
与接收信号码字的相同，是同相相加；在第三步运算中由于码字千四个码片与后四个码片相差相位
Figure 2012103855464100002DEST_PATH_IMAGE026
，如果作相关运算的码字的
Figure 712070DEST_PATH_IMAGE026
与接收信号码字的相同，是同相相加；如果在最后一步计算中作相关运算的码字的
Figure DEST_PATH_IMAGE027
与接收信号码字的相同，是同相相加。如果作相关运算的码字与接收信号码字相同，则是每一步都是同相相加，必然出现最大相关峰值。只要把L,I,J,K都从0~3遍历一遍，必然可以找到最大相关峰值以及其对应的
Figure 449082DEST_PATH_IMAGE027
,
Figure 972467DEST_PATH_IMAGE024
,
Figure 464629DEST_PATH_IMAGE025
,
Figure 706254DEST_PATH_IMAGE026
,进而可以根据编码时的对应规则得到
Figure 2012103855464100002DEST_PATH_IMAGE028
，从而实现CCK解调。
由（**）式我们可以看出，整个公式的计算都是围绕
Figure DEST_PATH_IMAGE029
八个复数的相位旋转和相加来进行的，而且相位旋转与相加是间隔有规律的，这就使得我们使用同一个较小结构的模块分时操作实现此算法成为可能。此外我们可以看到所有项都进行了
Figure 2012103855464100002DEST_PATH_IMAGE030
的相位旋转，此步运算并不改变相关峰值的位置和大小，因此可以省略。根据CCK编码调制规则，获得的方法可以由对相关峰值（复数）的相位判断获得。
图1就是CCK解调所要实现的电路结构，也就是公式(2)所描述的结构。由图1可知，整个运算结构都是由最基本的运算结构，如图2所组成的：
     图3中表示需要进行相位旋转；
Figure DEST_PATH_IMAGE033
表示不需要进行相位旋转；
     图3就是对应图2的实际电路结构图，由一个相位旋转函数(Demax)和4个复数加法器（8个加法器）构成，这里把这个模块简称为bas_add。
从图1可知，整个CCK解调电路中一共有
Figure 2012103855464100002DEST_PATH_IMAGE034
个 bas_add模块。
  如果只使用两个bas_add模块进行运算的话，需要进行14次复用，也就是完成一次对一个符号的CCK解调需要14个工作时钟周期。电路结构如图4所示，前面的数字表示是在第几个时钟周期调用模块完成计算。
采取这样的结构，就必须保存前6个时钟周期的运算结果，第1个时钟周期的运算结果在第5个时钟周期运算结束后被释放，第2个时钟周期的运算结果在第6个时钟周期运算结束后被释放。因此，存储器一共只需要设定设定8组，每组4个，如果不考虑截位的话，设输入码片的位宽为N，则每个存储器的位宽应该是2*（N+2）（复数）,这样一共需要8 
Figure DEST_PATH_IMAGE035
4 2(N+2)个存储单元。这样小规模的存储用寄存器实现就可以了，也可以考虑使用ram，但作者本人认为没有太大的必要。
从第7个时钟开始陆续输出64个最终计算结果，每个时钟周期输出8个计算结果。并且，在同一个时钟周期中，对8个输出结果进行比较，从中定位最大值，并保存结果。从第8个时钟周期开始，把本时钟周期的8个输出值和上一个时钟周期保存的最大值一起一共9个值进行比较，从中定位出新的最大值，并保存结果。具体设计电路如图5所示：
在图5中，状态控制寄存器(STATE_ctrl)在每一次对一个CCK符号进行解调之前，对Save_temp寄存器清0，并且在第14个时钟周期结束的时候输出CCK解调结果（Max_value,和）。根据复数Max_value与正实轴的相位差可以得到
Figure DEST_PATH_IMAGE037
，从而由
Figure 2012103855464100002DEST_PATH_IMAGE038
,根据前面叙述的编码规则得到
Figure DEST_PATH_IMAGE039
，实现CCK的解调。
 除说明书所述的技术特征外，均为本专业技术人员的已知技术。

Claims (1)

1.一种互补码键控解码器的电路择优方法, 其特征在于互补码键控的译码电路设计的规模和速度的优化，是通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码，以较小的电路规模和功耗高速高效，实现互补码键控译码部分电路设计，具体内容如下：
对CCK调制的接收信号，用所有的码字对接收数据进行相关，如果最大相关峰大于判决门限，则与该相关峰对应的码字即为解调出的码字，由于在互补码键控解码器802.11b中采用的码字的特殊性，在相关计算时可以采用快速沃尔什变换FWT,具体计算公式如下：
设接收到的1个CCK符号中的8个码片为C1,C2,C3,C4,C5,C6,C7,C8,串行依次由左到右接收，则
Figure 414172DEST_PATH_IMAGE002
 由上面的公式可知，相邻码片相差一个
Figure 546207DEST_PATH_IMAGE003
，如果作相关运算的码字的相位
Figure 448304DEST_PATH_IMAGE004
与接收信号码字的相同，则在第一步运算中同相相加；在第二步运算中，由于码字每隔两个码片相差相位
Figure 742013DEST_PATH_IMAGE005
，因此如果作相关运算的码字的
Figure 627930DEST_PATH_IMAGE005
与接收信号码字的相同，是同相相加；在第三步运算中由于码字千四个码片与后四个码片相差相位
Figure 422710DEST_PATH_IMAGE006
，如果作相关运算的码字的
Figure 216133DEST_PATH_IMAGE007
与接收信号码字的相同，是同相相加；如果在最后一步计算中作相关运算的码字的
Figure 539798DEST_PATH_IMAGE008
与接收信号码字的相同，是同相相加，如果作相关运算的码字与接收信号码字相同，则是每一步都是同相相加，必然出现最大相关峰值，只要把L,I,J,K都从0~3遍历一遍，找到最大相关峰值以及其对应的，
Figure 58953DEST_PATH_IMAGE004
，
Figure 201221DEST_PATH_IMAGE005
，
Figure 836733DEST_PATH_IMAGE006
，进而根据编码时的对应规则得到d0，d1，d2，d3，d4，d5，d6，d7，从而实现CCK解调；
由公式看出，整个公式的计算都是围绕
Figure 431662DEST_PATH_IMAGE009
八个复数的相位旋转和相加来进行的，而且相位旋转与相加是间隔有规律的，这就使得我们使用同一个较小结构的模块分时操作实现此算法成为可能，此外我们看到所有项都进行了
Figure 833825DEST_PATH_IMAGE010
的相位旋转，此步运算并不改变相关峰值的位置和大小，因此可以省略，根据CCK编码调制规则，获得
Figure 312823DEST_PATH_IMAGE008
的方法可以由对相关峰值或复数的相位判断获得；整个CCK解调电路中一共有4（
Figure 634083DEST_PATH_IMAGE011
）＋8（
Figure 467041DEST_PATH_IMAGE012
）＋16（
Figure 266370DEST_PATH_IMAGE013
）= 28个 bas_add模块；
如果只使用两个bas_add模块进行运算的话，需要进行14次复用，也就是完成一次对一个符号的CCK解调需要14个工作时钟周期，前面的数字表示是在第几个时钟周期调用模块完成计算；
采取这样的结构，就必须保存前6个时钟周期的运算结果，第1个时钟周期的运算结果在第5个时钟周期运算结束后被释放，第2个时钟周期的运算结果在第6个时钟周期运算结束后被释放；因此，存储器一共只需要设定设定8组，每组4个，如果不考虑截位的话，设输入码片的位宽为N，则每个存储器的位宽应该是2*（N+2）复数,这样一共需要8 
Figure 868383DEST_PATH_IMAGE014
4
Figure 360545DEST_PATH_IMAGE014
2(N+2)个存储单元，这样小规模的存储用寄存器实现就可以了，就不用考虑使用ram；
从第7个时钟开始陆续输出64个最终计算结果，每个时钟周期输出8个计算结果，并且，在同一个时钟周期中，对8个输出结果进行比较，从中定位最大值，并保存结果，从第8个时钟周期开始，把本时钟周期的8个输出值和上一个时钟周期保存的最大值一起一共9个值进行比较，从中定位出新的最大值，并保存结果；
状态控制寄存器STATE_ctrl在每一次对一个CCK符号进行解调之前，对Save_temp寄存器清0，并且在第14个时钟周期结束的时候输出CCK解调结果Max_value,和
Figure 415219DEST_PATH_IMAGE015
，根据复数Max_value与正实轴的相位差得到，从而由
Figure 675092DEST_PATH_IMAGE017
,根据前面叙述的编码规则得到
Figure 603734DEST_PATH_IMAGE018
，实现CCK解调；
本发明提出的互补码键控的译码实现的电路设计实现方法，互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现，以较小的电路规模和功耗高速高效的实现上面的公式(2)，完成互补码键控译码部分电路设计；
具体设计步骤如下：
1）根据互补码键控特性简化出最基本2输入4输出，遍历一级相位的一级基本乘加逻辑电路单元模块；
2）根据互补码键控特性使用多个一级基本逻辑电路单元模块构建出整个译码电路结构；
3）根据整个译码电路结构划分出双逻辑单元结构，由两个一级基本逻辑单元结构组成；
4）每个时钟周期使用两个双逻辑单元结构；
5）每个时钟周期内使用多个双逻辑单元结构；
6）在多个时钟周期内复用双逻辑单元结构和一级基本逻辑单元结构；
7）根据整体设计完成译码需要的时钟周期数要求和时钟频率要求选择每个时钟周期选择的双逻辑单元结构数量和一级基本逻辑单元结构数量；
8）在时钟周期数和时钟频率的要求下均衡考虑，选择合适的结构；
9）根据互补码键控特性构建二输入8输出，遍历三级相位的三级基本逻辑单元结构；
10）在多个时钟复用三级基本逻辑单元结构，完成整个译码过程；
11）根据时钟频率和时钟周期数要求，均衡考虑选择三级基本逻辑单元结构还是一级基本逻辑单元结构来作为实现整个电路的基本单元。
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