KR100954349B1 - 고밀도 서브-리쏘그래픽 피쳐의 제조 방법 - Google Patents

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Abstract

고밀도 서브-리쏘그래픽 피쳐를 제조하는 방법이 개시되어 있다. 본 방법은 기판(11,71)에 의해 수반되는 피쳐의 수직 측벽 표면 상에 다수의 서브-리쏘그래픽 스페이서(33,53,83,93)를 형성하기 위해 서브-리쏘그래픽 스페이서 형성 및 대머신 프로세스를 포함하는 공통 마이크로전자 프로세스를 사용한다. 서브-리쏘그래픽 스페이서(33,53,83,93)는 리쏘그래픽 시스템의 최소 분해능(λ)보다 작은 주기를 가진다. 서브-리쏘그래픽 스페이서(33,53,83,93)를 포함하여, 리쏘그래픽 시스템의 최소 분해능(λ) 내의 피쳐 밀도는 재료를 순차적으로 증착하고 증착된 재료의 수평 표면을 선택적으로 제거하도록 이방성 에칭함으로써 증가될 수 있다. 선택적으로, 스페이서 재료는 컨포멀하게 증착될 수 있다.

Description

고밀도 서브-리쏘그래픽 피쳐의 제조 방법{METHOD OF FABRICATING HIGH DENSITY SUB-LITHOGRAPHIC FEATURES ON A SUBSTRATE}
도 1a는 리쏘그래픽 시스템의 최소 분해능의 두 배의 주기를 가진, 기판 상에 라인 피쳐를 구비한 종래의 기판의 단면도,
도 1b는 종래의 제어된 측면 에칭 프로세서가 라인 폭을 감소시키는 데 사용된 후의 도 1a의 단면도,
도 2a는 리쏘그래픽 시스템의 최소 분해능의 두 배의 주기를 가진 피쳐를 갖는, 그레이팅을 구비한 종래의 기판의 단면도,
도 2b는 종래의 제어된 측면 에칭 프로세서가 피쳐 폭을 감소시키는 데 사용된 후의 도 2a의 단면도,
도 3a는 본 발명에 따른 마스크 층의 포토리쏘그래픽 패터닝의 단면도,
도 3b는 본 발명에 따른 에칭 프로세스 후의 도 3a의 마스크 층의 단면도,
도 3c 및 도 3d는 본 발명에 따른 에칭 후 최소 피쳐 크기를 갖는 피쳐를 포함하는 기판의 단면도,
도 4는 본 발명에 따라 증착된 스페이서 재료의 단면도,
도 5는 본 발명에 따라 이방성 에칭 프로세스에 의해 형성된 서브-리쏘그래 픽 스페이서의 단면도,
도 6은 본 발명에 따라 도 5의 서브-리쏘그래픽 스페이서 위에 증착된 또 다른 증착된 스페이서 재료의 단면도,
도 7은 본 발명에 따라 이방성 에칭 프로세스에 의해 형성된 부가적인 서브-리쏘그래픽 스페이서의 단면도,
도 8 및 도 10은 본 발명에 따른 증착 프로세스 후의 인레이드 재료의 단면도,
도 9 및 도 11은 본 발명에 따라 평탄화 프로세스에 의해 형성된 인레이드 스페이서의 단면도,
도 12a 및 도 12b는 본 발명에 따라 기판에 의해 수반되는 피쳐의 형성을 도시하는 단면도,
도 13은 본 발명에 따라 증착된 스페이서 재료의 단면도,
도 14는 본 발명에 따라 이방성 에칭 프로세스에 의해 형성된 서브-리쏘그래픽 스페이서의 단면도,
도 15는 본 발명에 따라 이방성 에칭 프로세스에 의해 형성된 부가적인 서브-리쏘그래픽 스페이서의 단면도.
도면의 주요 부분에 대한 부호의 설명
10,20 : 피쳐 14 : 수평 표면
16 : 수직 측벽 표면 18,19 : 이미지
33 : 스페이서 105 : 스페이스
본 발명은 기판 상에 고밀도 서브-리쏘그래픽 피쳐(high density sub-lithographic features)를 제조하는 방법에 관한 것으로, 좀 더 구체적으로 기판 상에 다수의 서브-리쏘그래픽 스페이서(spacers)를 형성하기 위해 공통 마이크로전자 프로세싱 기술을 이용하여 기판 상에 고밀도 서브-리쏘그래픽 피쳐를 제조하는 방법에 관한 것인데, 여기서 리쏘그래픽 시스템의 최소 분해능(minimum resolution) 내에서, 피쳐 밀도는 두배 이상 증가될 수 있다.
마이크로전자 산업에서 기판 상에 피쳐를 패터닝하는 표준 방법은 쉽게 이해되는 포토리쏘그래픽 프로세스(photolithographic process)를 사용한다. 전형적으로, 포토레지스터 층은 기판 재료 상에 코팅되고, 후속하여 포토레지스트는 마스크를 통해 광원에 노출된다. 마스크는 포토레지스트에 전달될 라인 및 스페이스와 같은 패터닝된 피쳐를 포함한다. 포토레지스트가 노출된 후, 포토레지스트는 용매(solvent)에 담가져 포토레지스트에 전달된 패턴을 규정한다. 이러한 프로세스에 의해 생성된 패턴은 전형적으로 포토레지스트를 노출시키는 데 사용된 광원의 광 파장에 의해 궁극적으로 제한되는 포토리쏘그래픽 정렬 도구(photolithographic alignment tool)의 최소 분해능(λ)보다 더 큰 라인 폭에 제한을 받는다. 여기서, 당업계의 포토리쏘그래픽 정렬 도구의 상태는 약 100.0 nm만큼 작은 라인 폭을 프린트할 수 있다.
포토레지스트로 패터닝된 피쳐는 예를 들어 반응성 이온 에칭, 이온 밀링, 플라즈마 에칭 또는 화학적 에칭과 같은 잘 알려진 마이크로전자 프로세스를 사용하여 기판 재료로 전달된다. 표준 반도체 프로세스 방법을 사용하여, 폭(λ)의 라인 또는 주기(2λ)의 그레이팅(gratings)(즉, 라인-스페이스 시퀀스)이 생성될 수 있다.
그러나, 다수의 적용예에 있어서, 라인 폭 또는 주기를 가능한 한 작게하는 것이 유리하다. 보다 작은 라인 폭 또는 주기는 보다 높은 성능 및/또는 보다 높은 밀도 회로로 나타난다. 그러므로, 마이크로전자 산업은 포토리쏘그래픽 시스템의 최소 분해능을 감소시켜 패터닝된 기판 상의 라인 폭 또는 주기를 감소시키는 것을 지속적으로 추구하고 있다. 성능 및/또는 밀도의 증가는 상당한 경제적 이점일 수 있는데 그 이유는 전자 산업은 보다 빠르고 보다 작은 전자 장치에 의해 이끌어져왔기 때문이다.
도 1a에 있어서, 최소 피쳐 크기(λ)보다 좁은 라인을 제조하는 종래의 방법은 기판 재료를 패터닝하는 데 사용되는 에칭 프로세스를 제어하는 단계를 포함한다. 기판(101)은 라인(103)을 패터닝하는 데 사용되는 리쏘그래픽 시스템의 최소 분해능(λ)보다 크거나 동일한 최소 피쳐 크기(λ)를 갖는 라인(103)을 포함한다. 리쏘그래픽 시스템의 최소 분해능(λ)으로 인해, 라인(103)은 λ보다 또한 크거나 동일한 스페이스(105)에 의해 이격될 것이다. 도 1a에 있어서, 라인(103) 및 스페 이스(105) 패턴은 주기(2λ)를 가진다. 따라서, 주기(2λ) 내에서 피쳐 밀도는 2, 즉 하나의 라인 피쳐(103)와 하나의 스페이스 피쳐(105)가 존재한다. 이와 유사하게, 거리(λ) 내에서, 피쳐 밀도는 1, 즉 거리(λ) 내에 라인(103) 또는 스페이스(105) 둘 중 하나가 존재한다.
도 1b에서, 라인(103)은 에칭 이전의 라인(103)의 수직 측벽(S)(화살표 e 참조)이 λ보다 작은(즉, < λ) 감소된 폭까지 측방향으로 후퇴하도록, 제어된 측면 플라즈마 에칭(controlled lateral plasma etching)에 의해 그 제각기의 폭이 λ보다 작은 폭으로 감소하게 된다. 그러나, 라인(103)의 밀도는 위의 방법에 의해 증가되지 않는다. 사실, 측면 에칭으로 인해, 라인(103)은 λ보다 좁게(즉, < λ) 되고, 스페이스(105)는 수직 측벽(S)의 후퇴로 인해 λ보다 넓게(즉, > λ)된다. 그 결과, 주기(2λ) 내의 피쳐(103,105) 밀도는 여전히 2이고, 거리(λ) 내의 피쳐 밀도는 여전히 1이다.
이와 유사하게, 도 2a에 있어서, 기판(107)의 피쳐는 λ보다 크거나 동일한 피쳐 크기를 갖는 라인(111) 및 스페이스(113)를 갖는 그레이팅(109)을 포함한다. 주기(2λ)내에서, 피쳐(111,113)의 수는 두 개이고, 거리(λ) 내의 피쳐 밀도는 여전히 1이다.
도 2b에 있어서, 제어된 측면 플라즈마 에칭 후, 수직 측벽(S)은 후퇴하여 그 최종 결과는 스페이스(113)가 λ보다 넓어지고(즉,> λ) 라인(111)은 λ보다 좁아진다(즉, < λ). 앞서와 같이, 주기(2λ) 내의 피쳐(111,113) 밀도는 여전히 2이고, 거리(λ)내의 피쳐 밀도는 여전히 1이다.
그러므로, 리쏘그래픽 시스템의 최소 분해능보다 좁은 폭을 가진 서브-리쏘그래픽형 피쳐(sub-lithographic sized features)를 제조하는 방법이 필요하다. 또한 리쏘그래픽 시스템의 최소 분해능 내에서 피쳐 밀도를 증가시키는 서브-리쏘그래픽형 피쳐를 제조하는 방법이 필요하다.
본 발명의 고밀도 서브-리쏘그래픽 피쳐를 제조하는 방법은 서브-리쏘그래픽 스페이서 형성(sub-lithgraphic spacer formation) 및 대머신 프로세스(Damascene processes)를 포함하는 공통 마이크로전자 프로세스를 이용해 기판 상에 다수의 서브-리쏘그래픽 스페이서를 형성함으로써 앞서 언급한 문제들을 해결한다. 서브-리쏘그래픽 스페이서는 리쏘그래픽 시스템의 최소 분해능보다 작은 주기를 가진다. 마이크로전자 프로세싱 용어에 있어서, 스페이서는 기판 상의 피쳐의 수직 측벽을 커버하는 막이다. 대머신 프로세싱은 제 2 재료에 규정된 함몰부분에 제 1 재료를 증착시키고, 후속하여 평탄화 프로세스를 통해 제 1 재료의 일부분을 제거함으로써 제 2 재료의 매트릭스에 제 1 재료의 인레이드 패턴(inlaid pattern)을 생성하는 기술에 관한 것이다. 예를 들어, 화학 기계적 평탄화(CMP)와 같은 평탄화 프로세스는 제 1 재료를 제거 및 평탄화하는 데 사용될 수 있다.
서브-리쏘그래픽 스페이서를 포함하여, 리쏘그래픽 시스템의 최소 분해능 내의 피쳐 밀도는 본 발명의 방법에 의해 증가된다. 또한, 리쏘그래픽 시스템의 최소 분해능 내의 피쳐 밀도는 재료를 순차적으로 증착하고 후속하여 증착된 재료의 수평 표면을 선택적으로 제거하도록 이방성 에칭함으로써 더 증가될 수 있다. 재료의 증착은 증착된 재료의 수평 두께 및 수직 두께가 실질적으로 서로 동일한 컨포멀 증착(conformal depositions)일 수 있다.
본 발명의 다른 측면 및 장점은 본 발명의 원리를 예를 들어 도시하는 첨부된 도면과 연계된 후속하는 상세한 설명으로부터 분명해질 것이다.
후술하는 상세한 설명 및 몇몇 도면에 있어서, 동일한 요소는 동일한 참조 번호로 식별된다.
예시 목적을 위해 도면에 도시된 바와 같이, 본 발명은 고밀도 서브-리쏘그래픽 피쳐를 제조하는 방법으로 구현된다. 이 방법은 기판 상에 마스크 층을 증착하고, 그 후 마스크 층을 패터닝하는 데 사용되는 리쏘그래픽 시스템의 최소 분해능보다 크거나 동일한 최소 피쳐 크기를 포함하는 이미지를 규정하도록 마스크 층을 패터닝하는 단계를 포함한다. 이 마스크 층은 기판 상에 이미지를 전송하도록 에칭되어 기판 상의 피쳐를 규정한다. 이 피쳐는 최소 피쳐 크기를 포함하고, 수평 표면 및 수직 측벽 표면도 포함한다.
스페이서 재료는 스페이서 재료가 수평 표면과 수직 측벽 표면을 커버하도록 피쳐 상에 증착된다. 이 증착은 스페이서 재료가 최소 피쳐 크기보다 작은 사전결정된 두께를 가질 때까지 계속된다.
최소 피쳐 크기 내의 피쳐 밀도는 수평 표면으로부터 스페이서 재료를 선택 적으로 제거하도록 스페이서 재료를 이방성 에칭함으로써 증가된다. 그 결과, 스페이서 재료는 수직 측벽 표면 상에 남게되고, 수직 측벽 표면과 접촉하고 수직 측벽 표면의 바깥쪽으로 수평으로 연장되는 다수의 서브-리쏘그래픽 스페이서를 규정한다. 서브-리쏘그랙픽 스페이서는 최소 피쳐 크기보다 작은 두께를 포함한다. 따라서, 최소 피쳐 크기 내의 피쳐 밀도는 2.0보다 더 크다. 이 밀도는 피쳐 및 서브-리쏘그래픽 스페이서를 포함한다.
선택적으로, 최소 피쳐 크기 내의 피쳐 밀도는 위에서 언급한 증착 및 이방성 에칭 단계를 반복하여 앞서 규정된 서브-리쏘그래픽 스페이서 상에 부가적인 서브-리쏘그래픽 스페이서를 규정함으로써 더 증가될 수 있다. 부가적인 서브-리쏘그래픽 스페이서는 또한 최소 피쳐 크기보다 작은 두께를 포함한다.
도 3a에 있어서, 마스크 층(17)은 기판(11)의 표면(12) 상에 증착된다. 이 마스크 층(17)은 예를 들어 포토레지스트 재료 층일 수 있다. 마스크 층(17)은 최소 피쳐 크기(λ)를 포함하는 이미지를 마스크 층(17) 내에 규정하도록 패터닝된다. 최소 피쳐 크기(λ)는 마스크 층(17)을 패터닝하는 데 사용되는 리쏘그래픽 시스템의 최소 분해능보다 크거나 동일하다. 예를 들어, 리쏘그래픽 시스템은 종래의 포토리쏘그래픽 시스템일 수 있고, 최소 분해능은 포토리쏘그래픽 시스템에 수반되고 마스크 층(17) 상에 이미지를 투사하는 데 사용되는 광원의 파장에 의해 결정될 수 있다.
도 3a를 다시 참조하면, 마스크(21)는 리쏘그래픽 시스템의 최소 분해능보다 크거나 동일한 최소 피쳐 크기(λ)를 갖는 피쳐(23,25)를 수반한다. 마스크(21)는 광원(도시되어 있지 않음)에 의해 조명되고 그 광의 일부분(43)은 불투명한 피쳐(23)에 의해 차단되고 그 광의 또 다른 부분(41)은 투명한 피쳐(25)를 통해 통과되고 마스크 층(17)을 노출시킨다.
도 3b에 있어서, 마스크 층(17)이 에칭된 후 광(41)에 노출되는 마스크 층(17)의 일부분이 남게되고, 마스크 층(17)이 에칭된 후 광에 노출되지 않은 부분은 제거된다. 에칭 후, 이미지(18,19)는 마스크 층(17)에 규정된다. 이 이미지들(18,19)은 또한 최소 피쳐 크기(λ)를 포함한다. 예를 들어, 이미지(18,19)는 광(41)에 노출되지 않은 마스크 층(17)의 일부분을 용해하는 용매 속에 넣음으로써 규정될 수 있다. 그 결과, 용해된 부분은 이미지(18)를 형성하고 용해되지 않은 부분은 이미지(19)를 형성한다.
도 3c에 있어서, 이미지(19)는 기판(11)의 표면(12)의 일부분을 커버하는 반면, 이미지(18)는 표면(12)과 일치한다. 그 후 이미지(18,19)는 기판을 에칭함으로써 기판(11)에 전달되어 피쳐(10,20)를 규정한다. 피쳐(10,20)는 최소 피쳐 크기(λ)를 포함한다. 피쳐(20)는 수직 측벽 표면(16)과 수평 표면(14)을 갖는 트렌치인 반면, 피쳐(10)는 또한 수직 측벽 표면(16)과 수평 표면(12)을 갖는 라인이다. 피쳐(10,20)가 최소 피쳐 크기(λ)를 포함하기 때문에, 피쳐들의 반복 간의 최소 주기는 2λ이다.
따라서, 도 3d에 있어서, 거리(λ)내에, 일(즉,1.0)에 해당하는 피쳐 밀도, 즉 단일 피쳐(10) 또는 단일 피쳐(20)가 존재한다. 다른 한편으로, 주기(2λ) 내에, 이(즉, 2.0)에 해당하는 피쳐 밀도 즉, 피쳐(10)와 피쳐(20)가 존재한다.
도 4에 있어서, 스페이서 재료(31)는 수평 표면(12,14)과 수직 측벽 표면(16) 상에 증착된다. 스페이서 재료(31)의 증착은 스페이서 재료(31)가 최소 피쳐 크기(λ)보다 작은 사전결정된 두께(tH,tV)를 가질 때까지 계속된다. 즉, 수평 표면(12,14) 상의 스페이서 재료(31)의 두께(tH)는 λ보다 작고(tH < λ), 수직 측벽 표면(16) 상의 스페이서 재료의 두께(tV)는 λ보다 작다(tV < λ). 예를 들어, 최소 피쳐 크기(λ)의 포토리쏘그래픽 프로세스에 있어서, 수평 및 수직 측벽 두께(tH,tV)는 전형적으로 약 0.1λ 내지 약 0.5λ범위에 존재한다. 두께(tH ,tV)는 서로 동일할 필요는 없다(즉, tH≠tV).
본 명세서에서 설명된 모든 실시예에 대해 이하에서 설명되는 바와 같이, 스페이서 재료(스페이서 재료(31)를 포함함) 및 인레이드 스페이서(inlaid spacer)는 수평 및 수직 측벽 두께(tH,tV)가 실질적으로 서로 동일하도록 컨포멀하게(conformally) 증착될 수 있다(도 4 내지 도 7 및 도 13 내지 도 15를 참조). 즉, tH=tV이다. 또한, 최소 피쳐 크기(λ) 내의 피쳐 밀도를 증가시키는 순차적 증착도 컨포멀 증착일 수 있다. 또한, 스페이서 재료의 증착은 tH ≠tV인 비-컨포멀 증착과 tH=tV인 컨포멀 증착의 결합일 수 있다.
스페이서 재료(31)를 증착하는 기술은 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 플레이팅(plating) 및 원자 층 증착(ALD)을 포 함하나 여기에 제한되지 않는다.
도 5에 있어서, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 수평 표면(12,14)으로부터 스페이서 재료(31)를 선택적으로 제거하도록 스페이서 재료(31)를 이방성 에칭함으로써 증가된다. 그러나, 스페이서 재료(31)는 수직 측벽 표면(16) 상에 남겨지고 수직 측벽 표면(16)과 접촉하고 그 바깥쪽으로 연장되는 다수의 서브-리쏘그래픽 스페이서(33)를 규정한다. 서브-리쏘그래픽 스페이서(33)는 서브-리쏘그래픽한데 그 이유는 그들의 두께(tV)가 최소 피쳐 크기(λ)보다 작기 때문이다(즉, tV < λ).
이방성 에칭 후, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 3, 즉 두 개의 서브-리쏘그래픽 스페이서(33)와 하나의 피쳐(24)가 존재한다(즉, 피쳐(24)는 스페이서들(33) 간의 스페이스임. 도 5의 참조 번호(S)를 참조). 따라서, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 2.0보다 크다. 이와 유사하게, 주기(2λ) 내의 피쳐 밀도는 4, 즉 두개의 서브-리쏘그래픽 스페이서(33), 하나의 피쳐(24) 및 하나의 피쳐(10)가 존재한다(도 5의 참조 번호(D)를 참조). 따라서, 주기(2λ) 내의 피쳐 밀도는 3.0보다 크다.
서브-리쏘그래픽 스페이서(33)는 수직 측벽 표면(22)을 가진다. 피쳐(24)의 수직 측벽 표면(22) 간의 거리(λS)는 최소 피쳐 크기(λ)보다 작다(λS < λ). 또한, 피쳐(24) 내의 수직 측벽 표면(22) 간의 거리(λP)는 최소 피쳐 크기(λ)보다 작다(λP < λ). 그 결과, 이하에서 설명되는 바와 같이, 인레이드 스페이서는 거 리(λS)를 선택적으로 채울 수 있고, 또한 최소 피쳐 크기(λ)보다 작은 서브-리쏘그래픽 크기를 가질 것이다.
도 6에 있어서, 위에서 설명한 바와 같은 증착 및 이방성 에칭 단계를 반복함으로써 최소 피쳐 크기(λ) 내의 피쳐 밀도를 더 증가시키는 것은 선택에 따라 요구될 수 있다. 스페이서 재료(51)는 앞서 형성된 서브-리쏘그래픽 스페이서(33)의 수평 표면(12,14)과 수직 측벽 표면(22) 상에 증착되어 피쳐(24)를 완전히 채운다. 이 증착은 스페이서 재료(51)가 최소 피쳐 크기(λ)보다 작은 사전결정된 두께(tH,tV)를 가질 때까지 계속된다.
도 7에 있어서, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 수평 표면(12,14)으로부터 스페이서 재료(51)를 선택적으로 제거하도록 스페이서 재료(51)를 이방성 에칭함으로써 더 증가될 수 있다. 그러나, 스페이서 재료(51)는 수직 측벽 표면(22) 상에 남겨지고 수직 측벽 표면(22)과 접촉하고 그 바깥쪽으로 연장되는 다수의 서브-리쏘그래픽 스페이서(53)를 규정한다. 서브-리쏘그래픽 스페이서(53)는 서브-리쏘그래픽한데, 그 이유는 그들의 두께(tV)가 최소 피쳐 크기(λ)보다 작기 때문이다(tV < λ).
이방성 에칭 이후, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 5, 즉 네 개의 서브-리쏘그래픽 스페이서(33,53)와 하나의 피쳐(26)가 존재한다(도 7의 참조 번호(S)를 참조). 그러므로, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 4.0보다 크다. 이와 유사하게, 주기(2λ)내의 피쳐 밀도는 6, 즉 네 개의 서브-리쏘그래픽 스페이 서(33,53), 하나의 피쳐(26) 및 하나의 피쳐(10)가 존재한다(도 7의 참조 번호(D)를 참조). 따라서, 주기(2λ)내의 피쳐 밀도는 5.0보다 크다.
서브-리쏘그래픽 스페이서(53)는 수직 측벽 표면(44)을 가진다. 피쳐(26)의 수직 측벽 표면(44) 간의 거리(λS)는 최소 피쳐 크기(λ)보다 작다(λS < λ). 또한, 피쳐(26) 내의 수직 측벽 표면(44) 간의 거리(λP)는 최소 피쳐 크기(λ)보다 작다(λP < λ). 그 결과, 이하에서 설명되는 바와 같이, 인레이드 스페이서는 거리(λS)를 선택적으로 채울 수 있고, 인레이드 스페이서는 또한 최소 피쳐 크기(λ)보다 작은 서브-리쏘그래픽 크기를 가질 것이다.
이방성 에칭 단계 이후, 기판(11)은 실질적으로 평탄화 표면을 형성하도록 하나의 평면(도 4 및 도 6의 파선(p)을 참조)을 따라 평탄화될 수 있다. 예를 들어, 화학 기계적 평탄화(CMP)와 같은 프로세스는 기판(11)을 평탄화하는 데 사용될 수 있다.
도 8 및 도 10에 있어서, 이방성 에칭 단계의 완료 이후, 인레이드 재료(37,67)는 기판(11) 상에 증착될 수 있다. 인레이드 재료(37,67)는 수평 표면(12,14), 피쳐(10,20)를 완전히 커버하고, 서브-리쏘그래픽 스페이서(33,53)의 수직 측벽 표면(22,44) 간의 스페이스에 의해 규정된 것과 같은 기판내의 임의의 함몰 영역(depressed regions)을 채운다.
도 9 및 도 11에 있어서, 기판(11)은 실질적으로 평탄화 표면을 형성하고 인레이드 스페이서(39,69)를 규정하도록 평탄화된다(파선(P)을 참조). 예를 들어, CMP와 같은 프로세스는 기판(11)을 평탄화하는 데 사용될 수 있다.
또한, 도 9 및 도 11에 있어서, 인레이드 스페이스(39,69)는 서브-리쏘그래픽 스페이서(33,53)의 수직 측벽 표면들(22,44) 사이에 형성된다. 이들 수직 측벽 표면들(22,24) 사이의 거리(λS)는 최소 피쳐 크기(λ)보다 작다. 따라서, 인레이드 스페이서(39,69)도 서브-리쏘그래픽한데, 그 이유는 그들은 최소 피쳐 크기(λ)보다도 작은 거리(λS)와 동일한 두께를 가지기 때문이다.
도 9에 있어서, 두 개의 서브-리쏘그래픽 스페이서(33)와 인레이드 스페이서(39)가 존재하는 경우, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 2.0보다 크다.
도 11에 있어서, 두 개의 서브-리쏘그래픽 스페이서(33), 두 개의 서브-리쏘그래픽(53), 인레이드 스페이서(69)가 존재하는 경우, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 4.0보다 크다.
도 9에 있어서, 두 개의 서브-리쏘그래픽 스페이서(33), 인레이드 스페이서(39) 및 피쳐(10)가 존재하는 경우, 주기 (2λ) 내의 피쳐 밀도는 3.0보다 크다.
도 11에 있어서, 두 개의 서브-리쏘그래픽 스페이서(33), 두 개의 서브-리쏘그래픽 스페이서(53), 인레이드 스페이서(39) 및 피쳐(10)가 존재하는 경우, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 5.0보다 크다.
본 발명의 또 다른 실시예에 있어서, 도 12a에서 예시한 바와 같이, 피쳐 층(80)은 기판(71)의 표면(82) 상에 증착된다. 위에서 설명한 바와 같은 포토레지스트 및 포토리쏘그래피 프로세스를 사용하여, 포토레지스트 층은 피쳐 층(80) 상에 증착되고, 이미지를 가지고 노출되며, 이 이미지는 피쳐 층(80) 상에 패턴(91)을 형성하도록 에칭함으로써 용해된다.
도 12b에 있어서, 피쳐 층(80)은 수평 표면(82,84) 및 수직 측벽 표면(86)을 포함하는 피쳐(81,85)를 규정하도록 에칭된다. 피쳐(81,85)는 피쳐 층(80)을 패터닝하는 데 사용되는 리쏘그래픽 시스템의 최소 분해능보다 크거나 동일한 최소 피쳐 크기(λ)를 포함한다.
도 13에 있어서, 스페이서 재료(87)는 피쳐(81,85)의 수평 표면(82,84), 수직 측벽 표면(86) 상에 증착된다. 이 증착은 스페이서 재료(87)가 최소 피쳐 크기(λ)보다 작은 두께(tH,tV)를 가질 때까지 계속된다.
도 14에 있어서, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 수평 표면(82,84)으로부터 스페이서 재료(87)를 선택적으로 제거하도록 스페이서 재료(87)를 이방성 에칭함으로써 증가될 수 있다. 그러나, 스페이서 재료(87)는 수직 측벽 표면(86) 상에 남겨지고 수직 측벽 표면(86)과 접촉하는 다수의 서브-리쏘그래픽 스페이서(83)를 규정한다. 스페이서(83)는 서브-리쏘그래픽한데, 그 이유는 그들의 두께(tV)가 최소 피쳐 크기(λ)보다 작기 때문이다(tV < λ).
이방성 에칭 이후, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 3인데, 즉 두 개의 서브-리쏘그래픽 스페이서(83)와 하나의 피쳐(85)가 존재한다. 따라서, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 2.0보다 크다. 이와 유사하게, 주기(2λ)내의 피쳐 밀도는 4, 즉, 두 개의 서브-리쏘그래픽 스페이서(83), 하나의 피쳐(85) 및 하나의 피쳐(81)가 존재한다. 따라서, 주기(2λ)내의 피쳐 밀도는 3.0보다 크다.
서브-리쏘그래픽 스페이서(83)는 수직 측벽 표면(94)을 가진다. 피쳐(85)의 수직 측벽 표면들(94) 간의 거리(λS)는 최소 피쳐 크기(λ)보다 작다(λS < λ). 또한, 피쳐(85) 내의 수직 측벽 표면(94) 간의 거리(λP)는 최소 피쳐 크기(λ)보다 작다(λP < λ). 그 결과, 위에서 설명된 바와 같이, 인레이드 스페이서(도시되어 있지 않음)는 거리(λS)를 선택적으로 채울 수 있고, 또한 최소 피쳐 크기(λ)보다 작은 서브-리쏘그래픽 크기를 가질 것이다.
선택적으로, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 도 6 및 도 7을 참조하여 위에서 설명한 바와 같이 증착 및 이방성 에칭 단계를 반복함으로써 더 증가될 수 있다. 예를 들어, 스페이서 재료의 또 다른 층(도시되어 있지 않음)은 앞서 형성된 서브-리쏘그래픽 스페이서(83)의 수평 표면(82,84)과 수직 측벽 표면(94) 상에 증착된다. 이 증착은 스페이서 재료가 최소 피쳐 크기(λ)보다 작은 사전결정된 두께(tH,tV)를 가질 때까지 계속된다.
도 15에 있어서, 이방성 에칭 단계 이후, 다수의 서브-리쏘그래픽 스페이서(93)는 앞서 형성된 서브-리쏘그래픽 스페이서(83)의 수직 측벽 표면(94) 상에 규정된다. 서브-리쏘그래픽 스페이서(93)는 서브-리쏘그래픽한테, 그 이유는 그들의 두께(tV)가 최소 피쳐 크기(λ)보다 작기 때문이다(tV < λ).
또한, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 5, 즉 네 개의 서브-리쏘그래픽 스페이서(83,93)와 하나의 피쳐(92)(참조 번호(92)가 스페이서(93) 간의 스페이스인 도 15를 참조)가 존재한다. 그러므로, 최소 피쳐 크기(λ) 내의 피쳐 밀도는 4.0보다 크다. 이와 유사하게, 주기(2λ) 내의 피쳐 밀도는 6, 즉 네 개의 서브-리쏘그래픽 스페이서(83,93), 하나의 피쳐(92) 및 하나의 피쳐(81)가 존재한다. 따라서, 주기(2λ) 내의 피쳐 밀도는 5.0보다 크다.
위에서 설명한 바와 같이, 인레이드 재료(도시되어 있지 않음)는 피쳐(92)를 채우는 인레이드 스페이서(도시되어 있지 않음)를 형성하도록 증착되고 평탄화될 수 있다. 인레이드 스페이서는 위에서 설명한 바와 같이 최소 피쳐 크기(λ) 내의 밀도 및 주기(2λ) 내의 밀도를 증가시킨다.
인레이드 스페이서(39,69) 및 서브-리쏘그래픽 스페이서(33,53,83,93)용 재료는 금속, 전기적 도전성 재료, 반도체 재료, 실리콘(Si), 유전성 재료 및 광학 재료를 포함하나 여기에 제한되지 않는다. 실리콘은 폴리실리콘(α-Si)일 수 있다. 금속은 알루미늄(Al), 텅스텐(W), 탄탈(Ta) 및 구리(Cu)를 포함하는 재료일 수 있으나 여기에 제한되지 않는다.
기판(11,71) 및 피쳐 층(80)용 재료는 금속, 전기적 도전성 재료, 반도체 재료, 실리콘(Si), 유전성 재료, 유리 및 광학 재료를 포함하나 여기에 제한되지 않는다. 실리콘은 단결정 실리콘(Si) 또는 폴리실리콘(α-Si)일 수 있다. 금속은 알루미늄(Al), 텅스텐(W), 탄탈(Ta) 및 구리(Cu)를 포함하는 재료일 수 있으나 여기에 제한되지 않는다.
본 발명의 고밀도 서브-리쏘그래픽 피쳐를 위해 피쳐와 서브-리쏘그래픽 스페이서 사이에서 높이 변화가 존재하도록, 서브-리쏘그래픽 스페이서를 포함하여 하나 이상의 피쳐가 그것의 수평 표면을 따라 재료를 제거하도록 선택적으로 에칭되는 나노 임프린트 스탬프를 사용함한다. 이러한 높이 변화는 나노 임프린트 스탬프를 임프린트 층에 압착시킴으로써 임프린트 층을 수반하는 기판에 전달될 수 있다.
본 발명의 고밀도 서브-리쏘그래픽 피쳐를 위해, 또한 광학 구성 요소를 사용한다. 예를 들어, 광학 구성 요소는 광학 그레이팅(optical grating), 극성 부여 필터(polarizing filter) 또는 중성 밀도 필터(neutral density filter)일 수 있다. 기판(11,71), 스페이서, 인레이드 스페이서 및 피쳐 층(80)은 광학적으로 투과적일 만큼 충분히 높은 대역 갭을 가진 광학적 재료일 수 있다.
예를 들어, 기판은 광학적으로 투과적인 유리를 포함하는 재료로부터 만들어질 수 있으나, 여기에 제한되지 않으며, 스페이서 또는 인레이드 스페이서는 마그네슘 산화물(MgO), 실리콘 산화물(SiO2), 탄탈 산화물(Ta2O5), 칼슘 플로오르화물(CaF2) 및 마그네슘 플로오르화물(MgF2)을 포함하는 재료로부터 만들어질 수 있으나, 여기에 제한되지 않는다.
스페이서 및 인레이드 스페이서용 재료의 증착은 화학 기상 증착(CVD), 플라 즈마 강화 화학 기상 증착(PECVD), 스퍼터링, 플레이팅 및 원자 층 증착(ALD)을 포함하는 프로세스를 이용하여 달성될 수 있으나 여기에 제한되지 않는다.
이방성 에칭 단계는 반응성 이온 에칭, 이온 밀링, 화학적 에칭 및 플라즈마 에칭을 포함하는 기법을 이용하여 달성될 수 있으나 여기에 제한되지 않는다.
본 발명의 몇몇 실시예가 설명되고 예시되었지만, 본 발명은 본 명세서에서 설명되고 예시된 특정 형태 또는 배열에 제한되지 않는다. 본 발명은 단지 청구항에 의해서만 제한된다.
본 발명에 따르면, 리쏘그래픽 시스템의 최소 분해능보다 좁은 폭을 가진 서브-리쏘그래픽형 피쳐를 제조하는 방법과 리쏘그래픽 시스템의 최소 분해능 내에서 피쳐 밀도를 증가시키는 서브-리쏘그래픽형 피쳐를 제조하는 방법이 제공된다.

Claims (20)

  1. 고밀도 서브-리쏘그래픽 피쳐를 제조하는 방법에 있어서,
    기판(11) 상에 마스크 층(17)을 증착하는 단계와,
    패터닝하는 데 사용된 리쏘그래픽 시스템(lithographic system)의 최소 분해능보다 크거나 동일한 최소 피쳐 크기(minimum feature size)(λ)를 포함하는 이미지(18,19)를 규정하도록 상기 마스크 층(17)을 패터닝하는 단계와,
    상기 기판(11)에 상기 이미지(18,19)를 전달하도록 상기 기판(11)을 에칭하여 그 위에 상기 최소 피쳐 크기(λ), 수평 표면(14) 및 수직 측벽 표면(16)을 포함하는 피쳐(10,20)를 규정하는 단계와,
    스페이서 재료(spacer material)(31)가 상기 최소 피쳐 크기(λ)보다 작은 사전 결정된 두께(tH,tV)를 가질 때까지 상기 수평 및 수직 측벽 표면(14,16) 상에 상기 스페이서 재료(31)를 증착하는 단계와,
    상기 스페이서 재료(31)가 상기 수직 측벽 표면(16) 상에 남게되고 그 위에 상기 최소 피쳐 크기(λ)보다 작은 두께(tV)를 포함하는 다수의 서브-리쏘그래픽 스페이서(sub-lithsographic spacers)(33)를 규정하도록, 상기 수평 표면(14)으로부터 상기 스페이서 재료(31)를 선택적으로 제거하도록 상기 스페이서 재료(31)를 이방성 에칭함으로써 상기 최소 피쳐 크기(λ) 내의 피쳐 밀도를 증가시키는 단계와,
    앞서 규정된 서브-리쏘그래픽 스페이서(33) 상에 상기 최소 피쳐 크기(λ)보다 작은 두께(tH,tV)를 포함하는 부가적인 서브-리쏘그래픽 스페이서(53)를 규정하도록 스페이서 재료(51)를 상기 서브-리쏘그래픽 스페이서(33) 및 상기 피쳐(10,20) 상에 증착하고, 상기 이방성 에칭을 반복함으로써 상기 최소 피쳐 크기(λ) 내의 피쳐 밀도를 선택적으로 더 증가시키는 단계를 포함하는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  2. 제 1 항에 있어서,
    상기 서브-리쏘그래픽 스페이서(33,53)는 금속, 전기적 도전성 재료, 반도체 재료, 실리콘 및 유전성 재료로 구성된 그룹으로부터 선택된 재료로 만들어지는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  3. 제 1 항에 있어서,
    상기 기판(11)은 금속, 전기적 도전성 재료, 반도체 재료, 실리콘, 유전성 재료 및 유리로 구성된 그룹으로부터 선택된 재료로 만들어지는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  4. 제 1 항에 있어서,
    상기 최소 피쳐 크기(λ) 내의 상기 피쳐 밀도는 2.0보다 큰
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  5. 제 1 항에 있어서,
    상기 최소 피쳐 크기(λ)의 두 배의 주기 내의 상기 피쳐 밀도는 3.0보다 큰
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  6. 제 1 항에 있어서,
    상기 이방성 에칭 단계의 완료 후, 상기 피쳐(10, 20), 상기 서브-리쏘그래픽 스페이서(33,53)를 완전히 커버하고 상기 기판(11) 상의 임의의 함몰 영역(depressed regions)을 채우는 인레이드 재료(inlaid material)(37,67)를 증착하는 단계와,
    평탄화 표면(p)을 형성하고 인레이드 스페이서(39,69)를 규정하도록 상기 기판(11)을 평탄화하는 단계를
    더 포함하는 고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  7. 제 6 항에 있어서,
    상기 평탄화 단계는 화학 기계적 평탄화 단계를 포함하는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  8. 제 6 항에 있어서,
    상기 인레이드 스페이서(39,69)는 금속, 전기적 도전성 재료, 반도체 재료, 실리콘, 및 유전성 재료로 구성된 그룹으로부터 선택된 재료로 만들어지는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  9. 제 6 항에 있어서,
    상기 최소 피쳐 크기(λ) 내의 상기 피쳐 밀도는 3.0보다 큰
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  10. 제 6 항에 있어서,
    상기 최소 피쳐 크기(λ)의 두 배의 주기 내의 상기 피쳐 밀도는 4.0보다 큰
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  11. 제 6 항에 있어서,
    상기 인레이드 스페이서(39,69)는 상기 최소 피쳐 크기(λ) 보다 작은 두께(λS)를 갖는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  12. 고밀도 서브-리쏘그래픽 피쳐를 제조하는 방법에 있어서,
    기판(71)의 표면(82) 상에 피쳐 층(80)을 증착하는 단계와,
    수평 표면(82,84), 수직 측벽 표면(86) 및 패터닝하는 데 사용된 리쏘그래픽 시스템의 최소 분해능보다 크거나 동일한 최소 피쳐 크기(λ)를 포함하는 피쳐(81,83)를 규정하도록 상기 피쳐 층(80)을 패터닝하고 에칭하는 단계와,
    스페이서 재료(87)가 상기 최소 피쳐 크기(λ)보다 작은 사전 결정된 두께(tH,tV)를 가질 때까지 상기 수평 표면(82,84) 및 수직 측벽 표면(86) 상에 상기 스페이서 재료(87)를 증착하는 단계와,
    상기 스페이서 재료(87)가 상기 수직 측벽 표면(86) 상에 남겨지고 그 위에 상기 최소 피쳐 크기(λ)보다 작은 두께(tV)를 포함하는 다수의 서브-리쏘그래픽 스페이서(83)를 규정하도록, 상기 수평 표면(82,84)으로부터 상기 스페이서 재료(87)를 선택적으로 제거하도록 상기 스페이서 재료(87)를 이방성 에칭함으로써 상기 최소 피쳐 크기(λ) 내의 피쳐 밀도를 증가시키는 단계와,
    앞서 규정된 서브-리쏘그래픽 스페이서(83) 상에 상기 최소 피쳐 크기(λ)보다 작은 두께(tH,tV)를 포함하는 부가적인 서브-리쏘그래픽 스페이서(93)를 규정하도록 스페이서 재료를 상기 서브-리쏘그래픽 스페이서(83) 및 상기 피쳐(81,83) 상에 증착하고, 상기 이방성 에칭을 반복함으로써 상기 최소 피쳐 크기(λ) 내의 피쳐 밀도를 선택적으로 더 증가시키는 단계를 포함하는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  13. 제 12 항에 있어서,
    상기 서브-리쏘그래픽 스페이서(83,93)는 금속, 전기적 도전성 재료, 반도체 재료, 실리콘 및 유전성 재료로 구성된 그룹으로부터 선택된 재료로 만들어지는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  14. 제 12 항에 있어서,
    상기 기판(71)은 금속, 전기적 도전성 재료, 반도체 재료, 실리콘, 유전성 재료 및 유리로 구성된 그룹으로부터 선택된 재료로 만들어지는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  15. 제 12 항에 있어서,
    상기 최소 피쳐 크기(λ) 내의 상기 피쳐 밀도는 2.0보다 큰
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  16. 제 12 항에 있어서,
    상기 최소 피쳐 크기(λ)의 두 배의 주기 내의 상기 피쳐 밀도는 3.0보다 큰
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  17. 제 12 항에 있어서,
    상기 피쳐 층(80)은 금속, 전기적 도전성 재료, 반도체 재료, 실리콘, 유전성 재료 및 유리로 구성된 그룹으로부터 선택된 재료인
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  18. 제 12 항에 있어서,
    상기 이방성 에칭 단계의 완료 후, 상기 피쳐(81, 83), 상기 서브-리쏘그래픽 스페이서(83,93) 및 상기 기판(71) 상의 임의의 함몰 영역을 완전히 커버하는 인레이드 재료(37,67)를 증착하는 단계와,
    평탄화 표면(p)을 형성하고 인레이드 스페이서(39,69)를 규정하도록 상기 인레이드 재료(37,67), 상기 피쳐(92) 및 상기 서브-리쏘그래픽 스페이서(83,93)를 평탄화하는 단계를
    더 포함하는 고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  19. 제 18 항에 있어서,
    상기 평탄화 단계는 화학 기계적 평탄화 단계를 포함하는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
  20. 제 18 항에 있어서,
    상기 인레이드 스페이서(39,69)는 금속, 전기적 도전성 재료, 반도체 재료, 실리콘, 및 유전성 재료로 구성된 그룹으로부터 선택된 재료로 만들어지는
    고밀도 서브-리쏘그래픽 피쳐의 제조 방법.
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