KR100944192B1 - Ｍｉｍ 소자 및 전자 장치 - Google Patents

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유키에 사키타
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Abstract

본 발명은 제조 비용을 저감할 수 있는 MIM 소자를 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위하여, 본 발명의 MIM 소자는 금속 질화막으로 이루어지는 하부 전극과, 상기 하부 전극 위에 형성된, Nb를 포함하는 산화막으로 이루어지는 히스테리시스막과, 상기 히스테리시스막 위에 형성되고, 질화 금속막으로 이루어지는 상부 전극을 구비한다.
전자 장치, 실리콘 기판, 실리콘 산화막, 하부 전극, 상부 전극, 히스테리시스막

Description

ＭＩＭ 소자 및 전자 장치{MIM DEVICE AND ELECTRONIC APPARATUS}
본 발명은 일반적으로 전자 소자에 관한 것으로, 특히 히스테리시스(hysteresis)막을 갖는 MIM 소자에 관한 것이다.
미세화 기술의 진보와 함께, 오늘날에는 수 나노미터의 게이트 길이를 갖는 초미세화 반도체 장치도 실용화의 시야에 들어오고 있다.
한편, 이러한 초미세화 반도체 장치에서는, 그 제조 비용도 급격히 증대되고 있어, 더한 미세화에 대해서는, 그 제조 기술면뿐 아니라, 비용면에서도 큰 곤란이 예측된다.
한편, 종래, MIM(metal-insulator-metal) 커패시터, 특히 산화물막을 커패시터 절연막에 사용한 MOM(metal-oxide-metal) 커패시터에서, 어떤 포밍 전압(forming voltage) 이상의 전압을 인가하면, 커패시터 절연막이 NiO막이나 Fe2O3막, 또는 CuO막 등의 비(非)강유전체막이어도 히스테리시스 특성을 얻을 수 있음이 알려져 있어, 이 히스테리시스 특성을 사용하여 초미세 메모리나 스위치를 구성하는 것이 연구되고 있다.
[특허문헌 1] 일본 공개특허 2003-218211호 공보
[비특허문헌 1] Matsui, Y., et al., SSDM p.760, 2004
[비특허문헌 2] H. Sim, et al., IEEE Electron Device Lett 26. pp.292, 2005
도 1의 (a), (b)는 본 발명의 관련 기술에 의한 Pt/NiO/Pt 구조의 MIM 소자를 포함하는 전자 장치(10)의 구성을 나타낸다. 단, 도 1의 (b)는 상기 전자 장치(10)의 평면도를, 도 1의 (a)는 상기 도 1의 (b) 중, 선 A－A'를 따른 단면도를 나타낸다.
도 1의 (a), (b)를 참조하면, 실리콘 기판(11) 위에는 두께가 100㎚의 실리콘 산화막(12)을 통하여 하부 전극 패턴(14A∼14D)을 구성하는 Pt막(14)이 사이에 Ti 밀착층(13)을 통하여 형성되어 있고, 상기 실리콘 산화막(12) 위에는 NiO막(15)이 커패시터 절연막으로서 상기 하부 전극 패턴(14A∼14D)을 덮도록 형성되어 있다.
또한, 상기 NiO막(15) 위에는 각각 Pt막으로 이루어지는 상부 전극(16A∼16D)이, 상기 하부 전극(14A∼14D)과 평면도에서 교차하도록 형성되어 있다. 또한, 도시한 예에서는, 상기 상부 전극(16A∼16D) 위에 Ta막으로 이루어지는 하드 마스크 패턴(16a∼16d)이 각각 형성되어 있다.
이러한 구성에서는, 상기 도 1의 (b) 중, 하부 전극 패턴(14A∼14D) 및 상부 전극(16A∼16D)의 교차점 각각에 대응하여, ○으로 둘러싸서 나타낸 MIM 소자가 형성되는데, 상기 MIM 소자는 그 Ⅰ－Ⅴ 특성에서 도 2에 개략적으로 나타낸 바와 같은 히스테리시스를 갖는다.
도 2를 참조하면, 상기 MIM 소자를 흐르는 전류(I)의 값은 인가 전압(V)이 0 Ｖ로부터 양(正)극성으로 증가되면, 상기 인가 전압(V)과 함께 증대하지만, 어떤 전압(Vf)에 달하면 급증하고(저항값이 급감), 그 후 인가 전압을 감소시키면 루프를 그리며 원래 값으로 돌아간다. 또한 인가 전압이 0Ｖ로부터 음(負)극성으로 증가된 경우에는, 동일한 루프가, 인가 전압(V)이 0Ｖ의 원점에 대하여 대칭적으로 나타나, 어떤 전압(－Vf)에 달하면 전류(I)의 값이 급감한다(저항값이 급증). 그 결과, 상기 도 1의 (a), (b)의 각 MIM 소자는 전기 저항이 높은 고(高)저항 상태와 전기 저항이 낮은 저(低)저항 상태의 2가지 상태를 취할 수 있다.
도 2와 같은 히스테리시스 루프가 출현하는 메커니즘은 아직 해명되지 않았지만, 도 2의 히스테리시스 루프는, 도 1에서의 MIM 소자를 상기 전압(Vf) 이상의 전압을 인가함으로써 프로그램할 수 있다는 것을 의미하고 있고, 이에 의해, 예를 들면 도 3에 타나낸 바와 같은 MIM 소자를 매트릭스 배열한 전자 장치에서 스위칭 동작을 제어할 수 있음을, 또한 다양한 논리 동작을 행하게 할 수 있음을 의미하고 있다. 도 3의 예에서는 ○로 둘러싼 MIM 소자만이 저저항 상태가 되어 있다.
한편, 도 1의 (a), (b)에 나타낸 본 발명의 관련 기술에 의한 전자 장치에서는, 하부 전극(14A∼14D) 및 상부 전극(16A∼16D)이 Pt막으로 형성되어 있기 때문에 비용이 높아지는 문제가 있다. 이러한 매트릭스 구성의 전자 장치에서는, 하부 전극 패턴(14A∼14D), 상부 전극 패턴(16A∼16D)은 소자의 끝에서 끝까지 연속적으로 연장할 필요가 있기 때문에, 커패시터에만 Pt막이 사용되는 FeRAM 등에 비해서, Pt의 사용량은 훨씬 많다.
또한 도 1의 (a), (b)의 전자 장치를 구성하는 경우에는, Pt막을 패터닝할 필요가 있지만, Pt는 드라이 에칭이 곤란한 재료로서, 하드 마스크를 사용하고, 하드 마스크 위에 두꺼운 레지스트 마스크를 더 형성할 필요가 있다. 예를 들면 도 1의 (a), (b)의 예에서는, 상기 상부 전극(16A∼16D)을 두께가 50㎚인 Pt막을 패터닝하여 형성하고 있지만, 이러한 하드 마스크로서 두께가 20㎚인 Ta막을 사용하고, 그 위에 두께가 80㎚인 레지스트 패턴을 더 형성하고 있다.
이처럼 종래의 MIM 소자를 사용한 전자 장치(10)에서는 Pt막의 패터닝에 장시간의 프로세스를 필요로 하여, 제조 효율 면에서도 문제를 갖고 있었다.
또한, 도 1의 (a), (b)의 전자 장치에서는, 상기 고저항 상태와 저저항 상태 사이의 MIM 소자의 저항 변화가 작고, 또한 포밍 전압도 높기 때문에, 프로그램에 고전압을 필요로 하고, 또한 프로그램 및 판독할 때에도 저항 상태를 검출하기 위해 큰 전압 펄스를 공급할 필요가 있어, 소비 전력이 증가하는 문제를 갖고 있었다.
일 측면에 의하면 본 발명은, 금속 질화막으로 이루어지는 하부 전극과, 상기 하부 전극 위에 형성된, Nb를 포함하는 산화막으로 이루어지는 히스테리시스막과, 상기 히스테리시스막 위에 형성되고, 질화 금속막으로 이루어지는 상부 전극을 구비한 것을 특징으로 하는 MIM 소자를 제공한다.
다른 측면에 의하면 본 발명은, 기판과, 상기 기판 위에 서로 평행하게 형성된, 각각 금속 질화물로 이루어지는 복수의 하부 전극 패턴과, 상기 기판 위에 상기 복수의 하부 전극 패턴을 덮어 형성된, Nb를 포함하는 산화물로 이루어지는 히 스테리시스막과, 상기 히스테리시스막 위에 상기 기판에 대하여 수직 방향으로부터 본 경우에 상기 복수의 하부 전극 패턴 각각과 교차하도록 형성된, 각각 금속 질화물로 이루어지는 복수의 상부 전극 패턴으로 이루어지는 것을 특징으로 하는 전자 장치를 제공한다.
또한 다른 측면에 의하면 본 발명은, 기판 위에 제 1 금속 질화막을 형성하는 공정과, 상기 제 1 금속 질화막을 패터닝하여, 각각 제 1 방향으로 연장하는 복수의 하부 전극 패턴을 형성하는 공정과, 상기 금속 질화막 위에, Nb를 포함하는 산화막을 히스테리시스막으로서 상기 복수의 하부 전극 패턴을 연속적으로 덮도록 형성하는 공정과, 상기 히스테리시스막 위에 제 2 금속 질화막을 형성하는 공정과, 상기 제 2 금속 질화막을 패터닝하여, 각각 상기 제 1 방향과는 다른 제 2 방향으로 연장하는 복수의 상부 전극 패턴을 형성하는 공정으로 이루어지며, 상기 히스테리시스막은 스퍼터법에 의해 형성되는 것을 특징으로 하는 전자 장치의 제조 방법을 제공한다.
본 발명에 의하면, 히스테리시스를 갖는 MIM 소자에서, 히스테리시스막에 Nb를 포함하는 산화막을 사용하고, 상하의 전극에 금속 질화막을 사용함으로써, 특히 상부 전극의 패터닝을 히스테리시스막에 대하여 높은 선택비로 실행하는 것이 가능해져, MIM 소자, 및 이러한 MIM 소자를 사용한 전자 장치의 제조를 용이하게 실행하는 것이 가능해진다. 또한 본 발명의 MIM 소자에서는 상하의 전극에 고가의 Pt막 대신 저가의 금속 질화막을 사용할 수 있어, MIM 소자 및 이러한 MIM 소자를 사 용한 전자 장치의 제조 비용이 실질적으로 저감된다.
본 발명의 MIM 소자는, 또한 0Ｖ 근방에서 500배 이상의 저항 변화율을 나타내고, 또한 3Ｖ 이하의 포밍 전압을 특징으로 하여, 저전압에서 동작하는 프로그램 가능 스위치를 구성할 수 있다. 이러한 MIM 소자를 사용함으로써, 다양한 연산을 실행할 수 있는 프로그램 전자 장치를 구성할 수 있다.
도 4의 (a)∼(c)는 본 발명의 제 1 실시예에 의한 전자 장치(20)의 구성을 나타낸다. 단, 도 4의 (b)는 상기 전자 장치(20)의 평면도를, 도 4의 (a)는 도 4의 (b)의 평면도 중, 선 A－A'를 따른 단면도를, 또한 도 4의 (c)는 도 4의 (b) 중, 선 B－B'를 따른 단면도를 나타낸다.
도 4의 (a)∼(c)를 참조하면, 상기 전자 장치(20)는 실리콘 기판(21) 위에, 두께가 예를 들면 100㎚인 실리콘 산화막(22)을 통하여 형성되어 있고, 상기 실리콘 산화막(22) 위에는 질화 몰리브덴(MoN)막으로 이루어지는, 예를 들면 두께가 90㎚인 하부 전극 패턴(23A∼23D)이, 각각 도면 중을 횡(橫)방향으로 서로 평행하게 연장하도록, 예를 들면 50㎚의 폭 및 50㎚의 피치로 반복하여 형성되어 있다.
또한 상기 실리콘 산화막(22) 위에는 상기 하부 전극 패턴(23A∼23D)을 덮도록, 두께가 1㎚ 이상이고 50㎚ 이하, 예를 들면 25㎚인 Nb2O5막으로 이루어지는 히스테리시스막(24)이 형성되고, 상기 히스테리시스막(24) 위에는, 두께가 예를 들면 90㎚인 MoN막으로 이루어지는 상부 전극 패턴(25A∼25D)이 각각 도면 중을 종(縱) 방향으로, 예를 들면 50㎚의 폭 및 50㎚의 피치로, 서로 평행하게 반복하여 형성되어 있다. 또한, 상기 하부 전극 패턴(23A∼23D) 및 상부 전극 패턴(25A∼25D)의 막 두께, 폭, 반복 피치는 상기한 것에 한정되는 것은 아니다.
질화 몰리브덴(MoN)은 일반적으로 비화학량론 조성 MoNx를 갖지만, 본 발명에서는 상기 하부 전극 패턴(23A∼23D) 및 상부 전극 패턴(25A∼25D) 중의 Mo의 산화를 억제하기 위해서, 화학량론 조성에 가까운, 즉, 조성 패러미터 x가 1에 가까운 조성의 질화 몰리브덴을 상기 하부 전극 패턴(23A∼23D) 및 상부 전극 패턴(25A∼25D)으로서 사용하고 있다.
도 5의 (a)∼(c)는, 상기 도 4의 (a)∼(c)의 전자 장치(20)의 제조 공정을 나타낸다.
도 5의 (a)를 참조하면, 상기 실리콘 기판(21)을 덮는 실리콘 산화막(22) 위에는 MoN막이, 전형적으로는 반응성 스퍼터에 의해 실온에서 형성되고, 이어서 레지스트 프로세스에 의해 패터닝되어 상기 하부 전극 패턴(23A∼23D)이 형성된다.
이어서 도 5의 (b)의 공정에서, 상기 Nb2O5 히스테리시스막(24)이 스퍼터법에 의해 상기 실리콘 산화막(22) 위에, 상기 MoN 하부 전극 패턴(23A∼23D)을 덮도록 실온에서 형성된다.
또한 도 5의 (c)의 공정에서, 상기 히스테리시스막(24)의 형성에 이어서, MoN막(25)이 스퍼터법에 의해, 예를 들면 90㎚의 두께로 형성되고, 또한 이것을 레지스트 패턴(R1)을 마스크로 하는 드라이 에칭에 의해 패터닝하여, 상기 상부 전극 패턴(25A∼25D)을 형성한다. 도시한 예에서는, 상기 도 5의 (c)의 드라이 에칭 공정은 Ar 가스 플라즈마 중, Cl2 가스 및 O2 가스를 에칭 가스로 한 RIE에 의해 실행되지만, 이 경우, 상기 Nb2O5막에 대하여 40배 가까운 에칭 선택비를 확보할 수 있어, 상기 히스테리시스막(24)은 효과적인 에칭 스톱퍼막으로서 작용한다.
이 때문에, 상기 레지스트 패턴(R1)을, 예를 들면 400㎚의 막 두께로 형성해두면, 앞서 도 1의 (a)∼(b)의 관련 기술과 같이 하드 마스크(16a∼16d)막을 형성하지 않고도 상기 패터닝 공정을 용이하게 실행할 수 있어, 전자 장치(20)의 제조를 용이하고 효율 좋게, 또한 저가로, 또한 상기 히스테리시스막(24)에 오버에칭을 발생시키지 않고 실행하는 것이 가능하다.
다시 도 4의 (a)∼(c)를 참조하면, 본 실시예에 의하면, 도 4의 (b)의 평면도에 ○로 둘러싸서 나타낸 바와 같이, 상기 기판(21)에 대하여 수직 방향으로부터 본 경우에 상기 하부 전극 패턴(23A∼23D)과 상부 전극 패턴(25A∼25D)의 교점 각각에, MoN/Nb2O5/MoN 구조의 MIM 소자가 형성되어 있다.
도 6은 이렇게 하여 얻어진 단일 MIM 소자의 전압 전류 특성을 나타낸 도면이다. 단, 도 6의 측정은 히스테리시스막(24)의 막 두께가 22.5㎚이고 직경이 100㎛인 MIM 소자에 대하여 행하고 있다. 도 6 중, 횡축은 상기 상부 전극과 하부 전극에 인가된 인가 전압을, 종축은 상기 MIM 소자를 흐르는 전류를 나타낸다. 도 6의 상반부는 양극성의 전류를 나타내고, 하반부는 음극성의 전류를 나타낸다. 상기 상반부에서는 상기 전류의 절대값은 상방을 향하여 증대하는 것에 대하여, 상기 하반부에서는 상기 전류의 절대값은 하방을 향하여 증대하는 것에 주의해야 한다.
도 6의 실험은 상기 인가 전압을 －2.5Ｖ로부터 ＋2.5Ｖ까지 변화시키고, 다음으로 ＋2.5Ｖ로부터 －2.5Ｖ까지 변화시켜, 그때 상기 MIM 소자를 흐르는 전류를 측정함으로써 행하고 있다.
도 6을 참조하면, 상기 인가 전압을 상기 －2.5Ｖ로부터 0Ｖ까지 점차 변화시키면, 상기 전류의 전류값, 즉 크기는 제 1 곡선 (1)을 따라 감소하고, 또한 상기 인가 전압을 0Ｖ로부터 상기 ＋2.5Ｖ까지 점차 변화시키면 상기 전류의 전류값은 상기 제 2 곡선 (2)를 따라 증가한다. 또한, 상기 인가 전압을 상기 ＋2.5Ｖ로부터 0Ｖ까지 점차 변화시키면, 상기 전류의 전류값은 제 3 곡선 (3)을 따라 감소하고, 또한 상기 인가 전압을 0Ｖ으로부터 －2.5Ｖ까지 점차 변화시키면 상기 전류의 전류값은 상기 제 4 곡선 (4)를 따라 증가한다. 이때, 상기 곡선 (1)과 (4)는 도시한 범위를 넘어선 음극 영역에 있는 제 1 포밍 전압에서 일치하고, 인가 전압이 그 이하가 되면 상기 곡선 (1)을 따른 전류값이 상기 곡선 (4)를 따른 전류값보다 커진다. 마찬가지로, 상기 곡선 (2)와 (3)은 도시한 범위를 넘어선 양극 영역에 있는 제 2 포밍 전압에서 일치하고, 인가 전압이 그 이하가 되면 상기 곡선 (3)을 따른 전류값이 상기 곡선 (2)를 따른 전류값보다 커진다. 상기 곡선 (1)은 상기 곡선 (2)에 연속하고, 상기 곡선 (3)은 상기 곡선 (4)에 연속하기 때문에, 상기 곡선 (1)∼(4)는 히스테리시스 루프를 형성한다. 도시한 예에서는, 상기 제 1 포밍 전압은 －2.5Ｖ로 나타나고, 제 2 포밍 전압은 ＋2.5Ｖ로 나타난다.
도 6에서는 또한 상기 곡선 (1)∼(4)의 기울기가 상기 MIM 소자의 저항값을 나타내고 있지만, 상기 곡선 (1)에서는 0Ｖ 근방의 전압(A)에서 급격히 상승하여, 상기 MIM 소자의 저항값이 계단 형상으로 급감하는 것을 나타내고 있다. 또한 상기 곡선 (2)는 인가 전압이 0Ｖ를 넘어, 역시 0Ｖ근방의 전압(B)에 도달하면 기울기가 급감하지만, 이는 상기 MIM 소자의 저항값이 계단 형상으로 급증하는 것을 나타내고 있다. 마찬가지로 상기 곡선 (3)은 상기 전압(B)에 거의 일치하는 전압(B')에서 급격히 상승하여, 상기 MIM 소자의 저항값이 계단 형상으로 급감하는 것을 나타내고 있다. 또한 상기 곡선 (4)는 전압(A)에 거의 일치하는 전압(A')에 도달하면 기울기가 급감하여, 상기 MIM 소자의 저항값이 계단 형상으로 급증하는 것을 나타내고 있다.
이러한 전압 A－B 사이, 또는 A'-B' 사이에서의 MIM 소자의 저항 변화율은 500배에 달하고, 이들 영역에서 MIM 소자는 명확한 쌍안정 상태를 취한다는 것을 알 수 있다. 이 때문에 본 실시예의 MIM 소자를 사용하여 상기 도 4의 (a)∼(c)의 전자 장치(20)를 구성한 경우, 개개의 MIM 소자를 프로그램함으로써 AND 로직, OR 로직, 및 이들의 조합으로 이루어지는 다양한 논리 연산을 행하게 하는 것이 가능해진다.
그때, 본 실시예의 MIM 소자에서는 상기 제 1 및 제 2 포밍 전압이 3Ｖ 이하의 작은 값이기 때문에, 작은 전압으로 기입 내지 프로그램을 행하는 것이 가능하다. 또한 상기 쌍안정 상태는 0Ｖ 근방의 인가 전압에서 출현하기 때문에, 약간의 구동 전압으로 상기 MIM 소자를 동작시키는 것이 가능하여, 전자 장치(20)의 소비 전력을 저감시키는 것이 가능하다.
도 6의 전압 전류 특성에서 흥미로운 것은, 예를 들면 상기 제 1 포밍 전압으로부터 인가 전압의 크기를 점차 감소시킨 경우, 최초로 고전압측의 전압 영역(A)에서 전류값이 급격히 변동하여, 0Ｖ를 포함하는 더 저전압측의 전압 영역(B)에서의 전류값의 변동 진폭보다 훨씬 큰 진폭으로 증감을 반복하는 것이다. 마찬가지로, 상기 제 2 포밍 전압으로부터 인가 전압의 크기를 점차 감소시킨 경우에는, 최초에 고전압측의 전압 영역(D)에서 전류값이 급격히 변동하여, 0Ｖ를 포함하는 더 저전압측의 전압 영역(C)에서의 전류값의 변동 진폭보다 훨씬 큰 진폭으로 증감을 반복한다.
이 전압 영역(A, D)에서의 전류값의 급격한 증감은 일견 불규칙하게 보이지만, 측정을 반복하면 재현되어, 상기 MIM 소자 내에서 저항 변화를 발생시키는 재현성 있는 현상에 대응하고 있는 것이라고 생각된다.
또한, 상기 전압 영역(A)으로부터 전압 영역(B)에 이어지는 천이 영역에서, 도 6 중에 ○로 둘러싸서 나타낸 바와 같이, 전류값의 계단 형상의 증대가 발생해 있는 것을 알 수 있다. 동일한 전류값의 계단 형상의 증대는, 상기 전압 영역(D)과 전압 영역(C) 사이의 천이 영역에서도 발생해 있는 것을 알 수 있다.
도 6에 나타낸 본 발명의 MIM 소자에 특유의 히스테리시스 특성은 상기 히스테리시스막(24)의 막 두께가 50㎚ 이하인 경우에 보이는 것으로, 도 7에 나타낸 바와 같이, 동일한 MIM 소자에서 상기 히스테리시스막(24)의 막 두께를 60㎚로 한 사용에서는 히스테리시스 루프가 소실되는 것을 알 수 있다. 이로부터, 본 발명에서는 상기 히스테리시스막(24)의 막 두께는 50㎚ 이하로 한다. 한편, 상기 히스테리 시스막(24)의 막 두께가 1㎚ 미만이 되면 리크 전류가 증대하여, 역시 히스테리시스 루프가 소실되기 때문에, 상기 히스테리시스막(24)의 막 두께는 1㎚ 이상은 필요하다.
또한 도 8은 MoN으로 이루어지는 하부 전극과 상부 전극 사이에 NiO막으로 이루어지는 히스테리시스막을 사이에 끼운, 본 발명의 비교 대조예에 의한 MIM 소자의 전압-전류 특성을 나타낸다.
도 8을 참조하면, 상하 전극에 MoN을 사용하여도, 히스테리시스막이 Nb를 포함하는 산화막이 아닌 경우에는, 도 6에 나타낸 프로그램 가능 MIM 소자에 적절한 히스테리시스 루프는 얻을 수 없는 것을 알 수 있다.
또한 도 9는 Nb2O5막으로 이루어지는 히스테리시스막을 Pt막으로 이루어지는 상하 전극으로 사이에 끼운 구성의 다른 비교 대조예에 의한 MIM 소자의 전압-전류 특성을 나타낸다.
도 9를 참조하면, 이 비교 대조예에서도 도 6에 나타낸 프로그램 가능 MIM 소자에 적절한 히스테리시스 루프는 얻을 수 없는 것을 알 수 있다.
본 발명에서, 상기 상부 전극 패턴 및 하부 전극 패턴은 앞서 설명한 MoN에 한정되는 것은 아니고, 그 외에도 TaN, WN, HfN, TiN 등의 도전성 금속 질화막을 사용하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 대하여 설명했지만, 본 발명은 이러한 특정 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재한 요지 내에서 다 양한 변형·변경이 가능하다.
(부기 1) 금속 질화막으로 이루어지는 하부 전극과,
상기 하부 전극 위에 형성된, Nb를 포함하는 산화막으로 이루어지는 히스테리시스막과,
상기 히스테리시스막 위에 형성되고, 질화 금속막으로 이루어지는 상부 전극을 구비한 것을 특징으로 하는 MIM 소자.
(부기 2) 상기 하부 전극 및 상부 전극은 동일한 재료로 이루어지고, 상기 재료는 MoN, TaN, WN, HfN, TiN으로 이루어지는 그룹으로부터 선택되는 것을 특징으로 하는 부기 1에 기재된 MIM 소자.
(부기 3) 상기 Nb를 포함하는 산화막은 Nb2O5를 포함하는 것을 특징으로 하는 부기 1 또는 2에 기재된 MIM 소자.
(부기 4) 상기 상부 전극막은 상기 히스테리시스막을 구성하는 재료에 대하여 선택적으로 에칭되는 재료로 구성되는 것을 특징으로 하는 부기 1∼3 중 어느 하나에 기재된 MIM 소자.
(부기 5) 상기 Nb를 포함하는 산화막은 1㎚ 이상 50㎚ 이하의 막 두께를 갖는 것을 특징으로 하는 부기 1∼4 중 어느 하나에 기재된 MIM 소자.
(부기 6) 상기 MIM 소자는 상기 MIM 소자를 흐르는 전류가 상기 하부 전극과 상부 전극 사이에 인가되는 인가 전압의 크기를 음극성의 제 1 포밍 전압으로부터 0Ｖ까지 감소시킨 경우에는 제 1 곡선을 따라 감소하고, 상기 인가 전압의 크기를 계속해서 0Ｖ를 넘어 양극성의 제 2 포밍 전압까지 양극 방향으로 증가시킨 경우에는 제 2 곡선을 따라 증가하며, 상기 인가 전압의 크기를 상기 제 2 포밍 전압으로부터 0Ｖ까지 감소시킨 경우에는 상기 제 2 곡선보다 전류값이 큰 제 3 곡선을 따라 감소하고, 상기 인가 전압의 크기를 계속해서 0Ｖ를 넘어 상기 제 1 포밍 전압까지 음극 방향으로 증가시킨 경우에는 상기 제 1 곡선보다 전류값이 작은 제 4 곡선을 따라 증가하는 히스테리시스 특성을 가지며, 또한 상기 MIM 소자는 상기 인가 전압을 음극 측으로부터 양극 측으로 변화시키는 경우, 및 양극 측으로부터 음극 측으로 변화시키는 경우 중 어느 쪽이라도, 0Ｖ 근방의 전압 범위에서 저항값을 계단 형상으로 감소시켜, 상기 0Ｖ 근방의 전압 범위를 넘으면 저항값을 계단 형상으로 증가시키는 것을 특징으로 하는 부기 1∼5 중 어느 하나에 기재된 MIM 소자.
(부기 7) 상기 계단 형상의 저항값의 감소 및 증가는 500배 이상의 변화율로 발생하는 것을 특징으로 하는 부기 6에 기재된 MIM 소자.
(부기 8) 상기 MIM 소자는 상기 인가 전압을 상기 제 1 포밍 전압으로부터 0Ｖ까지 상기 제 1 곡선을 따라 감소시킬 때에 제 1 전압 범위에서 제 1 진폭으로 증감을 반복하고, 또한 상기 제 1 전압 범위보다 전압값이 작은 0Ｖ를 포함하는 제 2 전압 범위에서는 제 2 진폭으로 증감을 반복하며, 상기 제 1 진폭은 상기 제 2 진폭보다 크고, 상기 인가 전압을 상기 제 2 포밍 전압으로부터 0Ｖ까지 상기 제 3 곡선을 따라 감소시킬 때에 제 3 전압 범위에서 제 3 진폭으로 증감을 반복하며, 또한 상기 제 3 전압 범위보다 전압값이 작은 0Ｖ를 포함하는 제 4 전압 범위에서는 제 4 진폭으로 증감을 반복하고, 상기 제 3 진폭은 상기 제 4 진폭보다 큰 것을 특징으로 하는 부기 6 또는 7에 기재된 MIM 소자.
(부기 9) 상기 MIM 소자는 상기 인가 전압이 상기 제 1 전압 범위로부터 상기 제 2 전압 범위로 감소할 때에 저항값을 계단 형상으로 감소시키고, 상기 인가 전압이 상기 제 3 전압 범위로부터 상기 제 4 전압 범위로 감소할 때에 저항값을 계단 형상으로 감소시키는 것을 특징으로 하는 부기 6∼8 중 어느 하나에 기재된 MIM 소자.
(부기 10) 기판과,
상기 기판 위에 서로 평행하게 형성된, 각각 금속 질화물로 이루어지는 복수의 하부 전극 패턴과,
상기 기판 위에, 상기 복수의 하부 전극 패턴을 덮어 형성된, Nb를 포함하는 산화물로 이루어지는 히스테리시스막과,
상기 히스테리시스막 위에, 상기 기판에 대하여 수직 방향으로부터 본 경우에 상기 복수의 하부 전극 패턴 각각과 교차하도록 형성된, 각각 금속 질화물로 이루어지는 복수의 상부 전극 패턴으로 이루어지는 것을 특징으로 하는 전자 장치.
(부기 11) 기판 위에 제 1 금속 질화막을 형성하는 공정과,
상기 제 1 금속 질화막을 패터닝하여, 각각 제 1 방향으로 연장하는 복수의 하부 전극 패턴을 형성하는 공정과,
상기 금속 질화막 위에, Nb를 포함하는 산화막을 히스테리시스막으로서 상기 복수의 하부 전극 패턴을 연속적으로 덮도록 형성하는 공정과,
상기 히스테리시스막 위에 제 2 금속 질화막을 형성하는 공정과,
상기 제 2 금속 질화막을 패터닝하여, 각각 상기 제 1 방향과는 다른 제 2 방향으로 연장하는 복수의 상부 전극 패턴을 형성하는 공정으로 이루어지고,
상기 히스테리시스막은 스퍼터법에 의해 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
(부기 12) 상기 히스테리시스막은 실온에서 형성되는 것을 특징으로 하는 부기 11에 기재된 전자 장치의 제조 방법.
(부기 13) 상기 히스테리시스막은 Nb2O5막으로 이루어지는 것을 특징으로 하는 부기 11 또는 12에 기재된 전자 장치의 제조 방법.
(부기 14) 상기 제 1 및 제 2 금속 질화막은 MoN, TaN, WN, HfN, TiN으로 이루어지는 그룹으로부터 선택되고, 상기 제 1 및 제 2 금속 질화막을 패터닝하는 공정은 레지스트 패턴을 사용하여, 상기 히스테리시스막에 대하여 선택적으로 실행되는 것을 특징으로 하는 부기 11∼14 중 어느 하나에 기재된 전자 장치의 제조 방법.
(부기 15) 상기 제 1 및 제 2 금속 질화막을 패터닝하는 공정은 레지스트 마스크를 사용하여, Ar 가스 중, Cl2와 O2를 에칭 가스로서 사용한 RIE법에 의해 실행되는 것을 특징으로 하는 부기 11∼14 중 어느 하나에 기재된 전자 장치의 제조 방법.
도 1의 (a), (b)는 본 발명의 관련 기술에 의한 MIM 소자의 구성을 나타내는 도면.
도 2는 도 1의 (a), (b)의 MIM 소자에서 발생하는 히스테리시스의 예를 나타내는 도면.
도 3은 도 1의 (a), (b)의 MIM 소자를 사용하여 구성되는 전자 장치의 예를 나타내는 도면.
도 4는 본 발명의 제 1 실시예에 의한 전자 장치의 구성을 나타내는 도면.
도 5의 (a)∼(c)는, 도 4의 (a)∼(c)의 전자 장치를 제조하는 제조 공정을 나타내는 도면.
도 6은 도 5의 (a)∼(c)의 전자 장치를 구성하는 MIM 소자의 히스테리시스 특성을 나타내는 도면.
도 7은 본 발명의 비교 대조예에 의한 히스테리시스 특성을 나타내는 도면.
도 8은 본 발명의 비교 대조예에 의한 히스테리시스 특성을 나타내는 다른 도면.
도 9는 본 발명의 비교 대조예에 의한 히스테리시스 특성을 나타내는 또다른 도면.
도면의 주요 부분에 대한 부호의 설명
10, 20…전자 장치 11, 21…실리콘 기판
12, 22…실리콘 산화막 13…Ti 밀착층
14, 14A∼14D…Pt 하부 전극 15…NiO 히스테리시스막
16A∼16D…Pt 상부 전극 16a∼16d…Ta 마스크 패턴
23, 23A∼23D…MoN 하부 전극 24…Nb2O5 히스테리시스막
25, 25A∼25D…MoN 상부 전극

Claims (10)

  1. MoN, TaN, WN, HfN, TiN으로 이루어지는 그룹으로부터 선택되는 재료로 이루어지는 하부 전극과,
    상기 하부 전극 위에 형성되고, Nb2O5의 단체막(單體膜)으로 이루어지는 히스테리시스(hysteresis)막과,
    상기 히스테리시스막 위에 형성되고, 상기 하부 전극과 동일한 재료로 이루어지는 상부 전극을 구비한 것을 특징으로 하는 MIM 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 Nb2O5의 단체막은 1㎚ 이상 50㎚ 이하인 막 두께를 갖는 것을 특징으로 하는 MIM 소자.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 MIM 소자는 상기 MIM 소자를 흐르는 전류가 상기 하부 전극과 상부 전극 사이에 인가되는 인가 전압의 크기를 음극성의 제 1 포밍 전압(forming voltage)으로부터 0Ｖ까지 감소시킨 경우에는 제 1 곡선을 따라 감소하고, 상기 인가 전압의 크기를 계속해서 0Ｖ를 넘어 양극성의 제 2 포밍 전압까지 양극 방향으로 증가시킨 경우에는 제 2 곡선을 따라 증가하며, 상기 인가 전압의 크기를 상기 제 2 포밍 전압으로부터 0Ｖ까지 감소시킨 경우에는 상기 제 2 곡선보다 전류값이 큰 제 3 곡선을 따라 감소하고, 상기 인가 전압의 크기를 계속해서 0Ｖ를 넘어 상기 제 1 포밍 전압까지 음극 방향으로 증가시킨 경우에는 상기 제 1 곡선보다 전류값이 작은 제 4 곡선을 따라 증가하는 히스테리시스 특성을 가지며, 또한 상기 MIM소자는 상기 인가 전압을 음극 측으로부터 양극 측으로 변화시키는 경우, 및 양극 측으로부터 음극 측으로 변화시키는 경우 중 어느 쪽이라도, 0Ｖ 근방의 전압 범위에서 저항값을 계단 형상으로 감소시켜, 상기 0Ｖ 근방의 전압 범위를 넘으면 저항값을 계단 형상으로 증가시키는 것을 특징으로 하는 MIM 소자.
  7. 제 6 항에 있어서,
    상기 MIM 소자는 상기 인가 전압의 크기를 상기 제 1 포밍 전압으로부터 0Ｖ까지 상기 제 1 곡선을 따라 감소시킬 때에, 제 1 전압 범위에서 제 1 진폭으로 증감을 반복하고, 또한 상기 제 1 전압 범위보다 전압값이 작은 0Ｖ를 포함하는 제 2 전압 범위에서는 제 2 진폭으로 증감을 반복하며, 상기 제 1 진폭은 상기 제 2 진폭보다 크고, 상기 인가 전압의 크기를 상기 제 2 포밍 전압으로부터 0Ｖ까지 상기 제 3 곡선을 따라 감소시킬 때에, 제 3 전압 범위에서 제 3 진폭으로 증감을 반복하고, 또한 상기 제 3 전압 범위보다 전압값이 작은 0Ｖ를 포함하는 제 4 전압 범위에서는 제 4 진폭으로 증감을 반복하며, 상기 제 3 진폭은 상기 제 4 진폭보다 큰 것을 특징으로 하는 MIM 소자.
  8. 제 7 항에 있어서,
    상기 MIM 소자는 상기 인가 전압이 상기 제 1 전압 범위로부터 상기 제 2 전압 범위로 감소할 때에 저항값을 계단 형상으로 감소시키고, 상기 인가 전압이 상기 제 3 전압 범위로부터 상기 제 4 전압 범위로 감소할 때에 저항값을 계단 형상으로 감소시키는 것을 특징으로 하는 MIM 소자.
  9. 기판과,
    상기 기판 위에 서로 평행하게 형성된, 각각 MoN, TaN, WN, HfN, TiN으로 이루어지는 그룹으로부터 선택되는 재료로 이루어지는 복수의 하부 전극 패턴과,
    상기 기판 위에 상기 복수의 하부 전극 패턴을 덮어 형성된, Nb2O5의 단체막으로 이루어지는 히스테리시스막과,
    상기 히스테리시스막 위에 상기 기판에 대하여 수직 방향으로부터 본 경우에 상기 복수의 하부 전극 패턴 각각과 교차하도록 형성된, 각각 상기 하부 전극 패턴과 동일한 재료로 이루어지는 복수의 상부 전극 패턴으로 이루어지는 것을 특징으로 하는 전자 장치.
  10. 기판 위에 MoN, TaN, WN, HfN, TiN으로 이루어지는 그룹으로부터 선택되는 재료로 이루어지는 제 1 금속 질화막을 형성하는 공정과,
    상기 제 1 금속 질화막을 패터닝하여, 각각 제 1 방향으로 연장하는 복수의 하부 전극 패턴을 형성하는 공정과,
    상기 제 1 금속 질화막 위에, Nb2O5의 단체막으로 이루어지는 산화막을 히스테리시스막으로서 상기 복수의 하부 전극 패턴을 연속적으로 덮도록 형성하는 공정과,
    상기 히스테리시스막 위에 상기 제 1 금속 질화막과 동일한 재료로 이루어지는 제 2 금속 질화막을 형성하는 공정과,
    상기 제 2 금속 질화막을 패터닝하여, 각각 상기 제 1 방향과는 다른 제 2 방향으로 연장하는 복수의 상부 전극 패턴을 형성하는 공정으로 이루어지며,
    상기 히스테리시스막은 스퍼터법에 의해 형성되는 것을 특징으로 하는 전자 장치의 제조 방법.
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