KR100940927B1 - 확장된 범위 이더넷 라인 코드를 위한 방법 및 시스템 - Google Patents

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Abstract

확장된 범위 이더넷 라인 코드(extended range Ethernet line code)를 위한 방법 및 시스템의 측면들이 제공된다. 국부 PHY는 이더넷(Ethernet) 매체 독립 인터페이스(media independent interface;MII) 데이터를 4 비트 패킷 스트림(packet stream)으로부터 3 비트 패킷 스트림으로 변환하는 것을 가능하게 할 수 있다. 3 비트 패킷 스트림은, 예를 들면, 하나 또는 그 이상의 트위스트-페어 와이어들(twisted-pair wires)을 통하여 PAM-3을 이용하여 원격(remote) PHY에의 통신을 위하여 제1 및 제2 터너리 비트 스트림들(ternary bits streams)에 맵핑(mapping)될 수 있다. 3 비트 패킷 스트림은 맵핑 전에 스크램블(scramble) 및/또는 정렬(align)될 수 있다. 단일 트위스트-페어 와이어가 이용가능할 때, 국부 PHY는 터너리 비트 스트림들을 단일 스트림으로 멀티플렉싱(multiplexing)할 수 있다. 시작-스트림 구획문자(start-stream delimiter;SSD)들은 터너리 비트 스트림들 이전에 삽입될 수 있고 종료-스트림 구획문자(end-stream delimiter;ESD)들은 터너리 비트 스트림들 이후에 삽입될 수 있다. 아이들(idle) 신호들은 ESD들 이후 및 MII 데이터의 그 다음 프레임(frame)의 시작 이전에 삽입될 수 있다.
Figure R1020070093932
유선통신, 이더넷, 라인, 코드, 물리적계층(PHY)

Description

확장된 범위 이더넷 라인 코드를 위한 방법 및 시스템{METHOD AND SYSTEM FOR AN EXTENDED RANGE ETHERNET LINE CODE}
본 발명의 어떤 실시예들은 고속 유선 통신(high-speed wired communication)에 관련된다. 더 상세하게는, 본 발명의 어떤 실시예들은 확장된 범위 이더넷 라인 코드(extended range Ethernet line code)를 위한 방법 및 시스템에 관련된다.
데이터 네트워크에 연결된 장치들의 숫자가 증가하고 더 높은 데이터 레이트(data rates)가 요구되므로, 현존하는 동 케이블링 기반구조들(copper cabling infrastructures)을 통해 더 높은 전송 레이트를 가능하게 하는 새로운 전송 기술들에 대한 요구가 증가하고 있다. 이 점에서, 현존하는 케이블링(cabling)을 통해 심지어 기가 비피에스(Gbps;Gigabits-per-second)를 초과할 수 있는 전송 레이트를 가능하게 하는 기술들을 포함하여, 다양한 노력들이 존재한다. 예를 들여, IEEE 802.3 표준은 트위스트-페어(twisted-pair) 동 케이블링(copper cabling) 길이 100m를 통해 10Mbps, 100Mbps, 1Gbps, 및 10Gbps로 이더넷 연결들을 위한 매체 억세스 제어(Medium Access Control;MAC) 인터페이스 및 물리적 계층(physical layer;PHY)을 정의한다. 각각 10x 전송 레이트 증가로, 더 정교한 신호 처리가 100m 표준 케이블 범위를 유지하기 위해 요구된다. 그러나, 100m보다 더 긴 연결들은 파이버(fiber)의 사용 또는 길이 100m보다 더 작게 모든 케이블들을 유지하기 위해 연결에서의 미드-포인트들(mid-pionts)에서 이더넷 스위치(ethernet switches), 허브(hubs), 및/또는 리피터(repeaters)의 배치(placement)를 요구할 수 있다.
다른 노력들은 트위스트-페어 케이블링(twisted-pair cabling)을 통한 10Gbps 이더넷 전송(10GBASE-T)을 위한 표준의 개발을 포함한다. 최근의 10GBASE-T PHY 스펙(specification)은, 예를 들면, 트위스트-페어 케이블링을 통해 현존하는 케이블링을 위해 182 피트(feet)까지의 거리에서, 그리고 새로운 케이블링을 위해 330 피트까지의 거리에서 10 Gbps 연결들을 가능하게 하려고 의도된다. 4 페어의 트위스트-페어 동 케이블링을 통하여 10 Gbps로 풀-듀플렉스(full-duplex) 전송을 달성하기 위해, 복잡한 디지털 신호 처리 기법들은, 심한 주파수 의존 신호 감쇠(frequency-dependent signal attenuation), 신호 반사(signal reflections), 네 개의 페어들 사이의 근단(near-end) 및 원단(far-end) 크로스토크(crosstalk), 및 인접 전송 링크들로부터 또는 다른 외부 잡음 소스들로부터 네 개의 페어들에 결합되는 외부 신호들을 제거하거나 감소시키도록 요구된다. 더구나, 새로운 케이블링 스펙들이 외부의 전기-자기적 간섭들에 대한 민감성(susceptibility)을 감소시키기 위해 개발되고 있다.
표준 베이스의 이더넷 물리적 계층(PHY) 장치들이, 예를 들면, 1 Gbps 또는 10 Gbps 데이터 레이트를 지원하는 PHY 송수신기 아키텍쳐들로의 최소의(minimal) 변화들로 동작하는 범위 또는 거리를 확장하는 것은, 새로운 이더넷 PHY 장치들이 광대역 억세스(broadband access) 마켓에서 또는 가능하게는 새로운 주거(residential) 및 기업(enterprise) 애플리케이션들에서 사용되고 배포되는 것을 가능하게 할 수 있다. 더구나, 단일 PHY 장치가 표준 또는 확장된 동작의 영역 모드에서 동작하게 할 수 있는 특징들이 제공될 수 있다.
종래 및 전통적인 접근법들의 더한 한계들 및 단점들은 도면들을 참조하여 본 출원의 나머지 부분들에서 제시되는 바와 같이 본 발명의 몇몇 측면들과 그러한 종래의 시스템들의 비교를 통해 당해 기술 분야에서 숙련된 자에게 명백해질 것이다.
본 발명이 해결하고자 하는 과제는 종래의 문제점들을 개선하기 위한 확장된 범위 이더넷 라인 코드(Extended range ethernet line code)를 위한 방법 및 시스템을 제공하는 것에 있다.
도면들 중의 적어도 하나에서 실질적으로 보여지고/보여지거나 도면들 중의 적어도 하나와 관련하여 설명되고, 청구항들에서 더 완전히 제시되는 바와 같은, 확장된 범위 이더넷 근거리 통신망에서 비대칭 물리적 계층을 위한 시스템 및/또는 방법이 제공된다.
본 발명의 일 측면에 따라, 유선 통신 방법이 제공되고, 그 방법은:
국부(local) 물리적 계층(PHY)에서 이더넷(Ethernet) 매체 독립 인터페이스(media independent interface;MII) 데이터를 4 비트 패킷 스트림(packet stream)으로부터 3 비트 패킷 스트림으로 변환(convert)하는 단계; 및
MII 데이터의 상기 3 비트 패킷 스트림을, 하나 또는 그 이상의 트위스트-페어 와이어들(twisted-pair wires)을 통한 원격(remote) PHY에의 통신을 위한 하나 또는 그 이상의 터너리 비트 스트림들(ternary bits streams)에 맵핑(mapping)하는 단계를 포함한다.
바람직하게는, 상기 하나 또는 그 이상의 터너리 비트 스트림들은 제1 터너리 비트 스트림 및 제2 터너리 비트 스트림을 포함한다.
바람직하게는, 상기 방법은 PAM-3을 이용하여 상기 원격 PHY에 통신하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 상기 맵핑 단계 이전에 상기 3 비트 패킷 스트림을 스크램블(scramble)하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 상기 맵핑 단계 동안 상기 3 비트 패킷 스트림을 정렬(align)하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 단일 트위스트-페어 와이어가 이용가능할 때 상기 하나 또는 그 이상의 터너리 비트 스트림들을 단일 스트림으로 멀티플렉싱(multiplexing)하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 상기 하나 또는 그 이상의 터너리 비트 스트림들 이전에 시작-스트림 구획문자(start-stream delimiter;SSD)들을 삽입하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 하나 또는 그 이상의 터너리 비트 스트림들 이후에 종료-스트림 구획문자(end-stream delimiter;ESD)들을 삽입하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 상기 삽입된 ESD 이후에 아이들(idle) 신호들을 삽입하는 단계를 더 포함한다.
본 발명의 일 측면에 따라, 기계 가독 스토리지(machine-readable storage)가 제공되며, 그 기계 가독 스토리지는 그 상에 저장되는, 유선 통신을 위한 적어도 하나의 코드 섹션(code section)을 갖는 컴퓨터 프로그램을 가지며, 상기 적어도 하나의 코드 섹션은 기계(machine)에게 단계들(steps)을 수행하도록 하기 위해 상기 기계에 의해 실행가능하되, 상기 단계들은:
국부 PHY에서 이더넷 매체 독립 인터페이스(MII) 데이터를 4 비트 패킷 스트림으로부터 3 비트 패킷 스트림으로 변환하는 단계; 및
MII 데이터의 상기 3 비트 패킷 스트림을, 하나 또는 그 이상의 트위스트-페어 와이어들을 통해 원격 PHY에의 통신을 위한 하나 또는 그 이상의 터너리 비트 스트림들에 맵핑하는 단계를 포함한다.
바람직하게는, 상기 하나 또는 그 이상의 터너리 비트 스트림들은 제1 터너리 비트 스트림 및 제2 터너리 비트 스트림을 포함한다.
바람직하게는, 상기 기계 가독 스토리지는 PAM-3을 이용하여 상기 원격 PHY에의 통신을 위한 코드를 더 포함한다.
바람직하게는, 상기 기계 가독 스토리지는 상기 맵핑 이전에 상기 3 비트 패킷 스트림을 스크램블하기 위한 코드(code)를 더 포함한다.
바람직하게는, 상기 기계 가독 스토리지는 상기 맵핑 동안 상기 3 비트 패킷 스트림을 정렬하기 위한 코드를 더 포함한다.
바람직하게는, 상기 기계 가독 스토리지는 단일 트위스트-페어 와이어가 이용가능할 때 상기 하나 또는 그 이상의 터너리 비트 스트림들을 단일 스트림으로 멀티플렉싱(multiplexing)하기 위한 코드를 더 포함한다.
바람직하게는, 상기 기계 가독 스토리지는 상기 하나 또는 그 이상의 터너리 비트 스트림들 이전에 시작-스트림 구획문자들(SSDs)을 삽입하기 위한 코드를 더 포함한다.
바람직하게는, 상기 기계 가독 스토리지는 상기 하나 또는 그 이상의 터너리 비트 스트림들 이후에 종료-스트림 구획문자들(ESDs)을 위한 코드를 더 포함한다.
바람직하게는, 상기 기계 가독 스토리지는 상기 삽입된 ESD 이후에 아이들 신호들을 삽입하기 위한 코드를 더 포함한다.
본 발명의 일 측면에 따라, 유선 통신 시스템이 제공되고, 그 시스템은:
이더넷 매체 독립 인터페이스(MII) 데이터를 4 비트 패킷 스트림으로부터 3 비트 패킷 스트림으로 변환하는 것을 가능하게 할 수 있는 국부 PHY; 및
상기 국부 PHY는 하나 또는 그 이상의 트위스트-페어 와이어들을 통한 원격 PHY에의 통신을 위하여 하나 또는 그 이상의 터너리 비트 스트림들에 대한 MII 데이터의 상기 3 비트 패킷 스트림의 맵핑을 가능하게 한다.
바람직하게는, 상기 하나 또는 그 이상의 터너리 비트 스트림들은 제1 터너리 비트 스트림 및 제2 터너리 비트 스트림을 포함한다.
바람직하게는, 상기 국부 PHY는 PAM-3을 이용하여 상기 원격 PHY에 대한 통신을 가능하게 한다.
바람직하게는, 상기 국부 PHY는 상기 맵핑 이전에 상기 3비트 패킷 스트림의 스크램블링을 가능하게 한다.
바람직하게는, 상기 국부 PHY는 상기 맵핑 동안 상기 3비트 패킷 스트림의 정렬을 가능하게 한다.
바람직하게는, 단일 트위스트-페어 와이어가 이용가능할 때, 상기 국부 PHY는 상기 하나 또는 그 이상의 터너리 비트 스트림들의 단일 스트림으로의 멀티플렉싱을 가능하게 한다.
바람직하게는, 상기 시스템은 상기 하나 또는 그 이상의 터너리 비트 스트림들 이전에 시작-스트림 구획문자(SSD)들을 삽입하는 것을 더 포함한다.
바람직하게는, 상기 시스템은 상기 하나 또는 그 이상의 터너리 비트 스트림들 이후에 종료-스트림 구획문자(ESD)들을 삽입하는 것 더 포함한다.
바람직하게는, 상기 시스템은 상기 삽입된 ESD 이후에 아이들 신호들을 삽입하는 것을 더 포함한다.
설명된 실시예의 상세 부분들 뿐 아니라 본 발명의 다양한 장점들, 측면들 및 새로운 특징들은 이하의 상세한 설명 및 도면들로부터 더 완전히 이해될 것이다.
본 발명은 확장된 범위 이더넷 라인 코드(extended range Ethernet line code)를 위한 방법 및 시스템을 제공함으로써, 예를 들면, 확장된 범위 애플리케이 션들에 있어서, 이더넷 라인 코드는 더 길거나 확장된 케이블 범위들을 지원하기 위해 라인 레이트를 늦추도록 동작할 수 있고, 이 점에서, 라인 코드들의 리던던시(redundancy)는 동작의 범위들을 확장하기 위해 최소화된다.
본 발명의 어떤 실시예들은 확장된 범위 이더넷 라인 코드를 위한 방법 및 시스템들에서 발견될 수 있다. 본 발명의 측면들은 4비트 패킷 스트림으로부터 3 비트 패킷 스트림으로 이더넷 매체 독립 인터페이스(MII)를 변환하는 것을 가능하게 할 수 있는 국부 PHY를 포함할 수 있다. 3비트 패킷 스트림은 하나 또는 그 이상의 트위스트-페어 와이어들을 통해 PAM-3을 이용하여 원격 PHY에의 통신을 위한 제1 및 제2 터너리 비트 스트림들로 맵핑(mapping)될 수 있다. 예를 들면, PAM-3은 하나 또는 그 이상의 트위스트-페어 와이어들을 지원하는 시스템들에서 이용될 수 있다. 3비트 패킷 스트림은 맵핑 이전에 스크램블 및/또는 정렬될 수 있다. 단일 트위스트-페어 와이어가 이용가능할 때, 국부 PHY는 터너리 비트 스트림들을 단일 스트림으로 멀티플렉싱(multiplexing)할 수 있다. 시작-스트림 구획문자(SSD)들은 터너리 비트 스트림들 이전에 삽입될 수 있고 종료-스트림 구획문자(ESD)들은 터너리 비트 스트림들 이후에 삽입될 수 있다. 아이들 신호들은 ESD들 이후에 및 MII 데이터의 그 다음 프레임의 시작 이전에 삽입될 수 있다.
확장된 범위 애플리케이션들을 위해, 이더넷 라인 코드는 더 길거나 확장된 케이블 범위들을 지원하기 위해 라인 레이트를 늦추도록 동작할 수 있다. 이 점에서, 라인 코드들의 리던던시(redundancy)는 동작의 범위들을 확장하기 위해 최소화될 수 있다. 예를 들면, 각 와이어 페어를 통한 전송을 위한 PAM 3 스킴을 이용하는 것은 리던던시의 적절한 레벨 및 신호대 잡음비(signal-to-noise ratio;SNR)를 가능하게 할 수 있다. 이더넷 애플리케이션들의 범위를 확장하기 위해 이용된 PAM3 심볼들은 터너리 비트들로 고려될 수 있다. 이더넷 라인 코드 송신 데이터 플로우는 3비트 바이너리 데이터 스트림으로 리포맷(re-format)되고(4b3b) 나아가 2 터너리 비트(3b2t) 스트림으로 변환될 수 있는 4비트 MII 데이터 스트림으로부터 시작할 수 있다. 2 터너리 비트 스트림들은 단지 8 개의 값들이 3비트 바이너리 데이터를 나타내기에 충분할 수 있는 9 개의 가능한 값들을 나타낼 수 있다. 이 점에서, 터너리 비트들 표현에서의 리던던트 9번째 값은 스트림 제어 코드들의 시작 및/또는 종료에서 이용될 수 있고 송신 에러를 나타내기 위해 또한 이용될 수 있다. 터너리 비트 표현에서 9번째 값은 단일 트위스트-페어 와이어 연결을 통해 터너리 심볼 스트림의 순서를 결정하기 위해 또한 이용될 수 있다. MII 데이터 프레임들 사이에서, 특별한 IDLE 코드 그룹들은 IDLE 인코딩이 또한 원격 링크 파트너에 대한 국부 PHY의 신뢰도(reliability)를 나타내기 위해 이용될 수 있는 곳에 삽입될 수 있다. IDLE 코드는 SSD로써 시작할 수 있고 ESD로써 종료할 수 있는 데이터 프레임보다 선행할 수 있다. 특히 코딩된 ESD들은 데이터 스트림의 전송동안 송신 에러를 시그널링하기 위해 이용될 수 있다.
도 1은 본 발명의 일 실시예와 관련하여 국부 링크 파트너와 원격 링크 파트너 사이에서 트위스트-페어 케이블링 링크를 통한 이더넷을 나타내는 블록 다이어 그램이다. 도 1을 참조하면, 국부 링크 파트너(102) 및 원격 링크 파트너(104)를 포함하는 시스템(100)이 보여진다. 국부 링크 파트너(102) 및 원격 링크 파트너(104)는 케이블(112)을 통하여 통신한다. 케이블(112)은, 예를 들면, 네 개의 UTP(unshielded twisted-pairs) 동 케이블링 또는 와이어들까지 포함할 수 있다. 국부 링크 파트너(102) 및 원격 링크 파트너(104)는 케이블(112) 내에서 포함되는 하나 또는 그 이상의 트위스트-페어 와이어들을 통하여 통신할 수 있다. UTP 동 케이블링에 대한 어떤 성능(performance) 및/또는 스펙(specifications) 기준은 표준화되어 있다. 예를 들면, 카테고리 3 케이블링은 트위스트-페어 케이블링을 통한 10 Mbps 이더넷 전송(10BASE-T)을 위하여 필요한 성능을 제공할 수 있다. 다른 예에서, 카테고리 5 케이블링은 트위스트-페어 케이블링을 통한 1000 Mbps 또는 1 Gbps 이더넷 전송(1000BASE-T)을 위하여 필요한 성능을 제공할 수 있다. 대개의 경우들에서, 더 낮은 카테고리의 케이블은 일반적으로 더 높은 카테고리의 케이블보다 더 높은 삽입 손실(insertion loss)을 가질 수 있다.
국부 링크 파트너(102)는 컴퓨터 시스템(106a), 매체 억세스 제어(medium access control;MAC) 컨트롤러(108a), 및 송수신기(110a)를 포함한다. 원격 링크 파트너(104)는 컴퓨터 시스템(106b), MAC 컨트롤러(108b), 및 송수신기(110b)를 포함한다. 그럼에도 불구하고, 본 발명은 이러한 점에 한정되지는 않는다.
송수신기(110a)는, 국부 링크 파트너(102)와, 예를 들면, 원격 링크 파트너(104)와 같은 링크 파트너 사이에서, 통신, 예를 들면, 데이터의 송신 및 수신을 가능하게 할 수 있는 적절한 로직(logic), 회로(circuitry), 및/또는 코드(code)를 포함할 수 있다. 유사하게, 송수신기(110b)는, 원격 링크 파트너(104)와, 예를 들면, 국부 링크 파트너(102)와 같은 링크 파트너 사이에서 통신하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 송수신기들(110a 및 110b)는, 예를 들면, 이더넷 동작들을 지원할 수 있다. 송수신기들(110a 및 110b)은, 예를 들면, 10 Mbps, 100 Mbps, 1000 Mbps(또는 1 Gbps) 및/또는 10 Gbps와 같은 멀티-레이트 통신들을 가능하게 할 수 있다. 이 점에서, 송수신기들(110a 및 110b)은 표준 기반의 데이터 레이트들 및/또는 비 표준 데이터 레이트들을 지원할 수 있다. 더구나, 송수신기들(110a 및 110b)은 동작의 표준 이더넷 길이들 또는 범위들 및/또는 동작의 확장된 범위들을 지원할 수 있다. 송수신기들(110a 및 110b)은 다른 링크 파트너에서 액티브 동작들의 검출을 가능하게 하는 링크 디스커버리 시그널링(link discovery signaling;LDS)을 이용함에 의해 국부 링크 파트너(102)와 원격 링크 파트너(104) 사이에서 통신을 가능하게 할 수 있다. 이 점에서, LDS 동작은 표준 이더넷 동작 및/또는 확장된 범위 이더넷 동작을 지원하기 위해 적응될 수 있다.
송수신기들(110a 및 110b)은, 예를 들면, 멀티레벨(multilevel) 시그널링(signaling)을 이용할 수 있다. 이 점에서, 송수신기들(110a 및 110b)은 전송될 다양한 심볼들(symbols)을 다양한 레벨들로써 나타내기 위해 펄스 진폭 변조(pul amplitude modulation;PAM)를 이용할 수 있다. 예를 들면, 1000 Mbps 이더넷 애플리케이션들, PAM-5 전송 스킴이 각각의 트위스트-페어 와이어에서 이용될 수 있고, 여기서, PAM-5는 5 개의 레벨들 {-2, -1, 0, 1, 2}로써 PAM을 표시한다. PAM-3을 지원하는 이더넷 라인 코드 동작들을 위해, PAM-3 전송 스킴은 각 트위스트-페어 와이어에서 이용될 수 있고, 여기서 PAM-3은 세 개의 레벨들 {-1, 0, 1}로써 PAM을 표시한다.
송수신기들(110a 및 110b)에 의해 송신되고/되거나 수신되는 데이터는 잘 알려진 OSI 프로토콜 표준에 따라서 포맷(format)될 수 있다. OSI 모델은 동작가능성(operability) 및 기능성(functionality)을 7 개의 구별(distinct)되고 계층적(hierarchical) 계층들(layers)로 나눈다. 일반적으로 OSI 모델에서 각 계층은 즉각 더 높은 인터페이싱 계층으로 서비스를 제공할 수 있도록 구성(structure)된다. 예를 들면, 계층 1, 또는 물리적 계층(PHY)은 계층 2에 서비스들을 제공할 수 있고, 계층 2는 계층 3에 서비스들을 제공할 수 있다. 전송되는 데이터는 이더넷 매체 독립 인터페이스(media independent interface;MII) 데이터의 프레임들을 포함할 수 있고, 여기서 MII는, 예를 들면, 스트림의 시작 및 스트림 구획문자들(stream delimiters)의 종료에 의해 구획(delimit)될 수 있다. 전송되는 데이터는 데이터의 프레임들 사이에서 통신될 수 있는 IDLE 코드들을 또한 포함할 수 있다.
도 1에 도시된 본 발명의 실시예에서, 컴퓨터 시스템들(106a 및 106b)은 계층 3 및 그 이상(above)을 나타낼 수 있고, MAC 컨트롤러들(108a 및 108b)은 계층 2 및 그 이상을 나타낼 수 있고 송수신기들(110a 및 110b)은 계층 1 또는 PHY의 동작 가능성(operability) 및/또는 기능성(functionality)을 나타낼 수 있다. 이 점에서, 송수신기들(110a 및 110b)은, 예를 들면, PHY 장치들 또는 PHY 송수신기들로 불려질 수 있다. 컴퓨터 시스템들(106a 및 106b)은 케이블(112)을 통하여 전송될 데이터 패킷들(data packets)을 위하여 5 개의 가장 높은 기능 계층들의 동작가능성 및/또는 기능성을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함한다. OSI 모델에서의 각각의 계층이 즉각 더 높은 인터페이싱 계층으로 서비스를 제공하므로, MAC 컨트롤러들(108a 및 108b)은 패킷들이 적합하게 송수신기들(110a 및 110b)에 포맷되고 통신된다는 것을 보장하기 위해 컴퓨터 시스템들(106a 및 106b)에 필요한 서비스들을 제공할 수 있다. 전송 동안, 각 계층은 그 자신의 헤더(header)를 그 상부의 인터페이싱 계층으로부터 패스된 데이터에 부가한다. 그러나, 수신 동안, 유사 OSI 스택을 갖는 호환가능한(compatible) 장치는, 메시지가 하부 계층들(lower layers)로부터 상부 계층들(higher layers)로 지나갈 때 헤더들을 제거(strip off)한다.
송수신기들(110a 및 110b)은 모든 물리적 계층 요구들을 핸들링하도록 구성될 수 있고, 물리적 계층 요구들은, 이에 한정되지는 않지만, 그러한 동작이 요구되는 경우에, 패킷화(packetization), 데이터 송신 및 직렬화/직렬화해제(serialization/deserialization)(SERDES)를 포함한다. MAC 컨트롤러들(108a 및 108b) 각각으로부터 송수신기들(110a 및 110b)에 의해 수신된 데이터 패킷들은 상부 6 개의 기능 계층들의 각각을 위한 데이터 및 헤더 정보를 포함할 수 있다. 송수신기들(110a 및 110b)은 케이블(112)을 통해 송신될 데이터 패킷들을 인코딩하고/인코딩하거나 케이블(112)로부터 수신된 데이터 패킷들을 디코딩하도록 구성될 수 있다.
MAC 컨트롤러(108a)는 국부 링크 파트너(102)에서 데이터 링크 계층, 계층 2, 동작가능성 및/또는 기능성의 핸들링을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 유사하게, MAC 컨트롤러(108b)는 원격 링크 파트너(104)에서 계층 2 동작가능성 및/또는 기능성의 핸들링을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. MAC 컨트롤러들(108a 및 108b)은, 예를 들면, IEEE 802.3 표준에 기반을 둔 것들과 같은 이더넷 프로토콜들을 구현하도록 구성될 수 있다. 그럼에도 불구하고, 본 발명은 이러한 점에 한정되지는 않는다. MAC 컨트롤러(108a)는 확장된 케이블 또는 링크 범위 거리들을 지원하는 이더넷 라인 코드 동작에서 데이터를 정렬하기 위해 이용될 수 있는 신호들의 생성을 또한 가능하게 할 수 있다.
MAC 컨트롤러(108a)는 인터페이스(114a)를 통한 송수신기(110a) 및 버스 컨트롤러 인터페이스(116a)를 통한 컴퓨터 시스템(106a)과 통신할 수 있다. MAC 컨트롤러(108b)는 인터페이스(114b)를 통한 송수신기(110b) 및 버스 컨트롤러 인터페이스(116b)를 통한 컴퓨터 시스템(106b)과 통신할 수 있다. 인터페이스들(114a 및 114b)은 프로토콜 및/또는 링크 관리 제어 신호들을 포함하는 이더넷 인터페이스들에 상응한다. 인터페이스들(114a 및 114b)은 멀티-레이트 인터페이스들일 수 있다. 버스 컨트롤러 인터페이스들(116a 및 116b)은 PCI 또는 PCI-X 인터페이스들에 상응할 수 있다. 그럼에도 불구하고, 본 발명은 이러한 점에 한정되지는 않는다.
도 2는 본 발명의 일 실시예에 따라, 대표적인 이더넷 송수신기 멀티-레이트 PHY 계층 아키텍쳐를 나타내는 블록 다이어그램이다. 도 2를 참조하면, 송수신기 또는 PHY 장치(202), MAC 컨트롤러(204), 컴퓨터 시스템(206), 인터페이스(208), 및 버스 컨트롤러 인터페이스(210)를 포함하는 링크 파트너(200)가 보여진다. 송수신기(202)는 멀티-레이트 PHY 블록(212), 복수의 송신기들(214a, 214c, 214e, 및 214g), 복수의 수신기들(214b, 214d, 214f, 및 214h), 메모리(216), 및 메모리 인터페이스(218)를 포함하는 집적 장치(integrated device)일 수 있다. 송수신기(202)의 동작은 도 1에서 개시된 송수신기들(110a 및 110b)의 그것과 동일하거나 실질적으로 유사할 수 있다. 이 점에서, 송수신기(202)는 원격 PHY 장치와 통신하게 할 수 있는 계층 1 또는 PHY 동작가능성 및/또는 기능성을 제공할 수 있다. 유사하게, MAC 컨트롤러(204), 컴퓨터 시스템(206), 인터페이스(208), 및 버스 컨트롤러(210)의 동작은 도 1에 도시된 바와 같이 각각 MAC 컨트롤러들(108a 및 108b), 컴퓨터 시스템들(106a 및 106b), 인터페이스들(114a 및 114b), 및 버스 컨트롤러 인터페이스들(116a 및 116b)과 동일하거나 실질적으로 유사할 수 있다. MAC 컨트롤러(204)는, 인터페이스(208)를 통하여 복수의 데이터 레이트들로 송수신기(202)와 통신을 가능하게 하는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있는 멀티-레이트 인터페이스(204a)를 포함할 수 있다.
송수신기(202)에서 멀티-레이트 PHY 블록(212)은 PHY 요구들의 동작가능성 및/또는 기능성을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 이 점에서, 멀티-레이트 PHY 블록(212)은 원격 링크 파트너에서 원격 송수신기 또는 PHY 장치와의 통신을 수립하기 위해 이용되는 적절한 링크 디스커버리 시그널링(link discovery signaling)을 생성하는 것을 가능하게 할 수 있다. 더구 나, 멀티-레이트 PHY 블록(212)은 확장된 영역 애플리케이션들을 지원하기 위해 적절한 이더넷 라인 코드 동작을 생성하는 것을 가능하게 할 수 있다. 멀티-레이트 PHY 블록(212)은 인터페이스(208)를 통하여 MAC 컨트롤러(204)와 통신할 수 있다. 본 발명의 일 측면에서, 인터페이스(208)는, 예를 들면, 1 Gbps 또는 10 Gbps와 같은 더 높은 동작 속도들을 달성하도록, 멀티-레이트 PHY 블록(212)으로부터 데이터를 수신하기 위하여 및/또는 멀티-레이트 PHY 블록(212)으로 데이터를 송신하기 위하여 복수의 직렬 데이터 레인들(lanes)을 이용하도록 구성될 수 있다. 멀티-레이트 PHY 블록(212)은 하나 또는 그 이상의 복수의 통신 모드들에서 동작하도록 구성될 수 있고, 여기서 각각의 통신 모드는 다른 통신 프로토콜을 구현한다. 이들 통신 모드들은 IEEE 802.3, 10 GBASE-T, 및 다른 유사 프로토콜들을 포함할 수 있지만, 이에 한정되지는 않는다. 멀티-레이트 PHY 블록(212)은 초기화시 또는 동작 동안 동작의 특정 모드에서 동작하도록 구성될 수 있다. 멀티-레이트 PHY 블록(212)은 확장된 범위 모드에서 동작하도록 또한 구성될 수 있다.
어떤 경우들에서, 오토-네고시에이션 스킴(auto-negotiation scheme)이 송수신기(202)가 확장된 범위 모드에서 동작하고 있는 원격 링크 파트너에 지시 또는 통신하도록 송수신기(202)에 의해 이용될 수 있다. 오토-네고시에이션 스킴은 링크 디스커버리 시그널링 동작 이후에 또는 결과로서 발생할 수 있다. 원격 링크 파트너는 그 후 그 자체를 적절한 확장된 범위 모드로 구성할 수 있다. 표준 오토-네고시에이션을 통해, 네트워크 링크는 단지 링크의 하나의 단(end)으로부터 확장된 범위로서 구성될 수 있고, 확장된 범위 가능 이더넷 송수신기들과 레거시(legacy) 장 치들 사이에서 상호운용성(interoperability)을 보장한다. 이 점에서, 링크 디스커버리 시그널링은 확장된 범위 가능 이더넷 송수신기들 및 레거시(legacy) 장치들 사이에서 통신을 수립하는 것을 가능하게 하도록 적응될 수 있다. 어떤 경우들에서, 그 링크는 확장된 범위 모드에서 사전 구성(pre-configure)될 수 있고 고정(fix)된 송수신기들일 수 있다.
멀티-레이트 PHY 블록(212)은 메모리 인터페이스(218)를 통하여 메모리(216)에 결합될 수 있고, 메모리 인터페이스(218)는 직렬 인터페이스 또는 버스로 구현될 수 있다. 메모리(216)는 멀티-레이트 PHY 블록(212)의 동작을 달성할 수 있는 파라미터들 및/또는 코드를 포함하는 정보의 스토리지(storage) 또는 프로그래밍(programming)을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함한다. 파라미터들은 구성 데이터(configuration data)를 포함할 수 있고 코드는 소프트웨어 및/또는 펌웨어와 같은 동작 코드를 포함할 수 있지만, 그 정보는 이러한 점에 한정될 필요는 없다. 더구나, 파라미터들은, 예를 들면, 멀티-레이트 PHY 블록(212)에 의한 사용을 위한 적응 필터(adaptive filter) 및/또는 블록 계수들을 포함할 수 있다.
송신기들(214a, 214c, 214e, 및 214g)은, 예를 들면, 도 1에서 케이블(212)을 통해 링크 파트너(200)로부터 원격 링크 파트너까지 데이터의 전송을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 수신기들(214b, 214d, 214f, 및 214h)은 링크 파트너(200)에 의해 원격 링크 파트너로부터 데이터를 수신하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 송수신기(202)에서 송신기들 및 수신기들의 네 개의 페어들 각각은 케이블(212) 내에 포함될 수 있는 네 개 와이어들 중의 하나에 상응한다. 예를 들면, 송신기(214a) 및 수신기(214b)는 케이블(212)에서 제1 와이어 페어를 통해 원격 링크 파트너와 통신하기 위해 이용될 수 있다. 유사하게, 송신기(214g) 및 수신기(214h)는 케이블(212)에서 제4 와이어 페어를 통해 원격 링크 파트너와 통신하기 위해 이용될 수 있다. 이 점에서, 네 개의 송신기/수신기 페어들 중의 적어도 하나는 적절한 통신 레이트를 제공할 수 있다. 링크 디스커버리 시그널링 동작은 네 개의 트위스트-페어 와이어 중의 적어도 하나가 액티브일 때 확장된 범위 모드에서 통신을 가능하게 할 수 있다.
도 3은 본 발명의 일 실시예와 관련하여, 기가비트 이더넷 시스템에서의 ECHO, NEXT, 및 FEXT 채널 상태들을 나타내는 블록 다이어그램이다. 도 3을 참조하면, 국부 링크 파트너(301a) 및 원격 링크 파트너(301b)를 포함할 수 있는 기가비트 이더넷 시스템(300)이 보여진다. 국부 링크 파트너(301a) 및 원격 링크 파트너(301b)는 풀 듀플렉스 동작(full duplex operation)에서 네 개의 트위스트-페어 와이어들(310)을 통해 통신할 수 있다. 네 개의 트위스트-페어 와이어들(310) 각각은 1 Gbps의 결집된(aggregate) 데이터 레이트를 제공하기 위해 250 Mbps 데이터 레이트를 지원할 수 있다. 국부 링크 파트너(301a)는 네 개의 하이브리드들(306)을 포함할 수 있다. 국부 링크 파트너(301a)에서 각 하이브리드(306)는 송신기(302), 수신기(304), 및 네 개의 트위스트-페어 와이어들(310) 중의 하나에 통신상으로 결합될 수 있다. 유사하게, 원격 링크 파트너(301b)는 네 개의 하이브리드들(306)을 포함할 수 있다. 원격 링크 파트너(301b)에서 각 하이브리드(306)는 송신기(302), 수신기(304), 및 네 개의 트위스트-페어 와이어들(310) 중의 하나에 통신상으로 결합될 수 있다. 도 3에서 보여지는 국부 링크 파트너(301b) 및 원격 링크 파트너(301b)의 일부분들은 각각 국부 링크 파트너(301a) 및 원격 링크 파트너(301b)에 의해 지원되는 PHY 동작들의 일부에 상응할 수 있다.
국부 링크 파트너(301a) 또는 원격 링크 파트너(301b)에서의 각 하이브리드(306)는 변환기(transformer)(308)에 통신상으로 결합될 수 있거나 포함할 수 있다. 하이브리드(306)는 트위스트-페어 와이어(310)로부터 송신되고 수신된 신호들을 분리하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 송신기들(302)은 하이브리드(306) 및 트위스트-페어 와이어(310)를 통해 링크의 다른 단(end)에서 링크 파트너로 송신될 신호들을 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 수신기들(304)은 트위스트-페어 와이어(310) 및 하이브리드(306)를 통해 링크의 다른 단에서 링크 파트너로부터 수신된 신호들을 처리하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다.
동작 동안, 몇몇 상태들이 트위스트-페어 와이어들(310) 각각에서 발생할 수 있다. 예를 들면, 몇몇 상태들이 트위스트-페어 와이어들(510) 각각에서 발생할 수 있다. 예를 들면, 심볼간 간섭(intersymbol interference;ISI)이 주파수 의존 와이어 감쇄(frequence dependent wire attenuation)의 결과로서 발생할 수 있다. 도 3에서 보여지는 바와 같이, 에코 성분(ECHO component)은 동일한 트위스트-페어 와 이어(310) 상의 국부 송신기(302)로부터 발생되는 에코(echo)로부터 트위스트-페어 와이어(310)에서 수신될 수 있다. 근단 크로스토크(near-end crosstalk;NEXT) 성분은 동일한 링크 파트너에서 세 개의 인접 트위스트-페어 와이어들(310)에 상응하는 국부 송신기들(302)로부터 트위스트-페어 와이어(310)에서 또한 수신될 수 있다. 더구나 원단 크로스토크(far-end crosstalk;FEXT) 성분은 링크의 다른 단(end)에서의 링크 파트너에서 원격 송신기들(302)로부터 트위스트-페어 와이어(310)에서 또한 수신될 수 있다. 도 3에 개시된 기가비트 이더넷 시스템(300)에도 불구하고, 본 발명은 그렇게 한정될 필요는 없다.
도 4a는 본 발명의 일 실시예와 관련하여, 기가비트 이더넷을 위해 수신된 신호에 대한 대표적인 신호 처리 동작들을 나타내는 블록 다이어그램이다. 도 4a를 참조하면, 이더넷 송수신기에서 PHY 동작들에 의해 수행되는 신호 처리의 일부를 제공할 수 있는 신호 처리 시스템(400)이 보여진다. 예를 들면, 신호 처리 시스템(400)은 도 2에서의 멀티-레이트 PHY 블록(212) 및/또는 수신기들(214b, 214d, 214f, 및 214h)에서 구현될 수 있다. 신호 처리 시스템(400)은 아날로그 디지털 변환기(A/D)(402), 적응(adaptive) 피드 포워드 등화기(feed-forward equalizer;FFE)(404), 3 NEXT 제거기(canceller)(406), 가산기(adder)(408), ECHO 제거기(410), 및 등화기/트렐리스 디코더(equalizer/trellis decoder)(412)를 포함할 수 있다.
A/D(402)는 트위스트-페어 와이어를 통해 수신된 아날로그 신호들을 디지털 신호들로 변환하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. A/D(402)의 출력은 FFE(404)에 통신될 수 있다. FFE(404)는 채널 최소 위상(channel minimum-phase)을 이루고 채널에서 잡음을 백색화(whiten)하기 위해 프리커서(precursor) ISI의 제거(removal)를 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 3 NEXT 제거기(406)는, 세 개의 인접한 트위스트-페어 와이어들에 상응하는 국부 송신기들로부터 트위스트-페어 와이어에서 수신된 NEXT의 적어도 일부를 제거하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. ECHO 제거기(410)는 동일한 트위스트-페어 와이어 상에서 국부 송신기로부터 트위스트-페어 와이어에서 수신된 ECHO 성분의 적어도 일부를 제거하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다.
가산기(408)는 포스트커서 채널 임펄스 응답(postcursor channel impulse response)(zn,1)을 생성하기 위해, FFE(404), 3 NEXT 제거기(406), 및/또는 ECHO 제거기(410)의 출력을 가산하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 등화기/트렐리스 디코더(412)는 포스트커서 임펄스 응답으로부터 발생할 수 있는 ISI를 등화시키고 트렐리스 코드를 디코딩하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 등화기/트렐리스 디코더(412)는 다른 트위스트-페어 와이어들에 상응하는 포스트커서 채널 임펄스 응답들(zn ,2, zn ,3, zn ,4)을 입력들로서 수신할 수 있다. 등화기/트렐리스 디코더(412)는 수신된 아날로그 신호에 상응하는 검출된 비트들(detected bits)을 생성 할 수 있다.
도 4b는 본 발명의 일 실시예와 관련하여, 도 4a에 설명된 바와 같은 기가비트 이더넷을 위한 대표적인 분리 등화(separate equalization) 및 디코딩 동작들을 나타내는 블록 다이어그램이다. 도 4b를 참조하면, 분리 등화 및 트렐리스 디코딩 동작들로서 구현된 등화기/트렐리스 디코더(412)가 보여진다. 등화기/트렐리스 디코더(412)는 네 개의 결정 피드백 등화기들(decision-feedback equalizers;DFE)(420) 및 트렐리스 코딩 변조(trellis-coded modulation;TCM) 디코더(422)를 포함할 수 있다. DFE(420)는 각각의 트위스트-페어 와이어에 대해 포스트커서 ISI를 제거하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. TCM 디코더(422)는 트렐리스-코딩 심볼들(trellis-coded symbols)을 디코딩하기 위해 코드 트렐리스(code trellis) 상에 비터비 알고리즘(Viterbi algorithm)을 실행하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. TCM 디코더(422)는, 예를 들면, 병렬 결정 피드백 디코딩 아키텍쳐(parallel decision-feedback decoding architecture)를 사용하여 구현될 수 있다. 분리 등화 및 트렐리스 디코딩 접근법은 낮은 구현 복잡성을 제공할 수 있고, 1 Gbps 데이터 레이트가 쉽게 달성될 수 있다.
도 4c는 본 발명의 일 실시예와 관련하여, 도 4a에 설명된 바와 같이 기가비트 이더넷을 위한 대표적인 조인트 등화(joint equalization) 및 디코딩 동작들을 나타내는 블록 다이어그램이다. 도 4c를 참조하면, 조인트 등화(joint equalization) 및 트렐리스 디코딩 동작들로서 구현된 등화기/트렐리스 디코더(412)가 보여진다. 등화기/트렐리스 디코더(412)는 결정 피드백 프리필터(decision-feedback prefilter;DFP) 블록(450) 및 룩어헤드 병렬 결정 피드백 디코더(look-ahead parallel decision-feedback decoder;LA-PDFD)(452)를 포함할 수 있다. DFP 블록(450)은 각 트위스트-페어 와이어 당 하나씩인 네 개의 DFP들(454)을 포함할 수 있다. DFP(454)는 포스트커서 채널 메모리를 짧게하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. LA-PDFP(452)는 룩어헤드(look-ahead) 방식에서 분기 메트릭들(branch metrics)을 계산하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 채널 계수들(channel coefficients)의 트레이닝(training) 및 적응(adaptation)은 도 4a에서의 등화기/트렐리스 디코더(412)의 성능을 개선하기 위해 이용될 수 있다.
도 5a는 본 발명의 일 실시예와 관련하여, 네 개 페어의 트위스트-페어 케이블링을 통해 1000 Mbps로 동작하는 대표적인 이더넷 연결의 블록 다이어그램이다. 도 5a를 참조하면, 국부 링크 파트너(501a) 및 원격 링크 파트너(501b)를 포함할 수 있는 1000 Mbps 또는 1 Gbps로 동작하는 이더넷 시스템(500)이 보여진다. 국부 링크 파트너(501a) 및 원격 링크 파트너(501b)는 풀 듀플렉스 동작에서 네 개의 액티브 트위스트-페어 와이어들까지를 통해 통신할 수 있다. 네 개의 트위스트-페어 와이어들(310) 각각은, 모든 네 개의 트위스트-페어 와이어들이 액티브일 때 1 Gbps의 결집된 데이터 레이트를 제공하기 위해 250 Mbps 데이터 레이트를 지원할 수 있다. 어떤 경우들에서, 트위스트-페어 와이어들(310) 중의 하나 또는 둘다가 액티브될 수 있고, 그 경우에 이더넷 시스템(500)에 의해 지원되는 데이터 레이트 는 각각 250 Mbps 및 500 Mbps일 수 있다. 국부 링크 파트너(501a)는 네 개의 하이브리드들(502)을 포함할 수 있다. 하이브리드(502)의 동작은 도 3에서 하이브리드(302)의 동작과 동일하거나 실질적으로 유사할 수 있다. 그럼에도 불구하고, 본 발명은 그렇게 한정되지 않고 하이브리드 회로의 다양한 구현들을 지원할 수 있다. 국부 링크 파트너(501a)에서의 각 하이브리드(502)는 송신기(302), 수신기(340), 및 네 개의 트위스트-페어 와이어들 중의 하나에 통신상으로 결합될 수 있다. 에코 제거기(504a) 및 감산기(subtractor)(506a)는 또한 국부 링크 파트너(501a)에서 각 하이브리드(502)에 관련된다. 국부 링크 파트너(501a)는 또한 디멀티플렉서(demux)(508a), 얼라이너(aligner)(510a), 및 멀티플렉서(mux)(512a)를 포함할 수 있다.
유사하게, 원격 링크 파트너(501b)는 네 개의 하이브리드들(502)를 포함할 수 있다. 원격 링크 파트너(501b)에서의 각 하이브리드(502)는 송신기(302), 수신기(304), 및 네 개의 트위스트-페어 와이어들(310) 중의 하나에 통신상으로 결합될 수 있다. 에코 제거기(504b) 및 감산기(506b)는 또한 원격 링크 파트너(501b)에서의 각 하이브리드(502)에 관련된다. 원격 링크 파트너(501b)는 또한 디멀티플렉서(508b), 얼라이너(510b), 및 멀티플렉서(512b)를 포함할 수 있다. 도 5a에서 보여지는 국부 링크 파트너(501a) 및 원격 링크 파트너(501b)의 일부들은 각각 국부 링크 파트너(501a) 및 원격 링크 파트너(501b)에 의해 지원되는 PHY 동작들의 일부에 상응할 수 있다.
디멀티플렉서들(508a 및 508b)는 네 개의 트위스트-페어 와이어들을 통한 송 신을 위한 네 개의 250 Mbps 신호들로 1 Gbps 신호를 분리하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 얼라이너들(510a 및 510b)은 네 개의 트위스트-페어 와이어들 각각으로부터 수신된 250 Mbps 신호들을 정렬(align)하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 멀티플렉서들(512a 및 512b)는 수신된 1bps 신호를 생성하기 위해 얼라이너(510)로부터 정렬된 250 Mbps 신호들을 결합하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다.
에코 제거기들(504a 및 504b)은 동일한 트위스트-페어 와이어에 관련된 수신기(304)를 통하여 수신된 상응하는 신호에서 ECHO 성분을 적어도 부분적으로 제거하기 위해 송신기(302)를 통해 송신될 신호를 처리하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 감산기들(506a 및 506b)은 수신된 신호로부터의 ECHO 성분을 제거하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다.
동작시, 국부 링크 파트너(501b)는 디멀티플렉서(508a)를 통해 송신될 1 Gbps 신호를 네 개의 250 Mbps로 분할할 수 있다. 전송될 각 신호는 하이브리드(502)를 통하여 상응하는 트위스트-페어 와이어에 통신되기 전에 송신기(302)에 의해 처리된다. 네 개의 송신된 신호들은 각각이 에코 제거가 상응하는 에코 제거기(504b) 및 감산기(506b)의 동작으로부터 발생하기 전에 수신기(304)에 의해 처리될 수 있는 원격 링크 파트너(501b)에 도착할 수 있다. 네 개의 수신된 250 Mbps 신호들은 멀티플렉서(512b)에서 1 Gbps 수신된 신호로 결합되기 전에 얼라이 너(510b)에서 정렬될 수 있다.
유사하게, 원격 링크 파트너(501b)는 디멀티플렉서(508b)를 통해 전송될 1Gbps 신호를 네 개의 250 Mbps 신호들로 분할할 수 있다. 송신될 각 신호는 하이브리드(506)를 통하여 상응하는 트위스트-페어 와이어에 통신되기 이전에 송신기(302)에 의해 처리될 수 있다. 네 개의 송신된 신호들은 에코 제거가 상응하는 에코 제거기(504a) 및 감산기(506a)의 동작으로부터 발생하기 전에 각각이 수신기(304)에 의해 처리될 수 있는 국부 링크 파트너(501a)에 도착할 수 있다. 네 개의 수신된 250 Mbps 신호들은 멀티플렉서(512a)에서 1 Gbps 수신된 신호로 결합되기 전에 얼라이너(510a)에서 정렬될 수 있다.
도 5b는 본 발명의 일 실시예와 관련하여, 멀티-레이트 PHY에서 대표적인 에코 제거기의 블록 다이어그램이다. 도 5b를 참조하면, 송신기(520), 수신기(522), 하이브리드(502), 및 에코 제거 블록(524)을 포함하는 1 Gbps 또는 10 Gbps 모드들을 위한 PHY 계층 동작의 에코 제거 부분이 보여진다. 에코 제거 블록(524)은 적응 필터(526) 및 감산기(528)를 포함할 수 있다. 송신기(520)는 하이브리드(502) 및 상응하는 트위스트-페어 와이어를 통하여 링크의 다른 단(end)에서 링크 파트너로 송신될 신호들을 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 이 점에서, 송신기(520)는, 예를 들면, 링크 디스커버리 시그널링에 관련된 신호들을 송신하기 위해 이용될 수 있다. 수신기(522)는 상응하는 트위스트-페어 와이어 및 하이브리드(502)를 통해 링크의 다른 단에서 링크 파트너로부터 수신된 에코 제거된 신호들을 처리하는 것을 가능하게 할 수 있는 적절 한 로직, 회로, 및/또는 코드를 포함할 수 있다. 이 점에서, 수신기(522)는, 예를 들면, 링크 디스커버리 시그널링 동작에 관련된 신호들을 수신하기 위하여 이용될 수 있다.
적응 디지털 필터(526)는 수신된 신호의 ECHO 성분의 적어도 부분적인 제거를 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 이 점에서, 적응 디지털 필터(526)는 전송 및 수신된 신호들에 관한 정보를 이용할 수 있다. 적응 디지털 필터(526)는, 예를 들면, 상관 알고리즘(correlation algorithm), 확률적 반복 알고리즘(stochastic iteration algorithm), 및/또는 사인 알고리즘(sign algorithm)을 구현할 수 있는 적응 횡단형 디지털 필터(adaptive transversal digital filter)일 수 있다.
동작시, 신호는 하이브리드(502)를 통해 수신될 수 있다. 적응 디지털 필터(526)는 감산기(528)에서 수신된 신호로부터 감산하기 위해 ECHO 성분에 관련된 잡음 성분을 결정하도록 송신기(520)를 통해 수신된 신호들에 관한 정보를 이용할 수 있다. 감산기(528)의 출력은 반복적인 에코 제거 동작들을 수행하기 위해 수신기(522)에 그리고 적응 디지털 필터(526)에 통신될 수 있다.
도 6은 본 발명의 일 실시예에 따라, 두 개 페어의 트위스트-페어 케이블링을 통하여 100 Mbps로 동작하는 대표적인 풀 듀플렉스 이더넷 연결(full duplex Ethernet connection)의 블록 다이어그램이다. 도 6을 참조하면, 풀 듀플렉스에서 100 Mbps로 동작하는 이더넷 시스템(600)이 보여진다. 이더넷 시스템(600)은 국부 링크 파트너(601a) 및 원격 링크 파트너(601b)를 포함할 수 있다. 국부 링크 파트 너(601a) 및 원격 링크 파트너(601b)는 두 개의 트위스트-페어 와이어들(310)을 통하여 통신할 수 있고, 여기서 각 트위스트-페어 와이어는 풀 듀플렉스에서 50 Mbps로 동작하고 있다. 전송 및 수신 동작들은 각각의 트위스트-페어 와이어를 통해 수행될 수 있다. 이러한 대표적인 실시예에서, 두 개의 부가적인 트위스트-페어 와이어들은 비사용(unused)으로 보여진다. 풀 듀플렉스 50 Mbps 데이터 레이트를 지원하는 사용에서 트위스트-페어 와이어들(310) 각각으로, 전 통신 레이트는 100 Mbps이다. 국부 링크 파트너(601a)는 PHY 송수신기들(602)을 포함할 수 있다. 원격 링크 파트너(601b)는 PHY 송수신기들(604)을 포함할 수 있다.
PHY 송수신기들(602 및 604)은 트위스트-페어 와이어를 통하여 전송을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. PHY 송수신기들(602 및 604)은, 어떤 경우에, 송신기들에 통신상으로 결합된 변환기(308)를 통하여 송신할 수 있다. PHY 송수신기들(602 및 604)은 트위스트-페어 와이어로부터 신호들을 수신하는 것을 또한 가능하게 할 수 있다. PHY 송수신기들(602 및 604)는, 어떤 경우들에서, 수신기들에 통신상으로 결합된 변환기(308)를 통해 수신할 수 있다.
확장된 범위 애플리케이션들은 적어도 하나의 트위스트-페어가 액티브일 때 지원될 수 있다. 더구나, 확장된 범위 애플리케이션들은 도 6에서 보여지는 바와 같이 또한 단일 방향에서 또는 풀 듀플렉스 연결에서의 액티브 트위스트-페어 와이어 연결들 동작에서 지원될 수 있다. 확장된 범위 애플리케이션들을 가능하게 하기 위하여, PHY 또는 국부 송수신기는 적절한 이더넷 라인 코드 동작을 제공하는 것이 필요할 수 있다.
도 7은 본 발명의 일 실시예에 따라, 대표적인 확장된 범위 이더넷 라인 코드의 생성을 나타내는 블록 다이어그램이다. 도 7을 참조하면, 얼라이너(aligner, 702), 맵-투-터너리(map-to-ternary) 블록(710), 삽입 SSD/ESD/IDLE 블록(706), 멀티플렉서(708), 스위치(710), 제1 송신기(712a), 제2 송신기(712b), 데이터 스크램블러(714), 비트 리포맷터(bit re-formatter, 716), 비트 스크램블러(718), 데이터 및 심볼 스크램블러(720), 사이드 스트림 스크램블러(side stream scrambler, 722)를 포함할 수 있는 이더넷 라인 코드 시스템(700)이 보여진다.
사이드 스트림 스크램블러(722)는 데이터 및 심볼 스크램블러(720)로 통신될 수 있는 사이드 스크램블링 값들의 스트림, Scrn을 생성하기 위해 이용될 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 이 점에서, 사이드 스트림 스크램블러(722)는 1 기가비트 이더넷 PHY들에서 이용되는 바와 실질적으로 유사한 사이드-스트림 스크램블링 동작을 확장된 범위 애플리케이션들을 위해 이용할 수 있다. 예를 들면, PHY가 마스터 장치로서 동작할 때, 사이드 스크램블링 값들, Scrn을 생성하기 위해 사이드 스트림 스크램블러에 의해 이용된 마스터 스크램블러 다항식(master scrambler polynomial)은,
Figure 112007066919103-pat00001
일 수 있다.
PHY가 슬레이브 장치로서 동작할 때, 사이드 스크램블링 값들, Scrn을 생성하기 위해 사이드 스트림 스크램블러(722)에 의해 이용된 슬레이브 스크램블러 다 항식은, 예를 들면,
Figure 112007066919103-pat00002
일 수 있다.
데이터 및 심볼 스크램블러(720)는 사이드 스트림 스크램블러(722)로부터 사이드 스크램블링 값들, Scrn의 스트림을 수신하고 데이터 및 심볼 스크램블링 값들, Syn을 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 본 발명의 대표적인 실시예에서, 데이터 및 심볼 값들, Syn은 3 비트 값들일 수 있다. 데이터 및 심볼 스크램블링 값, Syn을 생성하기 위해 이하의 대표적인 표현이 데이터 및 심볼 스크램블러(720)에 의해 이용될 수 있다.
Figure 112007066919103-pat00003
Figure 112007066919103-pat00004
Figure 112007066919103-pat00005
및
Figure 112007066919103-pat00006
비트 스크램블러(718)는 데이터 및 심볼 스크램블러(720)로부터 데이터 및 심볼 스크램블링 값들, Syn의 스트림을 수신하고 스크램블러 비트 값들, Scn의 스트림을 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 본 발명의 대표적인 실시예에서, 스크램블러 비트 값들, Scn은 3 비트 값들일 수 있다. 스크램블러 비트 스트림, Scn을 생성하기 위해, 이하의 대표적인 표현이 비트 스크램블러(718)에 의해 이용될 수 있다.
Figure 112007066919103-pat00007
및
Figure 112007066919103-pat00008
여기서, 신호 tx_모드는 국부 PHY의 다른 부분 및/또는, 예를 들면 MAC 계층 장치로부터의 비트 스크램블러(718)에 의해 수신될 수 있다.
비트 리포맷터(716)는 전송을 위한 MII 데이터, MII TXD의 스트림을 수신하고 4 비트 데이터 패킷들의 스트림을 3 비트 MII 데이터 패킷들, txd3bn의 스트림으로 변환하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 여기서, txd3bn은 데이터 스크램블러(714)로 통신될 수 있다. 데이터 스크램블러(714)는 비트 스크램블러(718) 및 변환된 3 비트 MII 데이터 패킷들, txd3bn의 스트림으로부터 스크램블러 비트 값들, Scn의 스트림을 수신하고, 데이터 스트램블러 값들, Sdn의 스트림을 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 본 발명의 대표적인 실시예에서, 데이터 스크램블러 값들, Sdn은 3 비트 값들일 수 있다. 데이터 스크램블러 값들, Sdn을 생성하기 위해, 이하의 대표적인 표현이 데이터 스크램블러(714)에 의해 이용될 수 있다.
Figure 112007066919103-pat00009
Figure 112007066919103-pat00010
및
Figure 112007066919103-pat00011
여기서, tx_enablen -3은 송신 인에이블 상태를 나타내는 신호일 수 있고 loc_rcvr_status는, 예를 들면, 국부 수신기의 현 상태를 나타내는 신호일 수 있다.
얼라이너(702)는 이더넷 라인 코드 동작으로부터 발생되는 오정렬(misalignments)을 보상하기 위해 송신 인에이블(TX_EN) 및/또는 송신 에러(TX_ER)로부터 적어도 하나의 정렬 신호를 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 예를 들면, MII 데이터의 비트들의 숫자는, 4 비트에서 3 비트 변환 이후에, 늘 3의 배수가 아닐 수 있으므로, 송신기는, 예를 들면, ESD 터너리 비트들 {0,0}, {0, 0} 및 {1, 1}를 삽입하기 전에 데이터 스트림의 끝에서 1 또는 2 비트를 넣음(padding)에 의해 3 비트 바운더리에 MII TXD를 정렬할 수 있다. 수신기의 단(end)에서, 터너리 심볼들을 변환하는 것으로부터 수신된 바이너리 비트들은 결국 4 비트 MII 수신기(RXD) 데이터로 다시 변환될 수 있다. 디코딩된 데이터 스트림이 4 비트 바운더리로 정렬될 수 있으므로, 4 비트 바운더리로 정렬될 수 없는 터너리 심볼 {0, 0} 이전에 1 또는 2의 부가적인 비트로 남을 수 있고, 그들 비트들은 수신기에서 잘리게(truncated) 될 수 있다. 얼라이너(702)는 맵-투-터너리 블록(map-to-ternary block, 704) 및/또는 삽입 SSD/ESD/IDLE 블록(706)으로 적어도 하나의 정렬 신호를 통신할 수 있다.
맵-투-터너리 블록(704)은, 데이터 스크램블러 값들, Sdn의 스트림에 근거하고 데이터 스크램블러(714)에 의해 그리고 얼라이너(702)에 의해 생성된 적어도 하나의 정렬 신호에 따라 생성된, 제1 터너리 비트들의 스트림, A, 및 제2 터너리 비트들의 스트림, B를 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 3 비트 데이터 스크램블러 값들을 나타내기 위해 이용된 터너리 비트들 A 및 B는 9 개의 가능한 결과들을 초래할 수 있고, 여기서 표 1에서 보여지는 바와 같이 가능한 결과들 중의 8 개는 데이터 스크램블 값들을 충분히 나타내기에 충분하게 될 수 있다. 이 점에서, 터너리 비트들 {0, 0}에 의해 제공되는 결과는, 예를 들면, 스트림의 시작(start) 또는 끝(end)을 나타내기 위해, 및/또는 에러를 송신하기 위해 제어 코드들에서 이용될 수 있다.
IDLE 코드들 또는 패턴들을 위해, 터너리 비트들에 대한 맵핑(mapping)은 다소 다르게 구현될 수 있다. IDLE 패턴들의 시퀀스는 랜덤화(randomize)되어야만 할 수 있고 IDLE의 내용(content)은 국부 장치의 디스크램블러(descrambler)로써 원격 장치의 수신기에서 디스크램블러를 동기화(synchronize)하기 위해 이용될 수 있다. IDLE 상태 동안, 3 비트 터너리 IDLE 패턴들은 사이드 스트림 스크램블러(722)에 의해 생성될 수 있다. IDLE 패턴들 중의 적어도 중요(significant) 비트가 '0'일 때, 터너리 비트 A와 같은 터너리 비트들 중의 하나는 '-1' 또는 '1'과 같이 비-제로(non-zero) 터너리 값으로 할당될 수 있다. 한편, 적어도 IDLE 패턴 중의 적어도 중요 비트가 '1' 일 때, 적절한 터너리 비트는 '0'의 터너리 값으로 할당될 수 있다. 그러한 법칙 또는 접근법은 터너리 비트 A에 상응하는 수신된 심볼을 바이너리 비트로 변환하고 변환된 값을 스크램블러 시프트 레지스터들(scrambler shift registers)로 공급(feed)함에 의해 수신기의 사이드 상에서의 스크램블러에게 스크램블러 스트림에 동기화하는 것이 가능하게 할 수 있다.
이하의 표 1은 데이터 전송 동안 바이너리를 터너리 비트로 맵핑하는 예를 보여준다.
Figure 112007066919103-pat00012
유사한 또는 실질적으로 유사한 법칙 또는 접근법이 트위스트-페어 와이어들 중의 어느 것이 터너리 비트 A를 수행하고 있을 수 있는지를 식별하기 위해 이용될 수 있다. 이 점에서, 시행 착오(trial and error) 메커니즘이 이용될 수 있다. 예를 들어, 디스크램블러의 '0' 비트가 결국 인커밍(incoming) 심볼과 매치될때, 터너리 비트 A는 식별될 수 있다. 그러한 접근법은 또한, 트위스트-페어 와이어들의 단일 페어를 통해 터너리 비트들 A 및 B를 전송(send)할 때, AB 인지 BA 인지의 순서화(ordering)로부터 발생되는 어떤 터너리 비트 또는 터너리 심볼 정렬 이슈들을 해결할 수 있다.
IDLE 코드들 또는 패턴들을 송신할 때, IDLE 정보를 포함하는 데이터 스크램블러 값들, Sdn의 맵핑은 6 터너리 비트들 또는 표 2에 도시된 바와 같은 터너리 심볼들을 요구할 수 있다. 본 발명의 일 실시예에서, 터너리 심볼들 {0, 0}, {-1, 1} 및 {1, 1}은 IDLE 코드 전송 동안 이용될 필요는 없다.
이하의 표 2는 IDLE 전송 동안 바이너리를 터너리 비트로 맵핑하는 예를 보여준다.
Figure 112007066919103-pat00013
삽입 SSD/ESD/IDLE 블록(706)은 PHY 장치로부터 전송될 정보의 스트림에 대한 시작-스트림 구획문자(start-stream delimiters;SSD), 종료-스트림 구획문자(end-stream delimiters;ESD), 에러 코드, xmt_error, 및/또는 IDLE 코드들을 삽입하기 위해 이용될 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 이 점에서, 삽입 SSD/ESD/IDLE 블록(706)은 맵-투-터너리 블록(704)에 의해 생성된 터너리 비트들 A 및 B를 수신할 수 있고 얼라이너(702)에 의해 생성된 적어도 하나의 정렬 신호에 따라 적절한 코드들을 삽입할 수 있다. 이 점에서, 세(3) 개의 제어 코드들, SSD, ESD 및 xmt_error는 데이터와 IDLE 스트림 사이에서 주목될 수 있다. 예를 들면, 터너리 비트들 또는 심볼들 {0,0}{0,0}{1,1}은 ESD 구획문자로서 이용될 수 있고, 터너리 비트들 또는 심볼들 {0,0}{0,0}{0,0}은 SSD 구획문자로서 이용될 수 있고, 터너리 비트들 또는 심볼들 {0,0}{0,0}{-1,-1}은 전송 에러 또는 xmt_error를 나타내기 위해 이용될 수 있다. TX_EN이 또한 표명(assert)될 동안 TX_ER 신호가 표명될 때, ESD는 이전의(previous) 패킷이 전송 에러를 갖는다는 것을 나타내기 위해 터너리 비트들 또는 심볼들 {0,0}, {0,0}, 및 {-1, -1}로써 재배치(replace)될 수 있다. 수신기가 이들 심볼들을 검출할 때, 수신기는, 예를 들면, RX_DV 신호를 표명해제(de-assert)하기 전에 RX_ER 신호를 표명할 수 있다.
송신기들(712a 및 712b)은 트위스트-페어 와이어를 통해 원격 링크 파트너로 터너리 비트들을 송신하기 위해 이용될 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 어떤 경우들에서, 터너리 비트들 A를 포함하는 스트림 및 터너리 비트들 B를 포함하는 스트림은 분리된(separate) 송신기들을 통해 송신될 수 있다. 다른 경우들에서, 터너리 비트들 A의 스트림 및 터너리 비트들 B의 스트림은 결합(combine)될 수 있고 단일 송신기를 통해 송신될 수 있다. 이 점에서, 멀티플렉서(708)는 터너리 비트들 A를 포함하는 스트림의 내용들 및 터너리 비트들 B를 포함하는 스트림의 내용들을 포함하는 단일 스트림을 생성하는 것을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 멀티플렉서(708)의 출력은 A를 처음으로 하는 터너리 비트들, 예를 들면, ABABABA..., 또는 B를 처음으로 하는 터너리 비트들, 예를 들면, BABABAB...로써 순서화될 수 있다. 그럼에도 불구하고, 단일 스트림은 터너리 비트들 또는 심볼들의 두 개의 결합된 스트림들 이상을 포함할 수 있다. 스위치(710)는, 멀티플렉서(708)에 의해 생성된 터너리 비트들 A 및 B의 단일 스트림의 전송 또는 터너리 비트들 A 및 B를 위한 분리된 스트림들의 전송의 선택(selection)을 가능하게 할 수 있는 적절한 로직, 회로, 및/또는 코드를 포함할 수 있다. 이 점에서, 단일 스트림이 송신될 때, 스위치(710)는 송신기(712a)를 통하여 또는 송신기(712b)를 통하여 전송의 선택을 가능하게 할 수 있다. 결합된 단일 스트림이 송신될 때, 상응하는 송신기의 동작은, 예를 들면, 두 배의 레이트(rate)일 수 있다.
도 8은 본 발명의 일 실시예에 따라, 대표적인 사이드 스트림 스크램블러를 나타내는 블록 다이어그램이다. 도 8을 참조하면, 도 7에 개시된 사이드 스트림 스크램블러(722)에 상응할 수 있는 사이드 스트림 스크램블러(800)이 보여진다. 사이드 스트림 스크램블러(800)는 PHY 장치가 마스터 장치로 동작할 때 마스트 스크램블러 다항식의 생성을 위하여 또는 PHY 장치가 슬레이브 장치로서 동작할 때 슬레이브 스크램블러 다항식의 생성을 위하여 이용될 수 있다. 이 점에서, 사이드 스트림 스크램블러(800)의 상위(upper) 부분은, 예를 들면, 도 7에서 개시된 바와 같이 마스터 스크램블러 다항식을 구현하기 위해 이용될 수 있는 로직, 회로, 및/또는 코드에 상응할 수 있다. 사이드 스트림 스크램블러(800)의 상위 부분은 마스터 스크램블러 다항식에 사용하기 위해 Scrn[0], ..., Scrn[12], ..., 및 Scrn[32]의 생성을 위해 이용될 수 있는 복수의 딜레이들(802) 및 가산기(adder, 804)를 포함할 수 있다. 더욱이, 사이드 스트림 스크램블러(800)의 하위(lower) 부분은, 예를 들면, 도 7에서 개시된 바와 같이 슬레이브 스크램블러 다항식을 구현하기 위해 이용될 수 있는 로직, 회로, 및/또는 코드에 상응할 수 있다. 사이드 스트림 스크램블러(800)의 하위 부분은 슬레이브 스크램블러 다항식에 사용하기 위해 Scrn[0], ..., Scrn[19], ..., 및 Scrn[32]의 생성을 위해 이용될 수 있는 복수의 딜레이들(804) 및 가산기(808)를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따라, 대표적인 사이드 스트림 디스크램블러(side stream descrambler)를 나타내는 블록 다이어그램이다. 도 9를 참조하면, 도 7에서 개시된 사이드 스트림 스크램블러(722)에 의해 생성된 데이터로써 스크램블된 데이터를 디스크램블(descramble)하기 위해 수신기에 의해 이용될 수 있는 사이드 스트림 디스크램블러(900)가 보여진다. 사이드 스트림 디스크램블러(900)는 수신기 PHY 장치가 마스터 장치로서 동작할 때 마스터 디스크램블러 다항식의 생성을 위하여 또는 수신기 PHY 장치가 슬레이브 장치로서 동작할 때 슬레이브 스크램블러 다항식의 생성을 위하여 이용될 수 있다. 이 점에서, 사이드 스트림 디스크램블러(900)의 상위 부분은, 예를 들면, 도 7에서 개시된 마스터 스크램블러 다항식에 상응하는 마스터 디스크램블러 다항식을 구현하기 위해 이용될 수 있는 로직, 회로, 및/또는 코드에 상응할 수 있다. 사이드 스트림 디스크램블러(900)의 상위 부분은 마스터 디스크램블러 다항식에서 사용하기 위해 Scrn[0], ..., Scrn[12], ..., 및 Scrn[32]의 생성을 위해 이용될 수 있는 셀렉터(selector, 903), 복수의 딜레이들(802), 및 가산기(804)를 포함할 수 있다. 셀렉터(903)으로의 입력 신호 PCS_AP는, 상응하는 터너리 심볼이 '0'일 때, '1'이다.
더욱이, 사이드 스트림 스크램블러(900)의 하위 부분은, 예를 들면, 도 7에 개시된 바와 같이 슬레이브 스크램블러 다항식에 상응하는 슬레이브 디스크램블러 다항식을 구현하기 위해 이용될 수 있는 로직, 회로, 및/또는 코드에 상응할 수 있다. 사이드 스트림 디스크램블러(900)의 하위 부분은 슬레이브 디스크램블러 다항식에서 사용하기 위해 Scrn[0], ..., Scrn[19], ..., 및 Scrn[32]의 생성을 위하여 이용될 수 있는 셀렉터(903), 복수의 딜레이들(804), 및 가산기(808)를 포함할 수 있다. 이 점에서, 셀렉터들(903 및 907)은 실질적으로 유사한 동작들을 가질 수 있다.
도 10은 본 발명의 일 실시예에 따라, 전송 스트림에서 대표적인 SSD/ESD 코드들을 나타내는 블록 다이어그램이다. 도 10을 참조하면, 터너리 비트 A 스트림 및 터너리 비트 B 스트림에 상응하는 분리된 트위스트-페어 와이어들을 통해 송신되는 스트림들의 페어가 보여진다. 각 스트림은 데이터 패킷 부분(1000), 패킷의 끝(1002), IDLE 코드 부분(1004), 패킷의 시작(1006), 및 다음의 데이터 패킷 부분(1008)을 포함한다. 데이터 패킷 부분(100) 및 다음의 데이터 패킷 부분(1008)은 두 개의 트위스트-페어 와이어들을 통해 송신되는 PAM-3 MII 데이터의 연속적인 프레임들에 상응한다. 패킷의 끝(1002)은 데이터 패킷 부분(1000)의 끝을 나타내는 종료-스트림 구획문자(ESD)에 상응할 수 있다. ESD에서 터너리 심볼들의 시퀀스(sequence) {0,0,1}는 에러없는 이전의(prior) 전송을 나타낼 수 있다. IDLE 코드 부분(1000)은 연속적인 데이터 프레임들 사이에서 송신된 아이들 코드들의 시퀀스에 상응할 수 있다. 패킷의 시작(1006)은 데이터 패킷 부분(1008)의 시작(start) 또는 개시(beginning)를 나타내는 시작-스트림 구획문자(SSD)에 상응할 수 있다. SSD에서 터너리 심볼들의 시퀀스 {0,0,1}는 다음의 데이터 프레임의 시작을 나타낼 수 있다. 도 10에 개시된 SSD 및/또는 ESD 코드들의 사용에도 불구하고, 발명은 이 점에 한정되지는 않는다. 더구나, 유사 스트림 구조는, 터너리 비트 A와 터너리 비트 B를 포함하는 결합된 스트림이 단일 트위스트-페어 와이어를 통해 통신될 때, 이용될 수 있다.
도 11은 본 발명의 일 실시예에 따라, 대표적인 송신 에러를 나타내는 블록 다이어그램이다. 도 11을 참조하면, 도 10에 개시된 바와 같이 터너리 비트 A 스트림 및 터너리 비트 B 스트림에 상응하는 분리된 트위스트-페어 와이어들을 통해 송신되는 스트림들의 페어가 보여진다. 이러한 대표적인 실시예에서, 패킷의 끝(1002)은 이전의 전송 에러가 발생한 수신기를 나타낼 수 있는 터너리 심볼들의 시퀀스 {0,0,-1}을 이용한다. 도 11에 개시된 바와 같이 ESD에서 전송 에러 코드의 사용에도 불구하고, 발명은 이 점에 한정되지는 않는다. 더욱이, 유사 스트림 구조는, 터너리 비트 A와 터너리 비트 B를 포함하는 결합된 스트림이 단일 트위스트-페어 와이어를 통해 통신될 때 이용될 수 있다.
도 12는 본 발명의 일 실시예에 따라, 확장된 범위 이더넷 라인 코드 동작을 위한 대표적인 단계들을 나타내는 플로우 다이어그램이다. 도 12를 참조하면, 도 7-11에 개시된 바와 같이 확장된 범위 동작들을 위한 이더넷 라인 코드의 동작들을 보여주는 플로우 다이어그램(1200)이 보여진다. 시작 단계 1202 이후의 1204 단계에서, MII 데이터 스트림의 전송 이전에, 삽입 SSD/ESD/IDLE 블록(706)은 데이터의 새로운 프레임이 송신될지를 나타내기 위해 시작-스트림 구획문자(SSD)를 삽입할 수 있다. 단계 1206에서, 비트 리포맷터(716)는 전송을 위해 MII TXD 데이터를 수신할 수 있다. 단계 1208에서, 비트 리포맷터(716)는 MII TXD 스트림으로부터의 4 비트 MII 데이터 패킷을 데이터 스크램블러(714)로 통신될 수 있는 3 비트 데이터 패킷들로 변환할 수 있다. 단계 1210에서, 비트 리포맷터(716)으로부터의 3 비트 데이터 패킷들은 비트 스크램블러(718), 데이터 및 심볼 스크램블러(720), 및/또는 사이드 스크림 스크램블러(722)에 의해 수행된 동작들의 결과들에 근거하여 데이터 스크램블러(714)에서 스크램블될 수 있다. 단계 1212에서, 맵-투-터너리 블록(704)은, 예를 들면, 표 1에서 개시된 바와 같이 데이터 스크램블러(714)에 의해 생성된 스크램블된 데이터 값들의 스트림을 두 개의 터너리 비트들 A 및 B에 맵핑(mapping)시키기 위해 이용될 수 있다. 스크램블된 데이터 값들의 맵핑으로부터 생성된 터너리 비트들 A 및 B의 스트림은 단계 1206에서 SSD의 삽입 이후에 송신될 수 있다.
단계 1214에서, 현 프레임에서 전송된 MII TXD 데이터가 수신되고 전송을 위해 처리될 때, 과정은 1216으로 진행될 수 있다. 단계 1216에서, 삽입 SSD/ESD/IDLE 블록(706)은 데이터 프레임의 끝이 전송되었는지를 나타내기 위해 종료-스트림 구획문자(ESD)를 삽입할 수 있다. ESD는 또한 에러를 갖는 전송이 발생했는지를 나타낼 수 있다. 단계 1218에서, 도 7-11에 개시된 바와 같이 ESD가 삽입된 이후에 IDLE 코드들은 생성되고, 터너리 비트들로 맵핑되고, 전송 스트림으로 삽입될 수 있다. 단계 1214로 돌아가서, 현 프레임에서 전송될 MII TXD 데이터가 완전히 수신되지 않았고 전송을 위해서 처리되지 않았다면, 과정은 단계 1206으로 리턴될 수 있다.
단계 1220에서, 전송이 단일 트위스트-페어 와이어를 통해 발생할 때, 과정은 단계 1222로 진행될 수 있다. 단계 1222에서, 멀티플렉서(708)는 터너리 비트 스트림들을 결합하기 위해 인에이블될 수 있고 스위치(710)는 전송기들(712a 및 712b) 중의 하나를 통하여 터너리 비트들 A 및 B의 단일 스트림의 전송을 가능하게 할 수 있다. 단계 1220으로 돌아가서, 전송이 두 개의 트위스트-페어 와이어들을 통해 일어날 때, 과정은 단계 1224로 진행될 수 있다. 단계 1224에서, 스위치(710) 및 멀티플렉서(708)는 동작의 노멀 모드(normal mode)에 있을 수 있고 송신기들(712a 및 712b)를 통해 터너리 비트들(A 및 B)의 스트림의 전송을 가능하게 할 수 있다.
따라서, 본 발명은 하드웨어, 소프트웨어, 또는 하드웨어 및 소프트웨어의 조합에서 구현될 수 있다. 본 발명은 적어도 하나의 컴퓨터 시스템에서 중앙 집중된 방식, 또는 다른 요소들이 몇몇의 상호 연결된 컴퓨터 시스템들에 걸쳐 분보되는 분산된 방식에서 구현될 수 있다. 여기에서 설명된 방법들을 수행하기 위해 적응된 어떤 종류의 컴퓨터 시스템 또는 다른 장치들이 적응된다. 하드웨어 및 소프트웨어의 전형적인 조합은, 로딩되고 실행될 때 그것이 여기에서 설명된 방법들을 수행하도록 컴퓨터 시스템을 제어하는 컴퓨터 프로그램을 갖는 범용 컴퓨터(general-purpose computer)일 수 있다.
본 발명은 또한 컴퓨터 프로그램 제품에 내장될 수 있고, 상기 컴퓨터 프로그램 제품은 여기에서 설명되는 방법들의 구현을 가능하게 하는 모든 특징들을 포함하고, 컴퓨터 시스템에 탑재될 때 이들 방법들을 수행할 수 있다. 본 문맥(context)에서의 컴퓨터 프로그램은, 어떤 언어, 코드 또는 표기법(notation)으로 나타낸 일단의 명령들의 어떤 표현을 의미한다. 여기서의 일단의 명령들은, 정보 처리 능력을 갖는 시스템들이 특정 기능을 직접적으로 또는 다음 즉 a)다른 언어, 코드 또는 표기법으로의 변환; b)다른 물질적인 형태로의 재생산(reproduction) 중의 하나 또는 두 가지 모두를 거친 후에, 수행하도록 의도된 것들을 말한다.
본 발명이 어떤 실시예들을 참조하여 설명되었지만, 본 발명의 범위로부터 벗어나지 않고 다양한 변경들이 이뤄질 수 있고 균등물들(equivalents)이 치환될 수 있음은 당해 기술 분야에서 숙련된 자들에 의해 이해될 것이다. 더구나, 본 발명의 범위를 벗어나지 않고 특별한 상황 또는 물적 요건을 본 발명의 시사(teachings)에 적응시키도록 많은 개조들(modifications)이 수행될 수 있다. 그러므로, 본 발명은 개시된 특정 실시예에 한정되지 않고, 본 발명은 첨부되는 청구항들의 범위 내에 들어오는 모든 실시예들을 포함하도록 의도된다.
도 1은 본 발명의 일 실시예와 관련하여, 국부 링크 파트너와 원격 링크 파트너 사이에서 트위스트-페어 케이블링 링크를 통한 이더넷을 나타내는 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따라, 대표적인 이더넷 송수신기 멀티-레이트 PHY 계층 아키텍쳐를 나타내는 블록 다이어그램이다.
도 3은 본 발명의 일 실시예와 관련하여, 기가비트 이더넷 시스템에서 ECHO, NEXT, 및 FEXT 채널 상태들을 나타내는 블록 다이어그램이다.
도 4a는 본 발명의 일 실시예와 관련하여, 기가비트 이더넷을 위해 수신된 신호에 대한 대표적인 신호 처리 동작들을 나타내는 블록 다이어그램이다.
도 4b는 본 발명의 일 실시예와 관련하여, 도 4a에서 설명된 바와 같은 기가비트 이더넷을 위한 대표적인 분리 등화 및 디코딩 동작들을 나타내는 블록 다이어그램이다.
도 4c는 본 발명의 일 실시예와 관련하여, 도 4a에서 설명된 바와 같은 대표적인 조인트 등화 및 디코딩 동작들을 나타내는 블록 다이어그램이다.
도 5a는 본 발명의 일 실시예와 관련하여, 네 개 페어의 트위스트-페어 케이블링을 통해 1000 Mbps로 동작하는 대표적인 이더넷 연결의 블록 다이어그램이다.
도 5b는 본 발명의 일 실시예와 관련하여 멀티-레이트 PHY에서 대표적인 에코 제거기의 블록 다이어그램이다.
도 6은 본 발명의 일 실시예에 따라, 두 개 페어의 트위스트-페어 케이블링 을 통하여 100 Mbps로 동작하는 풀 듀플렉스 이더넷 연결의 블록 다이어그램이다.
도 7은 본 발명의 일 실시예에 따라, 대표적인 확장된 범위 이더넷 라인 코드의 생성을 나타내는 블록 다이어그램이다.
도 8은 본 발명의 일 실시예에 따라, 대표적인 사이드 스트림 스크램블러를 나타내는 블록 다이어그램이다.
도 9는 본 발명의 일 실시예에 따라, 대표적인 사이드 스트림 디스크램블러를 나타내는 블록 다이어그램이다.
도 10은 본 발명의 일 실시예에 따라, 전송 스트림에서 대표적인 SSD/ESD 코드들을 나타내는 블록 다이어그램이다.
도 11은 본 발명의 일 실시예에 따라, 대표적인 송신 에러를 나타내는 블록 다이어그램이다.
도 12는 본 발명의 일 실시예에 따라, 확장된 범위 이더넷 라인 코드 동작을 위한 대표적인 단계들을 나타내는 플로우 다이어그램이다.

Claims (10)

  1. 유선 통신 방법에 있어서:
    국부(local) 물리적 계층(PHY)에서 이더넷(Ethernet) 매체 독립 인터페이스(media independent interface;MII) 데이터를 4 비트 패킷 스트림(packet stream)으로부터 3 비트 패킷 스트림으로 변환(convert)하는 단계;
    상기 3 비트 패킷 스트림을 스크램블(scramble)하는 단계;
    하나 또는 그 이상의 트위스트-페어 와이어들(twisted-pair wires)을 통해 원격(remote) PHY로 통신하기 위해, 상기 3 비트 패킷 스트림을 두 개의 터너리 비트 스트림(ternary bits stream)들에 맵핑(mapping)하는 단계;
    상기 맵핑 동안 상기 3 비트 패킷 스트림을 정렬(align)하는 단계; 및
    PAM-3을 이용하여 상기 원격 PHY로 통신하는 단계를 포함하는 것을 특징으로 하는 유선 통신 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기계 가독 스토리지(machine-readable storage)로서, 그 상에 저장되는, 유선 통신을 위한 적어도 하나의 코드 섹션(code section)을 갖는 컴퓨터 프로그램을 가지며, 상기 적어도 하나의 코드 섹션은 기계(machine)에게 단계들(steps)을 수행하도록 하기 위해 상기 기계에 의해 실행가능하되, 상기 단계들은:
    국부 물리적 계층(PHY)에서 이더넷 매체 독립 인터페이스(MII) 데이터를 4비트 패킷 스트림으로부터 3 비트 패킷 스트림으로 변환하는 단계;
    상기 3 비트 패킷 스트림을 스크램블(scramble)하는 단계;
    하나 또는 그 이상의 트위스트-페어 와이어들(twisted-pair wires)을 통해 원격(remote) PHY로 통신하기 위해, 상기 3 비트 패킷 스트림을 두 개의 터너리 비트 스트림(ternary bits stream)들에 맵핑(mapping)하는 단계;
    상기 맵핑 동안 상기 3 비트 패킷 스트림을 정렬(align)하는 단계; 및
    PAM-3을 이용하여 상기 원격 PHY로 통신하는 단계를 포함하는 것을 특징으로 하는 기계 가독 스토리지.
  7. 삭제
  8. 유선 통신 시스템에 있어서:
    국부(local) 물리적 계층(PHY)에서 이더넷(Ethernet) 매체 독립 인터페이스(media independent interface;MII) 데이터를 4 비트 패킷 스트림(packet stream)으로부터 3 비트 패킷 스트림으로 변환하는 것을 가능하게 하는 비트 리포맷터;
    상기 3 비트 패킷 스트림을 스크램블(scramble)하는 데이터 스크램블러;
    하나 또는 그 이상의 트위스트-페어 와이어들(twisted-pair wires)을 통해 원격(remote) PHY로 통신하기 위해, 상기 3 비트 패킷 스트림을 두 개의 터너리 비트 스트림(ternary bits stream)들에 맵핑(mapping)하는 맵-투-터너리 블록;
    상기 맵핑 동안 상기 3 비트 패킷 스트림을 정렬(align)하는 얼라이너; 및
    PAM-3을 이용하여 상기 원격 PHY로 통신하기 위한 송신기를 포함하는 것을 특징으로 하는 유선 통신 시스템.
  9. 삭제
  10. 삭제
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