KR100929063B1 - Gate electrode formation method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 절연막의 손상을 치유하여 누설전류 특성 및 신뢰성을 향상시키는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다. The present invention relates to a method of forming a gate electrode of a semiconductor device, and more particularly, to a method of forming a gate electrode of a semiconductor device that heals damage to a gate insulating film to improve leakage current characteristics and reliability.
본 발명의 반도체 소자의 게이트 전극 형성 방법은 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 게이트 절연막 및 게이트 도전막을 순차로 형성하는 제1 단계; 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극을 패터닝하는 제2 단계; 게이트 전극 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행하는 제3 단계; LDD 이온주입 및 포켓 이온주입 공정을 수행하는 제4 단계; 불산 용액으로 손상된 측벽 산화막 및 게이트 절연막의 가장자리를 제거하는 제5 단계; 잔존하는 게이트 전극 및 게이트 절연막의 손상을 치유하기 위해 건식 산화공정을 수행하는 제6 단계; 그리고 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.A method of forming a gate electrode of a semiconductor device according to the present invention includes a first step of sequentially forming a gate insulating film and a gate conductive film on an upper portion of a semiconductor substrate on which a field oxide film for defining an active region and an isolation region between elements is formed; Performing a photolithography and etching process for forming the gate electrode to pattern the gate electrode; Performing a sidewall oxidation and annealing process to cure plasma damage of the gate electrode and the gate insulating film; A fourth step of performing an LDD ion implantation and a pocket ion implantation process; A fifth step of removing edges of the sidewall oxide film and the gate insulating film damaged by the hydrofluoric acid solution; A sixth step of performing a dry oxidation process to heal damage to the remaining gate electrode and gate insulating film; And a seventh step of performing a sidewall annealing and spacer forming process and a source / drain ion implantation process.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 의하면 측면 산화막과 게이트 절연막 내에 잔존하는 플라즈마 손상을 제거함으로써 게이트 전극의 누설전류를 감소시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.The gate electrode forming method of the semiconductor device according to the present invention has the effect of reducing the leakage current of the gate electrode and improving the reliability of the semiconductor device by removing the plasma damage remaining in the side oxide film and the gate insulating film.
Description
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 절연막의 손상을 치유하여 누설전류 특성 및 신뢰성을 향상시키는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다. The present invention relates to a method of forming a gate electrode of a semiconductor device, and more particularly, to a method of forming a gate electrode of a semiconductor device that heals damage to a gate insulating film to improve leakage current characteristics and reliability.
반도체 소자가 집적화됨에 따라 소자의 크기가 작아지면서 GOI(gate oxide integrity) 특성이 중요하게 대두하고 있다. 여기서 GOI는 게이트 절연막의 품질 정도를 말하는 것으로서, 전압을 증가하면서 누설전류가 파괴전류가 될 때의 전압(BV : breakdown voltage)으로 나타낸다. As semiconductor devices are integrated, gate oxide integrity (GOI) characteristics are important as the size of devices becomes smaller. Here, GOI refers to the quality of the gate insulating film, which is expressed as a breakdown voltage (BV) when the leakage current becomes a breakdown current while increasing the voltage.
최근 생산되는 메모리 및 비메모리 분야의 반도체 소자가 각종 모바일(mobile) 제품에 사용되는 비율이 증가함에 따라서 더욱 낮은 누설전류 특성에 대한 요구가 커지고 있다. Recently, as the ratio of semiconductor devices in the memory and non-memory fields to be used in various mobile products increases, the demand for lower leakage current characteristics is increasing.
특히 90nm 이하의 초미세 반도체 소자의 구조에서는 저전력 소모를 위해 낮은 문턱전압(low threshold voltage) 구동이 요구되고 있고, 게이트 절연막의 두께가 20Å 이하로 작아짐에 따라 누설전류 문제 및 신뢰성 문제가 크게 대두되고 있는 실정이다. In particular, in the structure of ultra-fine semiconductor devices of 90 nm or less, low threshold voltage driving is required for low power consumption, and as the thickness of the gate insulating layer decreases to 20 kΩ or less, the leakage current problem and the reliability problem are raised. There is a situation.
게이트 영역에서의 누설전류 및 신뢰성 문제는 게이트 식각 공정 시 발생하는 플라즈마 손상(plasma damage)과 이후 진행되는 각종 이온 주입(ion implantation) 공정에 의한 영향이 매우 크므로 이러한 손상을 치유하는 것이 매우 중요하다 할 수 있다.The leakage current and reliability problems in the gate region are very important because the plasma damage caused by the gate etching process and the subsequent ion implantation processes are very large. can do.
일반적으로 현재까지 사용되고 있는 공정에서는 이러한 게이트 영역에서 유발된 손상을 어닐(anneal) 공정에 의해서 치유(curing)하는 방법을 사용하고 있지만 한계가 있으며 이는 반도체 소자의 특성을 저해시키는 원인이 된다.In general, the process used to date is used to cure the damage caused in the gate region by an annealing process (annealing), but there is a limit and this is a cause of impairing the characteristics of the semiconductor device.
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도이다. 1A to 1E are cross-sectional views of a semiconductor device for each process for explaining a method of forming a gate electrode of a conventional semiconductor device.
첨부된 도 1a에 도시한 바와 같이, 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막(20)이 형성된 반도체 기판(10)의 상부에 게이트 절연막(30) 및 게이트 도전막(40)을 형성한다. As shown in FIG. 1A, the gate
첨부된 도 1b에 도시한 바와 같이, 게이트 전극 형성을 위한 포토리소그래피(photolithography) 및 식각(etch) 공정을 진행하여 게이트 전극(gate electrode)(40a)을 패터닝한다. As shown in FIG. 1B, the
첨부된 도 1c에 도시한 바와 같이, 게이트 전극 식각 공정에서 발생하는 게이트 전극(40a) 및 게이트 절연막(30)의 플라즈마 손상을 치유하기 위한 측벽 산화(sidewall oxidation) 및 어닐 공정을 수행한다. As shown in FIG. 1C, sidewall oxidation and annealing are performed to cure plasma damage of the
첨부된 도 1d에 도시한 바와 같이, LDD(lightly doped drain, 이하 'LDD'라 한다) 이온주입 및 포켓 이온 주입(pocket ion implantation) 공정을 수행한다. As shown in FIG. 1D, a lightly doped drain (LDD) ion implantation and pocket ion implantation process is performed.
첨부된 도 1e에 도시한 바와 같이, 측벽 어닐(sidewall anneal) 및 스페이서(spacer) 형성 공정 및 소스/드레인(source/drain) 이온주입 공정을 수행한다. 즉 이온 주입 공정에 의해 발생된 손상을 치유하기 위해 RTP(rapid thermal process) 공정을 진행한 후, 스페이서 막을 증착한 후 에치백(etch back) 식각을 진행하여 스페이서(50)를 형성하는 것이다. 상기 스페이서 막은 CVD 증착 방식의 실리콘산화막을 사용할 수 있으며, 버퍼 산화막/실리콘질화막 또는 버퍼 산화막/실리콘질화막/실리콘산화막의 적층구조로 형성하는 것도 가능하다. As shown in FIG. 1E, a sidewall anneal and spacer forming process and a source / drain ion implantation process are performed. In other words, in order to cure the damage caused by the ion implantation process, a rapid thermal process (RTP) process is performed, and then a spacer film is deposited, followed by etch back etching to form a
이후 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 상기 반도체 기판에 이온주입하여 소오스/드레인 영역을 형성하여 종래의 반도체 소자의 게이트 전극 형성 방법을 완성한다.Thereafter, high concentration impurities are implanted into the semiconductor substrate using the gate electrode and the spacer as a mask to form a source / drain region, thereby completing a conventional method of forming a gate electrode of a semiconductor device.
그러나 첨부된 도 2에 도시한 바와 같이 종래의 반도체 소자의 게이트 전극 형성 방법에 의하면, 게이트 전극의 측면 산화막과 게이트 절연막 내에 플라즈마 손상이 잔존하여 반도체 소자의 누설전류 특성 및 신뢰성을 열화시키는 문제점이 있다. 도 2는 LDD 및 포켓 이온 주입 공정 후 플라즈마 손상을 보여주는 반도체 소자의 단면도이다.However, according to the conventional method of forming a gate electrode of a semiconductor device as shown in FIG. 2, plasma damage remains in the side oxide film and the gate insulating film of the gate electrode, thereby degrading leakage current characteristics and reliability of the semiconductor device. . 2 is a cross-sectional view of a semiconductor device showing plasma damage after an LDD and pocket ion implantation process.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 측면 산화막과 게이트 절연막 내에 잔존하는 플라즈마 손상을 제거하여 반도체 소자의 누설전류 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned problems, and provides a method of forming a gate electrode of a semiconductor device capable of improving the leakage current characteristics and reliability of the semiconductor device by removing plasma damage remaining in the side oxide film and the gate insulating film. Has its purpose.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 게이트 전극 형성 방법은 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 게이트 절연막 및 게이트 도전막을 순차로 형성하는 제1 단계; 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극을 패터닝하는 제2 단계; 게이트 전극 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행하는 제3 단계; LDD 이온주입 및 포켓 이온주입 공정을 수행하는 제4 단계; 불산 용액으로 손상된 측벽 산화막 및 게이트 절연막의 가장자리를 제거하는 제5 단계; 잔존하는 게이트 전극 및 게이트 절연막의 손상을 치유하기 위해 건식 산화공정을 수행하는 제6 단계; 그리고 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.In the gate electrode forming method of the semiconductor device of the present invention for realizing the above object, the gate insulating film and the gate conductive film are sequentially formed on the semiconductor substrate on which the field oxide film is formed to define the active region and the isolation region between the devices. First step; Performing a photolithography and etching process for forming the gate electrode to pattern the gate electrode; Performing a sidewall oxidation and annealing process to cure plasma damage of the gate electrode and the gate insulating film; A fourth step of performing an LDD ion implantation and a pocket ion implantation process; A fifth step of removing edges of the sidewall oxide film and the gate insulating film damaged by the hydrofluoric acid solution; A sixth step of performing a dry oxidation process to heal damage to the remaining gate electrode and gate insulating film; And a seventh step of performing a sidewall annealing and spacer forming process and a source / drain ion implantation process.
또한, 상기 제5 단계는 HF:H2O 비율이 1:19로 희석된 불산 용액으로 30 ~ 40초 침지하는 것을 특징으로 한다.In addition, the fifth step is characterized in that the HF: H 2 O ratio is immersed in a hydrofluoric acid solution diluted 1:19 for 30 to 40 seconds.
또한, 상기 제6 단계는 O2와 H2가스를 사용하여 750 ~ 850℃의 온도에서 진행하는 것을 특징으로 한다.In addition, the sixth step may be performed at a temperature of 750 ~ 850 ℃ using O 2 and H 2 gas.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 의하면 측면 산화막과 게이트 절연막 내에 잔존하는 플라즈마 손상을 제거함으로써 게이트 전극의 누설전류를 감소시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.As described above in detail, according to the gate electrode forming method of the semiconductor device according to the present invention, the plasma damage remaining in the side oxide film and the gate insulating film is eliminated, thereby reducing the leakage current of the gate electrode and improving the reliability of the semiconductor device. It works.
본 발명의 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법은 제1 단계 내지 제7 단계를 포함하여 이루어져 있다.A gate electrode forming method of a semiconductor device according to an exemplary embodiment of the present invention includes first to seventh steps.
상기 제1 단계는 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막 이 형성된 반도체 기판의 상부에 게이트 절연막 및 게이트 도전막을 순차로 형성하는 단계이다.The first step is a step of sequentially forming a gate insulating film and a gate conductive film on the semiconductor substrate on which the field oxide film for defining the active region and the isolation region between the elements are formed.
상기 제2 단계는 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극을 패터닝하는 단계이다.The second step is a step of patterning the gate electrode by performing a photolithography and etching process for forming the gate electrode.
상기 제3 단계는 게이트 전극 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행하는 단계이다.The third step is to perform sidewall oxidation and annealing to cure plasma damage of the gate electrode and the gate insulating film.
상기 제4 단계는 LDD 이온주입 및 포켓 이온주입 공정을 수행하는 단계이다.The fourth step is a step of performing LDD ion implantation and pocket ion implantation process.
상기 제5 단계는 불산 용액으로 손상된 측벽 산화막 및 게이트 절연막의 가장자리를 제거하는 단계이다.The fifth step is removing edges of the sidewall oxide film and the gate insulating film damaged by the hydrofluoric acid solution.
상기 제6 단계는 잔존하는 게이트 전극 및 게이트 절연막의 손상을 치유하기 위해 건식 산화공정을 수행하는 단계이다.The sixth step is a step of performing a dry oxidation process to cure damage to the remaining gate electrode and the gate insulating film.
상기 제7 단계는 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행하는 단계이다.The seventh step is to perform sidewall annealing and spacer formation and source / drain ion implantation.
본 발명의 다른 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법에서, 상기 제5 단계는 HF:H2O 비율이 1:19로 희석된 불산 용액으로 30 ~ 40초 침지하는 것이 바람직하다.In a method of forming a gate electrode of a semiconductor device according to another embodiment of the present invention, the fifth step is preferably immersed for 30 to 40 seconds in a hydrofluoric acid solution in which the HF: H 2 O ratio is 1:19 diluted.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법에서 상기 제6 단계는 O2와 H2가스를 사용하여 750 ~ 850℃의 온도에서 진행하는 것이 바람직하다.In a method of forming a gate electrode of a semiconductor device according to another embodiment of the present invention, the sixth step is preferably performed at a temperature of 750 to 850 ° C. using O 2 and H 2 gases.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3g는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도이다. 3A to 3G are cross-sectional views of semiconductor devices for respective processes for explaining a gate electrode forming method of a conventional semiconductor device.
첨부된 도 3a를 참조하면, 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막(20)이 형성된 반도체 기판(10)의 상부에 게이트 절연막(30) 및 게이트 도전막(40)을 순차로 형성한다. 이때 형성되는 필드 산화막(20)은 STI(shallow trench isolation) 공정 또는 LOCOS(local oxidation of silicon) 공정에 의하여 형성하고, 상기 게이트 도전막(40)은 폴리 실리콘막을 증착하는 것이 바람직하다.Referring to FIG. 3A, the
첨부된 도 3b를 참조하면, 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극(40a)을 패터닝한다. 이때 상기 게이트 전극(40a)은 반응성 이온 식각(reactive ion etch) 방식으로 패터닝된다. Referring to FIG. 3B, the
특히 최근에는 반도체소자가 고집적화됨에 따라 미세한 패턴을 형성하기 위하여서는 식각속도를 높일 수 있고, 로딩 효과(loading effect)를 감소시킬 수 있는 고밀도 플라즈마(high densitiy plasma) 식각 장비를 사용에 따라 가속된 이온의 충돌에 의한 물리적 손상(physical damage)뿐만 아니라 차아징 손상(charging damage) 등의 플라즈마 손상이 발생하게 된다.In particular, in recent years, as semiconductor devices have been highly integrated, ions accelerated by using high-densitiy plasma etching equipment that can increase the etching speed and reduce the loading effect in order to form fine patterns. Plasma damage such as charging damage as well as physical damage caused by the collision of the will occur.
첨부된 도 3c를 참조하면, 게이트 전극(40a) 및 게이트 절연막(30)의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행한다. 이때 형성되는 측벽 산화막(sidewall oxide)는 20 ~ 80Å의 두께로 형성하고, 어닐 공정은 800 ~ 950℃의 온도에서 진행하는 것이 바람직하다. Referring to FIG. 3C, a sidewall oxidation and annealing process is performed to cure plasma damage of the
첨부된 도 3d를 참조하면, LDD 이온주입 및 포켓 이온주입 공정을 수행한다. 이 단계에서도 가속된 이온의 충돌에 의한 추가적인 물리적 손상이 발생하게 된다. Referring to FIG. 3D, LDD ion implantation and pocket ion implantation processes are performed. At this stage, further physical damage is caused by the collision of accelerated ions.
첨부된 도 3e를 참조하면, 불산(HF) 용액으로 손상된 측벽 산화막 및 게이트 절연막(30)의 가장자리를 제거한다. 따라서 손상된 측벽 산화막 및 게이트 절연막(30)의 대부분은 이 단계에서 제거된다. 이때 HF:H2O 비율이 1:19로 희석된 불산 용액에 30 ~ 40초 침지함으로써 상기 손상된 측벽 산화막 및 게이트 절연막(30)을 제거하는 것이 바람직하다.Referring to FIG. 3E, the edges of the sidewall oxide film and the
첨부된 도 3f를 참조하면, 잔존하는 게이트 전극(40a) 및 게이트 절연막(30)의 손상을 치유하기 위해 건식 산화공정을 수행한다. 따라서 추가적인 열 산화(thermal oxidation) 방식에 의한 산화 공정을 통하여 잔존하는 측벽 산화막 및 게이트 절연막(30)의 손상을 치유함과 더불어 게이트 절연막(30)의 보완이 이루어진다. 이때 상기 산화 공정은 O2와 H2가스를 사용하여 750 ~ 850℃의 온도에서 진행하는 것이 바람직하다. Referring to FIG. 3F, a dry oxidation process is performed to cure damage to the remaining
첨부된 도 3g를 참조하면, 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행한다. 즉 이온 주입 공정에 의해 주입된 불순물(dopant)의 활성화(activation)을 위해 RTP 공정을 진행하고나서, 스페이서 막을 증착한 후 에치백 식각을 진행하여 스페이서(50)를 형성한다. Referring to FIG. 3G, a sidewall annealing and spacer forming process and a source / drain ion implantation process are performed. That is, after the RTP process is performed to activate the dopant implanted by the ion implantation process, the spacer layer is deposited and then etched back to form the
이후 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 상기 반도체 기판에 이온주입하여 소오스/드레인 영역을 형성하여 본 발명의 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 완성한다.Subsequently, a source / drain region is formed by ion implanting a high concentration impurities into the semiconductor substrate using the gate electrode and the spacer as a mask, thereby completing a method of forming a gate electrode of a semiconductor device according to an embodiment of the present invention.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도,1A to 1E are cross-sectional views of a semiconductor device for each process for explaining a method of forming a gate electrode of a conventional semiconductor device;
도 2는 LDD 및 포켓 이온 주입 공정 후 플라즈마 손상을 보여주는 반도체 소자의 단면도,2 is a cross-sectional view of a semiconductor device showing plasma damage after an LDD and pocket ion implantation process;
도 3a 내지 도 3g는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도.3A to 3G are cross-sectional views of process-specific semiconductor devices for explaining a gate electrode formation method of a conventional semiconductor device.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 반도체 기판 20 : 필드 산화막10
30 : 게이트 절연막 40 : 게이트 도전막30
50 : 스페이서 40a : 게이트 전극50
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ID=40760932
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|---|---|---|---|---|
| KR20050000208A (en) * | 2003-06-23 | 2005-01-03 | 주식회사 하이닉스반도체 | Method for removing tungsten contamination in semiconductor device employing tungsten/polysilicon gate |
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2007
- 2007-10-08 KR KR1020070100741A patent/KR100929063B1/en not_active IP Right Cessation
Patent Citations (1)
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|---|---|---|---|---|
| KR20050000208A (en) * | 2003-06-23 | 2005-01-03 | 주식회사 하이닉스반도체 | Method for removing tungsten contamination in semiconductor device employing tungsten/polysilicon gate |
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