KR101130715B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 액티브 영역을 한정하는 소자분리막이 구비된 실리콘 기판을 제공하는 단계와 상기 기판 액티브 영역의 일부분을 선택적으로 리세스시키는 단계와 상기 리세스된 기판 부분에 플루오린(F)을 이온주입하는 단계와 상기 플루오린이 이온주입된 기판 결과물을 산화시켜 기판 표면 상에 균일한 두께로 산화막을 형성하는 단계와 상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 리세스된 기판 영역에 플루오린(F) 이온을 주입한 후 상기 기판 결과물을 산화하여 기판 표면 상에 균일한 두께로 산화막을 형성함으로써, 결과적으로, 기판 바닥에 발생된 식각결함층을 용이하게 제거할 수 있다.The present invention discloses a method for manufacturing a semiconductor device. Disclosed is a method of fabricating a semiconductor device according to the present invention, the method comprising: providing a silicon substrate having an isolation layer defining an active region, selectively recessing a portion of the substrate active region, and Ion implanting fluorine (F), oxidizing the substrate resulting from the fluorine ion implantation to form an oxide film with a uniform thickness on the surface of the substrate, and removing the oxide film. According to the present invention, after implanting fluorine (F) ions into the recessed substrate region, the substrate product is oxidized to form an oxide film having a uniform thickness on the substrate surface, resulting in etching defects generated at the bottom of the substrate. The layer can be easily removed.
Description
도 1a 내지 도 1d는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for explaining a method of manufacturing a conventional semiconductor device.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
21 : 실리콘 기판 22 : 소자분리막 21
23 : 감광막 패턴 24 : 식각결함층 23 photosensitive film pattern 24: etching defect layer
25 : 불순물층 26 : 산화막 25
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 게이트 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a gate of a semiconductor device.
반도체 소자의 고집적화가 진행됨에 따라 게이트 선폭 감소가 수반되고 있고, 게이트 선폭이 감소됨에 따라 단채널 효과(Short Channel Effect)로서 열전하(hot-carrier)가 발생하고 리프레쉬(refresh) 특성이 열화되는 등 소자의 전기적 특성 저하가 야기되고 있다. As the integration of semiconductor devices increases, the gate line width decreases, and as the gate line width decreases, hot-carriers occur as short channel effects and refresh characteristics deteriorate. Deterioration of the electrical characteristics of the device is caused.
이에 따라, 미세 선폭에서의 소자의 전기적 특성 저하를 방지하기 위한 다양한 기술들이 연구되고 있으며, 이와 관련하여, 최근에는 계단형 및 함몰형 게이트 형성방법이 제안되었다. 상기 계단형 게이트(Step gate)는 동일 영역에서 게이트의 유효 선폭을 늘려주어 문턱전압(Vt) 조절을 위해 주입하는 불순물 이온의 양을 감소시킴으로써, 궁극적으로 리프레쉬 특성을 개선시킬 수 있는 게이트이며, 한편, 함몰형 게이트(Reccessed gate)는 게이트와 드레인 영역간 중복영역(overlap)에서 발생하는 전류의 누설을 방지함으로써, 리프레쉬 특성을 개선시킬 수 있는 게이트이다.Accordingly, various techniques for preventing the deterioration of the electrical characteristics of the device at the fine line width have been studied. In this regard, recently, stepped and recessed gate forming methods have been proposed. The step gate is a gate that can improve refresh characteristics by increasing the effective line width of the gate in the same region, thereby reducing the amount of impurity ions to be injected to adjust the threshold voltage (Vt). The recessed gate is a gate capable of improving refresh characteristics by preventing leakage of current generated in an overlapped region between the gate and the drain region.
이하에서는, 도 1a 내지 도 1d를 참조해서, 종래의 계단형 및 함몰형 게이트 형성방법을 설명하도록 한다. Hereinafter, a conventional stepped and recessed gate forming method will be described with reference to FIGS. 1A to 1D.
도 1a를 참조하면, 실리콘 기판(1)의 적소에 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막(2)들을 형성한다.Referring to FIG. 1A, trench-type
다음으로, 도 1b에 도시된 바와 같이, 상기 기판 결과물 상에, 계단형 혹은 함몰형 게이트용 실리콘 기판 형성을 위한 감광막 패턴(3)을 형성한다. 그런다음, 상기 패턴(3)을 식각장벽으로 이용해서 실리콘 기판(1)을 플라즈마로 식각한 후, 감광막 패턴(3)을 제거한다. 여기서, 플라즈마 식각시 이온충격으로 인해 실리콘 기판(1)의 표면에는 식각결함층(damage layer)(4)이 발생한다. Next, as illustrated in FIG. 1B, a
도 1c를 참조하면, 상기 식각결함층(4)을 포함하는 기판 표면을 산화하여 산 화막(5)을 형성한다. Referring to FIG. 1C, the surface of the substrate including the
이어서, 도 1d에 도시된 바와 같이, 상기 산화막(5)을 식각하여, 상기 식각결함층(4)의 일부를 제거한다. Subsequently, as illustrated in FIG. 1D, the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 계단형 혹은 함몰형 게이트를 형성한다.Thereafter, although not shown, a series of known subsequent processes are sequentially performed to form a stepped or recessed gate.
그러나, 종래의 공정에서는 식각결함층(4) 산화시 기판의 바닥부분과 측벽방향으로의 산화율 차이로 인해, 바닥부분의 식각결함이 완전히 제거되지 않는다는 문제점이 있었다.(도 1d 참조) 이것은 불순물이 도핑되지 않은 실리콘 기판의 격자 방향성과 관련된 것으로서, 기판 바닥부분의 산화율이 측벽부분 산화율에 비해 훨씬 느리기 때문이다. However, in the conventional process, there is a problem that the etching defect of the bottom part is not completely removed due to the difference in the oxidation rate in the bottom part and the sidewall direction of the substrate during the oxidation of the etching defect layer 4 (see FIG. 1D). As it relates to the lattice orientation of undoped silicon substrates, the oxidation rate of the substrate bottom is much slower than that of the sidewall.
상기와 같은 문제를 해결하기 위한 방법으로서, 바닥부분의 결함층이 모두 산화될 때까지 기판을 충분히 산화한 후, 형성된 산화층을 제거하는 방법을 생각해 볼 수 있으나, 이 경우 측벽부분이 과도하게 산화되고 식각되어 게이트 형성을 위한 공정 마진이 부족해 진다는 문제점이 있다. As a method for solving the above problem, a method of sufficiently oxidizing the substrate until all of the bottom defect layers are oxidized, and then removing the formed oxide layer may be considered. There is a problem in that the process margin for the gate formation is insufficient due to etching.
이상과 같은 이유로, 종래에는 기판 바닥부분의 식각결함을 완전히 제거하는 것이 불가하였고, 바닥부분에 잔류하는 식각결함은 이후 이온주입 공정에서 불순물 트랩(trap)으로 작용하여 소자의 문턱전압(Vt) 및 GOI(Gate Oxide Immunity) 특성을 열화시켰다.For the above reason, it is impossible to completely remove the etching defects in the bottom part of the substrate in the past, and the etching defects remaining in the bottom part act as an impurity trap in the ion implantation process and thus the threshold voltage (Vt) and The gate oxide immunity (GOI) properties were degraded.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로서, 계단형 및 함몰형 게이트를 위한 실리콘 기판 형성공정에서 기판 식각시 발생하는 식각결함층을 완전히 제거할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, a semiconductor device capable of completely removing the etch defect layer generated during substrate etching in the silicon substrate forming process for stepped and recessed gates The purpose is to provide a manufacturing method.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 액티브 영역을 한정하는 소자분리막이 구비된 실리콘 기판을 제공하는 단계; 상기 기판 액티브 영역의 일부분을 선택적으로 리세스시키는 단계; 상기 리세스된 기판 부분에 플루오린(F)을 이온주입하는 단계; 상기 플루오린이 이온주입된 기판 결과물을 산화시켜 기판 표면 상에 균일한 두께로 산화막을 형성하는 단계; 및 상기 산화막을 제거하는 단계;를 포함한다. The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of providing a silicon substrate having a device isolation film defining an active region; Selectively recessing a portion of the substrate active region; Implanting fluorine (F) into the recessed substrate portion; Oxidizing the substrate resultant in which the fluorine is ion-implanted to form an oxide film having a uniform thickness on the substrate surface; And removing the oxide film.
여기서, 상기 플루오린(F)을 이온주입하는 단계는 1.0E14 원자/㎠ 이상의 도우즈 및 1～7°의 각도로 수행하되 기판을 180°회전시키면서 2회 수행한다.Herein, the ion implantation of fluorine (F) is performed at a dose of 1.0E14 atoms /
상기 산화막을 형성하는 단계는 퍼니스 열공정 또는 급속열공정으로 수행하되, 상기 퍼니스 열공정은 상압 및 900℃ 이상의 온도에서 O2 분위기 또는 O2+H2 분위기로 수행하고, 상기 급속열공정은 상압 및 900℃ 이상의 온도에서 O2 가스를 5slm 이상 플로우시켜 10～30초 동안 수행한다.The forming of the oxide film may be performed by a furnace thermal process or a rapid thermal process, wherein the furnace thermal process is performed at atmospheric pressure and at a temperature of 900 ° C. or higher in an
상기 산화막을 제거하는 단계는 HF(Hydroflouric acid) 또는 BOE(Buffered Oxide Etchant) 용액을 이용한 습식식각으로 수행한다.The removing of the oxide layer is performed by wet etching using a hydroflouric acid (HF) or a buffered oxide etch (BOE) solution.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 실리콘 기판(21)의 적소에 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막(22)을 형성한다. 그런다음, 상기 기판 결과물 상에 계단형 혹은 함몰형 게이트용 기판을 형성하기 위한 감광막 패턴(23)을 형성한다. Referring to FIG. 2A, a
도 2b를 참조하면, 상기 감광막 패턴(23)을 식각장벽으로 이용해서 실리콘 기판(21)을 플라즈마로 식각하여 계단형 혹은 함몰형 게이트를 위한 기판을 형성한다. 여기서, 플라즈마 식각시 이온충격으로 인해 실리콘 기판(21)의 표면에는 식각결함층(damage layer)(24)이 발생한다. Referring to FIG. 2B, the
도 2c를 참조하면, 상기 기판 결과물 상에 플루오린(F) 이온을 주입하여, 기판 표면으로부터 균일한 깊이를 갖는 불순물층(25)을 형성한다. 이때, 상기 플루오린(F) 이온주입 단계는 도우즈는 1.0E14 원자/㎠ 이상으로 하고, 이온주입 각도는 1～7°로 하여 수행하되, 기판을 180°회전시키면서 2회 수행한다. Referring to FIG. 2C, fluorine (F) ions are implanted onto the substrate resultant to form an
도 2d를 참조하면, 상기 불순물층(25)을 퍼니스 열공정 또는 급속열공정(Rapid Thermal Process)으로 산화시켜 산화막(26)을 형성한다. 여기서, 상기 퍼니스 열공정은 상압 및 900℃ 이상의 온도에서 O2 분위기 또는 O2+H2 분위기로 수행하며, 상기 급속열공정은 상압 및 900℃ 이상의 온도에서 O2 가스를 5slm 이상 플로우시켜 10～30초 동안 수행한다.Referring to FIG. 2D, the
다음으로, 상기 산화막(26)을 HF 또는 BOE 용액을 이용하여 습식식각한다.Next, the
본 발명에서는, 플루오린(F) 이온주입 공정으로 기판의 바닥부분과 측벽부분에 동일한 두께의 불순물층(25)을 형성시켜줌으로써, 종래 기술에서 기판의 격자 방향성에서 기인하는 바닥방향과 측벽방향의 산화율의 차이를 감소시킬 수 있다. 곧, 후속되는 산화공정에서 기판 바닥부분을 측벽부분과 동일한 속도로 산화시킬 수 있게 된다. In the present invention, by forming an
이에 따라, 본 발명의 방법에서는 기판 식각시 발생하는 측벽부분 및 바닥부분의 식각결함층을 모두 산화시켜 제거할 수 있고, 그러므로, 식각결함층이 잔류하지 않으며, 잔류 식각결함층으로 인한 문턱전압(Vt) 특성 열화 및 GOI(Gate Oxide immunity) 특성 열화 현상이 방지된다.Accordingly, in the method of the present invention, both the sidewall portion and the bottom side etching defect layer generated during the etching of the substrate may be oxidized and removed. Therefore, the etching defect layer does not remain and the threshold voltage due to the residual etching defect layer ( Vt) degradation and gate oxide immunity (GOI) degradation are prevented.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 계단형 혹은 함몰형 게이트를 포함하는 본 발명의 반도체 소자를 완성한다. Thereafter, although not shown, a semiconductor device of the present invention including a stepped or recessed gate is completed by performing a known subsequent process.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명에서는 게이트 형성공정에서 기판 식각 후 플루오린(F) 이온을 주입하여 기판 표면으로부터 균일한 깊이의 불순물층을 형성함으로써, 결과적으로, 기판 바닥에 발생된 식각결함층을 용이하게 제거할 수 있다. As described above, in the present invention, fluorine (F) ions are implanted after the substrate is etched in the gate forming process to form an impurity layer having a uniform depth from the substrate surface, and as a result, the etching defect layer generated on the substrate bottom is easily formed. Can be removed.
그러므로, 본 발명에서는 잔류 식각결함층으로 인한 문턱전압(Vt) 특성 열화 및 GOI(Gate Oxide immunity) 특성 열화 현상이 방지되고, 종래와 비교하여 보다 안정한 동작특성 및 리프레쉬 특성을 갖는 반도체 소자를 제조할 수 있다.Therefore, in the present invention, the degradation of the threshold voltage (Vt) characteristic and the degradation of the gate oxide immunity (GOI) characteristic due to the residual etch defect layer are prevented, and a semiconductor device having more stable operation characteristics and refresh characteristics can be manufactured as compared with the prior art. Can be.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20050002488A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device |
-
2005
- 2005-05-11 KR KR1020050039255A patent/KR101130715B1/en not_active IP Right Cessation
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| KR20050002488A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device |
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