KR100928764B1 - 반도체소자의 ｓｔｉ형 소자분리막 형성방법 - Google Patents

반도체소자의 ｓｔｉ형 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 산화막 CMP용 슬러리 조성물 및 이를 이용한 반도체소자의 STI형 소자분리막 형성방법에 관한 것으로, pH 4 내지 7 부근에서의 제타 포텐셜 (zeta potential) 값이 (-) 전하인 구아니디노기를 가지는 화합물을 포함하는 슬러리를 사용함으로써, 필드산화막에 대한 높은 연마선택비를 갖는 연마공정을 수행하여 STI CMP 공정마진을 넓히는 한편, 일정한 패드질화막의 두께와 필드산화막의 두께를 유지하여 소자특성이 향상된 STI형 소자분리막을 형성하는 방법에 관한 것이다.

Description

반도체소자의 ＳＴＩ형 소자분리막 형성방법{Method for Forming STI Type Device Isolation Film of Semiconductor Device}
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 STI형 소자분리막을 도시하는 SEM 사진.
도 2는 pH에 따른 여러 가지 물질의 제타 포텐셜 변화를 나타내는 그래프.
도 3은 본 발명에 따른 반도체소자의 STI형 소자분리막 형성방법을 도시한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 패드질화막
14 : 필드산화막 16 : 구아니디노기
본 발명은 산화막 CMP용 슬러리 조성물 및 이를 이용한 반도체소자의 STI형 소자분리막 형성방법에 관한 것으로, 더욱 상세하게는 얇은 트렌치 소자분리 (Shallow Trench Isolation; 이하 "STI"라 칭함) 공정을 이용하여 반도체기판에 소자분리영역을 형성할 때에 pH 4 내지 7 부근에서의 제타 포텐셜(zeta potential)이 (-) 전하인 구아니디노기를 가지는 화합물을 포함하는 슬러리를 사용한 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 칭함) 공정으로 STI형 소자분리막을 형성하는 방법에 관한 것이다.
일반적으로 반도체기판 상에 트랜지스터 및 캐패시터 등을 형성하기 위하여, 반도체기판에 전기적으로 통전(通電)이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Device Isolation Region)을 형성한다.
이와 같이 소자를 분리시키기 위한 공정에는 열산화방법을 사용하여 반도체기판 상에 형성된 두꺼운 산화막을 선택적으로 성장시켜 소자분리영역을 형성하는 로코스(Local Oxidation of Silicon; LOCOS) 공정이 있다.
그러나, 반도체소자가 고집적화 됨에 따라 로코스 공정으로는 소자의 크기 축소와 소자간의 전기적 절연이 어렵기 때문에, 이를 개선하기 위하여 제안된 방법의 하나가 STI 공정이다.
상기한 STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치에 절연물질인 산화막을 증착시킨 다음, CMP 공정으로 상기 산화막의 불필요한 부분을 식각함으로써 반도체기판에 소자분리영역을 형성시키는 것이다.
도시되진 않았으나, 종래기술에 따른 반도체소자의 STI형 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성한다.
다음, 소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산 화막 및 일정두께의 반도체기판을 식각하여 반도체기판의 소자분리영역으로 예정된 부위에 트렌치(trench)를 형성한다.
그 다음, 전체표면 상부에 필드산화막을 형성한다.
그 다음, 상기 패드질화막을 연마방지막으로 하여 패드질화막이 노출될 때까지 필드산화막에 CMP 공정을 실시하여 반도체소자의 STI형 소자분리막을 형성한다.
종래에는 상기 필드산화막 CMP 공정시 산화막 : 질화막의 연마선택비가 4 : 1인 슬러리를 사용하였기 때문에 패드질화막 상부의 필드산화막을 완전히 제거할 때에 패드질화막도 함께 제거되어 패턴 밀도가 낮은 활성영역의 경우 필드산화막이 낮아지거나 하부까지 손상이 되는 문제점이 있었다.
도 1a는 패턴 밀도가 높은 활성영역에서의 STI형 소자분리막을 도시하고, 도 1b는 패턴 밀도가 중간인 활성영역에서의 STI형 소자분리막을 도시하며, 도 1c는 패턴 밀도가 낮은 활성영역에서의 STI형 소자분리막을 도시하는 것으로, 도 1a에서와 같이 패턴 밀도가 높은 역역에서 패드질화막 상부의 필드산화막을 완전히 제거하게 되면 도 1b 및 도 1c에서와 같이 패턴 밀도가 낮은 영역에서 필드산화막이 낮아지거나 하부까지 손상됨을 보여준다.
본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위하여 pH 4 내지 7 부근에서의 제타 포텐셜이 (-) 전하인 구아니디노기를 가지는 화합물을 포함함으로써 산화막과는 결합하지 않고 질화막과 결합하여 질화막에 대한 연마 블로킹 역할을 하도록 하는 산화막 CMP용 슬러리 조성물 및 이를 이용한 반도체소자의 STI형 소자분리막 형성방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 산화막 CMP용 슬러리 조성물은 (i) 하기 화학식 1의 구아니디노기(Guanidino기)를 포함하는 화합물 및 (ii) 연마제를 포함한다.
[화학식 1]
Figure 112002043916177-pat00001
상기 본 발명에 따른 산화막 CMP용 슬러리 조성물에 있어서, 상기 구아니디노기를 포함하는 화합물은 구아니딘아세트산(guanidineacetic acid), 1-(2,2-디에톡시에틸)구아니딘 설페이트(1-(2,2-diethoxyethyl)guanidine sulfate), (2-구아니디노에틸머갑토)석신산((2-guanidinoethylmercapto)succinic acid), 4-구아니디노부티릭산(4-guanidinobutyric acid) 및 3-구아니디노프로피오닉산(3-guanidino propionic acid)으로 이루어진 군으로부터 선택되는 것과,
상기 구아니디노기를 포함하는 화합물은 슬러리의 총 중량에 대해 0.001 내지 1 중량%의 비율로 사용되는 것과,
상기 슬러리의 pH는 4 내지 7인 것과,
상기 연마제는 실리카(SiO2) 또는 세리아(CeO2)인 것과,
상기 연마제는 슬러리의 총 중량에 대해 1 내지 20중량%의 비율로 사용되는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 반도체소자의 STI형 소자분리막 형성방법은 (a) 반도체기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계; (b) 소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산화막 및 일정두께의 상기 반도체기판을 식각하여, 반도체기판의 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계; (c) 전체표면 상부에 필드산화막을 형성하는 단계; 및 (d) 상기 패드질화막을 연마방지막으로 하여 상기 패드질화막이 노출될 때까지 전술한 본 발명의 산화막 CMP용 슬러리를 사용하여 상기 필드산화막에 CMP 공정을 실시하는 단계를 포함한다.
상기 본 발명에 따른 반도체소자의 STI형 소자분리막 형성방법에 있어서, 상기 필드산화막은 HDP(high density plasma) 산화막, PE-TEOS(plasma enhanced-tetraethyl ortho silicate) 산화막, O3-TEOS(O3-tetraethyl ortho silicate) 산화막, APL(advanced planarization layer) 산화막, BPSG(borophospho silicate glass) 산화막, PSG(phospho silicate glass) 산화막 또는 이들의 조합인 것과,
상기 패드질화막의 두께는 800 내지 1200Å인 것을 특징으로 한다.
한편, 본 발명의 원리는 다음과 같다.
본 발명에 따른 산화막 CMP용 슬러리는 첨가제의 제타 포텐셜을 이용하여 질화막에 대한 산화막의 연마선택비를 높인 것이다.
즉, 구아니디노기를 포함하는 화합물은 pH 4 내지 7 부근에서의 제타 포텐셜 이 (-) 전하로서(pH 7에서의 제타 포텐셜은 -30mV임), 산화막과는 동일한 부호의 제타 포텐셜 값을 갖기 때문에 척력(斥力)이 작용하여 서로 결합하지 않고, 질화막과는 다른 부호의 제타 포텐셜 값을 갖기 때문에 인력(引力)이 작용하여 서로 결합한다.
이에 따라, 산화막과 연마제와의 접촉면적이 크기 때문에 연마속도가 큰 반면, 질화막과 연마제와의 접촉면적은 작기 때문에 연마속도가 작아 STI CMP후 일정한 패드질화막 두께 및 필드산화막 두께가 유지되는 것이다.
도 2는 pH에 따른 여러 가지 물질의 제타 포텐셜 변화를 나타내는 그래프로, 일례로서 pH 7 부근에서 산화막인 SiO2의 제타 포텐셜이 -30mV이고 질화막인 Si3N4 의 제타 포텐셜이 40mV이기 때문에, pH 7 부근에서 -30mV의 제타 포텐셜을 갖는 구아니디노기를 포함하는 화합물이 산화막과는 결합하지 않고 질화막과 결합함을 설명한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체소자의 STI형 소자분리막 형성방법을 도시한 공정 단면도이다.
먼저, 반도체기판(10) 상부에 패드산화막(미도시) 및 패드질화막(12)을 순차적으로 형성한다.
다음, 소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막(12), 패드산화막(미도시) 및 일정두께의 반도체기판(10)을 식각하여 반도체기판의 소자분 리영역으로 예정된 부위에 트렌치(trench)를 형성한다.
그 다음, 전체표면 상부에 필드산화막(14)을 형성한다.
그 다음, 상기 패드질화막(12)을 연마방지막으로 하여 패드질화막(12)이 노출될 때까지 필드산화막(14)에 CMP 공정을 실시하여 반도체소자의 STI형 소자분리막을 형성한다.
여기서, 필드산화막(14) CMP 공정에 사용되는 슬러리는 (i) 상기 화학식 1의 구아니디노기(16)를 포함하는 화합물 및 (ii) 연마제를 포함한다.
구아니디노기(16)를 포함하는 화합물은 구아니딘아세트산(guanidineacetic acid), 1-(2,2-디에톡시에틸)구아니딘 설페이트(1-(2,2-diethoxyethyl)guanidine sulfate), (2-구아니디노에틸머갑토)석신산((2-guanidinoethylmercapto)succinic acid), 4-구아니디노부티릭산(4-guanidinobutyric acid) 또는 3-구아니디노프로피오닉산(3-guanidinopropionic acid)이다.
상기 구아니디노기를 포함하는 화합물은 슬러리의 총 중량에 대해 0.001 내지 1중량%의 비율로 사용되는 것이 바람직하다. 상기 구아니디노기를 포함하는 화합물이 1중량% 보다 많이 사용되면 패턴 밀도가 높은 활성영역의 경우 산화막과 질화막이 밀집되어 있기 때문에 많은 구아니디노기를 포함하는 화합물이 질화막과 상호작용을 하여 질화막과 이웃한 산화막에 대한 연마속도가 오히려 떨어지게 된다. 또한, 0.001중량% 보다 적게 사용되는 경우에는 본 발명에 따른 슬러리의 특성을 확보할 수 없다.
상기 본 발명에 따른 슬러리의 pH는 4 내지 7로서, 상기 pH 범위를 유지하기 위하여 인산(H3PO4), 탄산(H2CO3) 또는 아세트산(CH3COOH)과 이들의 염으로 이루어진 완충용액(buffer solution)을 첨가할 수 있다.
한편, 상기 연마제로는 실리카(SiO2) 또는 세리아(CeO2)이 슬러리의 총 중량에 대해 1 내지 20중량%의 비율로 사용되는 것이 바람직한데, 보다 상세하게는 실리카의 경우 슬러리의 총 중량에 대해 8 내지 15중량%의 비율로 사용되고, 세리아의 경우 1 내지 5중량%의 비율로 사용되는 것이 바람직하다.
상기 CMP 공정 결과, 구아니디노기(16)를 포함하는 화합물은 pH 4 내지 7 부근에서의 제타 포텐셜이 (-) 전하로서, 필드산화막(14)과는 동일한 부호의 제타 포텐셜 값을 갖기 때문에 척력(斥力)이 작용하여 서로 결합하지 않고, 패드질화막 (12)과는 다른 부호의 제타 포텐셜 값을 갖기 때문에 인력(引力)이 작용하여 서로 결합한다.
이에 따라, 필드산화막(14)은 연마제와의 접촉면적이 크기 때문에 연마속도가 큰 반면, 패드질화막(12)은 연마제와의 접촉면적이 작기 때문에 연마속도가 작아 STI CMP후 일정한 패드질화막(12) 두께 및 필드산화막(14) 두께가 유지된다.
이상에서 설명한 바와 같이, 본 발명에서는 첨가제의 제타 포텐셜을 이용하여 질화막에 대한 산화막의 연마선택비를 높인 슬러리를 사용함으로써, STI CMP 공정후 일정한 패드질화막 두께와 필드산화막 두께를 유지할 수 있어 STI CMP 공정마진을 넓히는 한편, 일정한 필드산화막의 두께를 유지하여 소자특성을 향상시킬 수 있다.

Claims (9)

  1. (i) 하기 화학식 1의 구아니디노기(Guanidino기)를 포함하는 화합물 및 (ii) 연마제를 포함하는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
    [화학식 1]
    Figure 112002043916177-pat00002
  2. 제 1 항에 있어서,
    상기 구아니디노기를 포함하는 화합물은 구아니딘아세트산(guanidineacetic acid), 1-(2,2-디에톡시에틸)구아니딘 설페이트(1-(2,2-diethoxyethyl)guanidine sulfate), (2-구아니디노에틸머갑토)석신산((2-guanidinoethylmercapto)succinic acid), 4-구아니디노부티릭산(4-guanidinobutyric acid) 및 3-구아니디노프로피오닉산(3-guanidinopropionic acid)으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  3. 제 1 항에 있어서,
    상기 구아니디노기를 포함하는 화합물은 슬러리의 총 중량에 대해 0.001 내지 1중량%의 비율로 사용되는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  4. 제 1 항에 있어서,
    상기 슬러리의 pH는 4 내지 7인 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  5. 제 1 항에 있어서,
    상기 연마제는 실리카(SiO2) 또는 세리아(CeO2)인 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  6. 제 1 항에 있어서,
    상기 연마제는 슬러리의 총 중량에 대해 1 내지 20중량%의 비율로 사용되는 것을 특징으로 하는 산화막 CMP용 슬러리 조성물.
  7. (a) 반도체기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계;
    (b) 소자분리마스크를 이용한 사진식각공정으로 상기 패드질화막, 패드산화막 및 일정두께의 상기 반도체기판을 식각하여, 반도체기판의 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계;
    (c) 전체표면 상부에 필드산화막을 형성하는 단계; 및
    (d) 상기 패드질화막을 연마방지막으로 하여 상기 패드질화막이 노출될 때까지 제 1 항 기재의 산화막 CMP용 슬러리를 사용하여 상기 필드산화막에 CMP 공정을 실시하는 단계를 포함하는 반도체소자의 STI형 소자분리막 형성방법.
  8. 제 7 항에 있어서,
    상기 필드산화막은 HDP (high density plasma) 산화막, PE-TEOS (plasma enhanced-tetraethyl ortho silicate) 산화막, O3-TEOS (O3-tetraethyl ortho silicate) 산화막, APL (advanced planarization layer) 산화막, BPSG (borophospho silicate glass) 산화막, PSG (phospho silicate glass) 산화막 또는 이들의 조합인 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
  9. 제 7 항에 있어서,
    상기 패드질화막의 두께는 800 내지 1200Å인 것을 특징으로 하는 반도체소자의 STI형 소자분리막 형성방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5860848A (en) 1995-06-01 1999-01-19 Rodel, Inc. Polishing silicon wafers with improved polishing slurries
KR20020005150A (ko) * 2000-07-08 2002-01-17 이터널 케미칼 컴퍼니 리미티드 화학-기계적 연마제 조성물 및 연마 방법

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