KR100927508B1 - 저온에서의 고밀도 플라즈마 ｈｄｐ-ｃｖｄ에 의한 비정질 실리콘막의 증착 - Google Patents

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Abstract

본 발명은 고밀도 플라즈마 화학 기상 증착(HDP-CVD)을 이용하여 기판상에 비정질 실리콘막을 증착하는 방법과 장치를 제공한다. 본 방법은 일반적으로 기판을 프로세싱 챔버에 위치설정하는 단계, 상기 프로세싱 챔버로 불활성 가스를 유입하는 단계, 상기 프로세싱 챔버로 실리콘 소오스 가스를 유입하는 단계, 고밀도 플라즈마를 발생시키는 단계, 및 비정질 실리콘막을 증착하는 단계를 포함한다. 비정질 실리콘막은 500℃ 이하의 기판 온도에서 증착된다. 그리고 나서 비정질 실리콘막은 막성질을 개선하기 위해서 어닐링될 수 있다.

Description

저온에서의 고밀도 플라즈마 ＨＤＰ-ＣＶＤ에 의한 비정질 실리콘막의 증착{DEPOSITION OF AMORPHOUS SILICON FILMS BY HIGH DENSITY PLASMA HDP-CVD AT LOW TEMPERATURES}
본 발명은 화학 기상 증착 기술에 의한 비정질 실리콘막의 증착과 집적 회로의 제조에 관한 것이다.
반도체 소자의 기하학 형상은 소자가 몇 십년 전에 처음으로 도입되어진 이후에 크기면에서 급진적으로 감소되어 왔다. 그리고 집적 회로는 일반적으로, 하나의 칩상에 소자의 수가 2년마다 두 배로 된다 것을 의미하는 2년/ 반-크기 법칙(종종 무어의 법으로 불림)에 따라서 발전해왔다. 오늘날의 제조 계획은 0.35㎛와 심지어 0.18㎛ 피쳐 크기(feature sizes)를 가진 소자를 기본으로 생산하고 있으며, 내일의 계획은 매우 소형의 기하학 형상을 가진 소자를 곧 생산할 것이다. 피쳐 크기가 감소함에 따라, 유전체와 같은 증착 재료의 두께는 거의 일정하게 남아 있으며, 그 결과로 피쳐의 개구비, 즉 높이를 폭으로 나눈 값은 증가한다. 많은 종래 증착 프로세스는 개구비가 4 : 1을 초과하고 특히 개구비가 10 : 1을 초과하는 서브-마이크론 구조체(sub-micron structure)를 채우는데 어려움이 있다.
화학 기상 증착(CVD)은 높은 개구비의 피쳐내에 재료를 순응하도록 증착하는 가장 유망한 접근 방법으로 여겨진다. 반도체 제조에서 CVD막의 집적은 잘 알려진 방법이고 스핀-온 방법(spin-on method)과 같은 습식 프로세스와 비교해서 실시하기가 상당히 간단하다. 상업적으로 이용가능한 CVD 장비와 간단한 제조 방법을 사용할 수 있다는 것은 CVD 재료를 집적 및 경제적 관점 모두로부터 매력적으로 만든다.
CVD 기술에 의해 증착될 수 있는 한 재료는 비정질 실리콘이다. 비정질 실리콘층은 금속-실리콘 쇼트키 다이오드(Schottky diode), 트랜지스터내의 게이트 전극의 형성에 사용되고 동적 랜덤 액세스 메모리(DRAM) 집적 회로내의 캐패시터용 전극으로서 사용된다. 비정질 실리콘층은 종래의 화학 기상 증착 기술에 의해서 제한적으로 성공적으로 증착되어 왔다.
예를 들어, 한 종래 방법인, 대기압 화학 증착 기상 증착(APCVD)에서, 이 증착 프로세스는 종종 650℃ 이상 그리고 종종 1000℃ 이상에서 이루어진다. 이들 높은 프로세싱 온도는 제조 프로세스내에 사용된 재료의 열적 부담(thermal budget)을 초과할 수 있으므로, 층간 확산(inter-layer diffusion)과 재료 분해를 야기한다. 이를테면, 높은 프로세싱 온도는 약간의 반도체 소자의 제조에서의 APCVD 증착 프로세스의 사용을 제한할 수 있다. APCVD 프로세스의 높은 증착 온도의 추가의 문제점은 비정질 실리콘과 같은, 기판 표면상에 증착된 재료가 가변 크기와 방위의 그레인 또는 결정을 형성할 수 있어 가변 균일성을 가지며 바람직한 것 이하의 막 성질을 갖는 막을 가져온다. 가변 크기와 방위설정된 그레인 및 결 정을 가진 막의 증착후 어닐링 프로세스는 통상적으로 결정 균일성을 개선하지 못하거나 막 성질을 개선하지 못한다.
저압 화학 기상 증착(LPCVD)과 같은 다른 기술은 APCVD보다 낮은 프로세싱 온도, 즉 약 650℃ 보다 낮은 증착 온도에서 비정질 실리콘막을 증착하는데 사용될 수 있다. 그러나, LPCVD 방법은 종종 높은 막 저항과 비균일성과 같은 바람직하지 못한 막 성질을 가진 비균일 비정질 실리콘막을 생성하며, 이는 서브-마이크론 컨덕터 다이오드의 형성에서와 같은, 약간의 반도체 제조 적용분야내에서의 막의 사용을 제한한다. 이와 달리, LPCVD 증착된 막에 대한 어닐링 프로세스는 통상적으로 이들 막에 대한 막의 특성을 개선하는데 성공적이지 못하다. 게다가, 상기 프로세스의 증착 온도는 반도체 장치를 제조하는데 이용되는 재료의 열 부담을 한층더 초과할 수 있으며, 몇몇의 제조 공정에서 이용하는 것으로부터 LPCVD 방법의 이용을 제한한다.
미국 특허 제 5,604,152 호에 기술된 바와 같은, 비정질 실리콘막을 증착하는데 사용될 수 있는 다른 LPCVD 프로세스는 증착 챔버로 들어가기 전에 부착된 수용클레이브에서 선구체 가스를 부분적으로 분리해야만 한다. 이런 사전 증착 분리(disassociation)는 증착 프로세스에 바람직하지 않은 기계적 및 절차상 복잡성을 추가하며 여전히 막을 고온(즉, 500℃ 이상)에서 증착해야만 한다. 특히, LPVCD 프로세스는 통상적으로 다른 비정질 실리콘 증착 프로세스에 비해서 상당히 낮은 증착 속도로 실리콘 선구체의 열적 분해(thermal decomposition)에 의해서 수행된다. 낮은 증착 속도는 프로세싱 시간을 증가시키고, 프로세싱 비용을 증가시 키고 기판 생산율을 저하시킨다.
그러므로, 감소된 프로세싱 온도에서 고품질 비정질 실리콘 층을 증착하는 프로세스가 필요하다.
본 발명의 양태는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 기술을 이용해서 기판상에 비정질 실리콘막을 증착하기 위한 것이다. 본 발명의 한 양태에서, 기판상에 비정질 실리콘막을 형성하는 것으로, 지지부재상의 상기 기판을 바이어스 전원에 연결된 프로세싱 챔버에 위치설정하는 단계, 상기 프로세싱 챔버로 불활성 가스를 유입하는 단계, 상기 프로세싱 챔버로 실리콘 소오스 가스를 유입하는 단계, 및 고밀도 플라즈마를 발생하기에 충분하게 상기 프로세싱 챔버로 전원을 전달하는 단계를 포함한다. 그리고 나서, 증착된 비정질 실리콘막은 막성질을 강화하기 위해서 어닐링될 수 있다.
본 발명의 다른 양태에서, 기판상에 비정질 실리콘막을 형성하는 것으로, 상기 기판을 고밀도 플라즈마 화학 기상 증착 챔버에 위치설정하는 단계, 상기 고밀도 플라즈마 화학 기상 증착 챔버로 불활성 가스를 유입하는 단계, 상기 고밀도 플라즈마 화학 기상 증착 챔버로 실리콘 소오스 가스를 유입하는 단계, 상기 프로세싱 챔버에 인접하게 배치된 제 1 및 제 2 코일의 각각에 500 와트 내지 5000 와트 범위의 RF 전력을 가함으로써 프로세싱 가스의 고밀도 플라즈마를 발생시키는 단계, 지지부재에 바이어스 전력을 적용하는 단계, 및 상기 기판을 500℃ 이하의 기판 온도에서 유지하면서 비정질 실리콘막을 증착하는 단계를 포함한다.
상술한 본 발명의 양태는 첨부도면내에 도시되어 있는 실시예들을 참고로 하여 보다 더 상세히 이해될 수 있을 것이다.
그러나, 첨부 도면은 본 발명의 단지 통상적인 실시예를 도시한 것이며 본 발명에 대한 범위를 제한하고자 하는 것이 아니고 다른 동일한 효과의 실시예들도 허용할 수 있다.
본 발명은 지금 미국 캘리포니아 산타클라라에 위치한 어플라이드 머티어리얼즈, 아이엔씨(Applied Materials, Inc.)로부터 이용가능한 등록상표 울티마(ULTIMATM) HDP-CVD 챔버와 같은, 고밀도 플라즈마 화학 기상 증착 챔버와 관련하여 아래에 기술하겠다.
고밀도 플라즈마(HDP) 화학 기상 증착(CVD) 프로세스는 막 증착을 강화하기 위해서 반응 화학 가스를 높은 반응성의 이온 종으로 분리시키도록 유도 결합 플라즈마로부터의 물리적 이온 발생을 사용한다. 배출된 이온 족의 높은 반응성은 화학 반응이 일어나기에 필요한 에너지를 감소하고, 그러므로 종래의 화학 기상 증착 프로세스에 필요한 것보다 낮은 온도에서 막 증착을 허용한다. 고밀도 플라즈마는 약 1 ×1011이온/cm3 이상을 가진 플라즈마를 특징으로 한다.
도 1a는 본 발명의 실시예에 따라서 막을 증착하는데 유용한 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 시스템(10)의 일 실시예를 도시한다. 이 HDP-CVD시스템(10)은 챔버(13), 진공 시스템(70), 소오스 전원(80A), 바이어스 전원(80B), 가 스 전달 시스템(33), 및 원격 플라즈마 클리닝 시스템(50)을 포함한다.
챔버(13)의 상부는 바디 부재(22)상에 장착된 돔(14)을 포함한다. 돔은 통상적으로 알루미나 또는 알루미늄 질화물과 같은 유전체 재료로 만들어진다. 돔(14)은 플라즈마 프로세싱 영역(16)의 상부 경계부를 형성한다. 플라즈마 프로세싱 영역(16)은 기판지지 부재(18)상에 위치설정된 기판(17)의 상부면에 의해 형성된 하부 경계부를 가진다. 가열판(23) 및 냉각판(24)은 열적으로 돔(14)과 결합된다. 가열판(23) 및 냉각판(24)은 50℃ 내지 200℃의 범위에서 돔 온도를 ±10℃ 이내로 제어할 수 있게 허용하여, 돔의 내부면상의 프로세싱 가스의 불필요한 증착을 방지한다.
챔버(13)의 하부는 챔버를 진공 시스템(70)에 연결하는 바디 부재(22)를 포함한다. 진공 시스템(70)은 스로틀 밸브(26)를 통해서 바디 부재(22)에 연결되어 있다. 기판지지 부재(18)의 베이스 부분(21)이 바디 부재(22) 상에 장착되고, 바디 부재(22)와 함께 연속적인 내부면을 형성한다. 기판은 기판 지지부재(18)가 도 1a에 도면부호 56으로 표시한 하부 로딩 위치에 있을 때 챔버(13) 내외측으로 이송된다. 기판 지지부재(18)의 기판 수용 부분(19) 상에 위치하면, 기판(17)과 기판 지지부재(18)는 그 다음에 도 1a에 영역 (57)로 정의한 상부 프로세싱 위치로 이동될 수 있다. 기판 수용 부분(19)은 프로세싱 동안 기판지지 부재(18)에 기판을 고정시키는 정전 척(20)을 포함한다.
소오스 전원(80A)은 돔(14)에 장착된 상부 코일(29) 및 측면 코일(30)을 포함한다. 대칭 접지 차폐물(도시되지 않음)은 상부 코일(29)과 측면 코일(30) 사이 의 전기적 결합을 감소시키도록 상부 코일(29)과 측면 코일(30)사이에 배치되어 있다. 상부 코일(29)은 상부 소오스 RF(SRF) 발생기(31A)에 의해 전력이 공급되는데 반해, 측면 코일(30)은 측면 SRF 발생기(31B)에 의해 전력이 공급되어, 각 코일의 독립적인 전력 레벨 및 동작 주파수를 허용한다. 이런 이중 코일 시스템은 챔버(13)의 방사상 이온 밀도의 제어를 허용하고, 이에 의해 플라즈마 균일성을 향상시킨다. 한 실시예에서, 상부 소오스 RF 발생기(31A)는 공칭적으로 2 MHz에서 5,000 와트 까지의 RF 전력을 제공하고 측면 소오스 RF 발생기(31B)는 공칭적으로 약 2 MHz, 에서 5,000 와트 까지의 RF 전력을 제공한다. 상부 및 측면 RF 발생기의 동작 주파수는 플라즈마-발생 효율을 향상시키기 위하여, 공칭 동작 주파수에서 오프셋 될 수 있다.
매칭 네트워크(32A, 32B)는 각각 코일(29, 30)과 발생기(31A, 31B)의 출력 임피던스를 매칭한다. RF 제어 회로는 매칭 네트워크 내의 캐패시터 값을 바꿈으로써 두 개의 매칭 네트워크를 튜닝(tune)하여 부하가 바뀔 때 발생기를 부하와 매칭시킬 수 있다. RF 제어 회로는 부하에서 발생기로 다시 반사된 전력이 특정 제한치를 초과할 때 매칭 네트워크를 튜닝할 수 있다. 코매칭(comatch)을 제공하고 RF 제어 회로가 매칭 네트워크의 튜닝을 효과적으로 억제하는 한 방법은 반사된 전력의 예상치 이상으로 반사된 전력 제한치를 설정하는 것이다. 이것은 가장 최근의 조건에서 매칭 네트워크를 일정하게 유지함으로써 일부 조건에서 플라즈마를 안정화시키는데 도움이 될 수 있다.
바이어스 전원(80B)은 바이어스 RF(BRF) 발생기(31C) 및 바이어스 매칭 네트 워크(32C)를 포함한다. 바이어스 전원(80B)은 기판(17)을 증착 프로세스 동안 상보 전극으로 동작하는 기판(19)에 결합된 기판 지지부재(18)와 기판(17)을 전기 용량적으로 하전시킨다. 바이어스 전원(80B)은 소오스 전원(80A)에 의해 발생된 플라즈마 종을 기판의 표면으로 운송하는 것을 강화시키는 역할을 한다. 한 실시예에서, 바이어스 RF 발생기는 13.56 MHz에서 5,000 와트 이하의 RF 전력을 제공한다.
가스 전달 시스템(33)은 몇몇 소오스로부터의 가스를 가스 전달 라인(38)(일부만 도시됨)을 통해서 기판을 프로세싱하기 위해 챔버에 제공한다. 가스는 가스 링(37) 및 상부 노즐(45)을 통해서 챔버(13)에 유입된다. 도 1b는 가스 링(37)의 부가적인 세부 사항을 도시한 챔버(13)의 단순 부분 횡단면도이다. 한 실시예에서, 제 1 및 제 2 가스 소오스(34A, 34D), 그리고 제 1 및 제 2 가스 흐름 제어기(35A', 35D')는 가스 전달 라인(38)(일부만 도시됨)을 통해서 가스 링(37)의 링 플리넘(36)에 가스를 공급한다. 가스 링(37)은 프로세싱 동안 기판에 가스의 균일한 흐름을 공급하는 다수의 제 1 소오스 가스 노즐(39)(설명을 목적으로 일부만 도시됨)을 가진다. 가스 노즐(39)은 양호하게 가스 링(37)의 내부면을 따라서 균일하게 분포되어 있다.
가스 링(37)은 또한 바디 플리넘(41)으로부터 가스를 받는 복수의 제 2 가스 노즐(40)(그 중 하나만 도시됨)을 포함한다. 한 실시예에서, 제 3 및 제 4 가스 소오스(34B, 34C), 그리고 제 3 및 제 4 가스 흐름 제어기(35B', 35C)는 가스 전달 라인(38)을 통해서 바디 플리넘(41)에 가스를 제공한다. 한 실시예에서, 다수의 제 2 가스 노즐(40)은 다수의 제 1가스 노즐(39)과 공동 평면이고 양호하게는 이보다 보다 짧다. 몇몇의 실시예에서, 가스들을 챔버(13)에 주입하기 전에 소오스 가스와 산화제 가스를 혼합하지 않는 것이 바람직하다. 다른 실시예에서, 소오스 가스는 가스들을 챔버(13)에 주입하기 전에 혼합될 수 있다.
노즐 길이와 노즐 각도는 개별 챔버내의 특정 프로세스에 효율적인 균일한 프로화일 및 가스 이용성을 맞게 하기 위해서 변경될 수 있다. 한 실시예에서, 가스 링(37)은 가스 링(37)의 내주변 둘레에 균일하게 위치설정된 12개의 소오스 가스 노즐(바람직하게는 변경 배열로 6개의 노즐(39)과 6개의 노즐(40))을 제공한다.
도 1a를 다시 참조하여, 챔버(13)는 또한 상부 노즐(45) 및 상부 배기부(vent)(46)를 가진다. 상부 노즐(45) 및 상부 배기부(46)는 가스의 상부 및 측면 흐름을 독립적으로 제어할 수 있게 한다. 상부 배기부(46)는 상부 노즐(45) 주변의 환형 개구부이다. 한 실시예에서, 제 1 가스 소오스(34A)는 제 1가스를 소오스 가스 노즐(39) 및 상부 노즐(45)에 공급한다. 소오스 노즐 질량 흐름 제어기(MFC)(35A')는 소오스 가스 노즐(39)에 전달된 제 1가스 양을 제어하고 상부 노즐 MFC(35A)은 상부 가스 노즐(45)에 전달된 제 1가스 양을 제어한다. 유사하게, 두개의 MFC(35B, 35B')는 소오스(34B)와 같은 단일 소오스 산소로부터 상부 배기부(46) 및 산화제 가스 노즐(40) 양자로 산소의 흐름을 제어하기 위하여 사용될 수 있다. 상부 가스 노즐(45) 및 상부 배기부(46)에 공급된 가스가 가스를 챔버(13)에 흐르기 전에 분리시켜 유지되거나, 챔버(13)에 흐르기 전에 혼합될 수 있다. 동일 가스의 분리된 개별 소오스는 챔버의 여러 부분에 공급하기 위하여 사용된다.
시스템 제어기(60)는 시스템(10)의 동작을 제어한다. 한 실시예에서, 제어기(60)는 하드 디스크 드라이브, 플로피 디스크 드라이브(도시되지 않음), 및 카드 랙 (도시되지 않음)과 같은 메모리(62)를 포함한다. 카드 랙은 단일 보드 컴퓨터(SBC)(도시되지 않음), 아날로그 및 디지탈 입력/출력 보드(도시되지 않음), 인터페이스 보드(도시되지 않음), 및 스텝퍼 모터 제어기 보드(도시되지 않음)를 포함할 수 있다. 상기 시스템 제어기는 보드, 카드 케이지, 및 접속기 크기 및 형태를 한정하는 버사 모듈러 유럽피언(Versa Modular European)(VME) 표준에 적합하다. VME 표준은 또한 16 비트 데이타 버스 및 24 비트 어드레스 버스를 가지는 버스 구조를 정의한다.
시스템 제어기(60)는 하드 디스크 드라이브상에 저장된 컴퓨터 프로그램 또는 플로피 디스크상에 저장된 프로그램 같은 다른 컴퓨터 프로그램의 제어하에 동작한다. 컴퓨터 프로그램은 예를 들어 타이밍, 가스 혼합물, RF 전력 레벨 및 다른 특정 프로세스의 매개변수를 지시한다. 시스템 제어기(60)는 메모리(60)에 결합된 프로세서(61)를 가진다. 한 실시예에서 메모리(62)는 하드 디스크 드라이브일 수 있지만, 물론 메모리(62)는 ROM, PROM 등과 같은 다른 종류의 메모리일 수 있다.
시스템 제어기(60)는 컴퓨터 프로그램의 제어하에 동작한다. 컴퓨터 프로그램은 타이밍, 온도, 가스 흐름, RF 전력 레벨 및 다른 특정 프로세스 매개변수를 나타낸다. 사용자와 시스템 제어기 사이의 인터페이스는 도 1c에 도시된 바와 같이 CRT 모니터(65) 및 라이트 펜(66)을 통해 있다. 한 실시예에서, 두 개의 모니 터(65, 65A)가 사용되는데, 하나는 작동자를 위해서 클린 룸 벽내에 설치되고 다른 하나는 서비스 기술자를 위해서 벽 뒤에 설치되어 있다. 양쪽 모니터는 동시에 동일 정보를 디스플레이 하지만, 단지 하나의 라이트 펜(예를 들어, 66)만 이용가능하다. 특정 스크린 또는 기능을 선택하기 위하여, 조작자는 디스플레이 스크린 영역과 접촉하고 펜상의 버튼(도시되지 않음)을 누른다. 접촉된 영역이 예를 들어, 색을 변화하거나 새로운 메뉴를 디스플레이 함으로써 라이트 펜에 의해 선택된 사실을 확인한다.
컴퓨터 프로그램 코드는 68000 어셈블리 언어, C, C++, 또는 파스칼(pascal)과 같은 어떠한 통상적인 컴퓨터 판독가능 프로그래밍 언어로도 기입될 수 있다. 적당한 프로그램 코드는 통상적인 텍스트 에디터를 사용하여 단일 파일 또는 다중 파일에 입력되고, 컴퓨터의 메모리 시스템 같은 컴퓨터 이용가능한 매체에 저장되거나 사용된다. 만약 입력된 코드 텍스트가 고레벨 언어이면, 코드는 컴파일링되고, 결과 컴파일러 코드는 미리 컴파일링된 윈도우 라이브러리 루틴의 대상물 코드와 연결된다. 링크된 컴파일 대상물 코드를 실행하기 위하여, 시스템 사용자는 컴퓨터 시스템이 메모리의 코드를 로드하도록 대상물 코드를 호출하고, 이로부터 CPU는 프로그램에서 확인된 임무를 수행하기 위하여 코드를 판독하고 실행한다.
도 1d는 컴퓨터 프로그램(300)의 계측정 제어 구조(hierarchical control structure)의 블록 선도이다. 사용자는 라이트 펜 인터페이스를 사용함으로써 CRT 모니터상에 디스플레이된 메뉴 또는 스크린에 응답하여, 프로세스 설정 번호 및 프로세스 챔버 번호를 프로세스 선택기 서브루틴(310)에 입력한다. 프로세스 설정은 특정 프로세스를 수행하기 위하여 필요한 프로세스 매개변수의 미리결정된 설정이고 미리정의된 설정 번호에 의해 확인된다. 프로세스 선택기 서브루틴(310)은 (ⅰ) 다중챔버 시스템의 바람직한 프로세스 챔버, 및 (ⅱ) 바람직한 프로세스를 수행하기 위하여 프로세스 챔버를 동작시키기에 필요한 프로세스 매개변수의 바람직한 설정을 확인한다. 특정 프로세스를 수행하기 위한 프로세스 매개변수는 프로세스 가스 조성과 유량, 기판 온도, 압력, RF 전력 레벨과 같은 플라즈마 조건 및 챔버 돔 온도 같은 프로세스 조건들에 관한 것이며 사용법의 형태로 사용자에게 제공된다. 사용법에 의해 특정된 매개변수는 라이트 펜/CRT모니터 인터페이스를 사용하여 입력된다.
프로세스를 모니터링하기 위한 신호는 시스템 제어기의 아날로그 입력 및 디지털 입력 보드에 의해 제공되며, 프로세스를 제어하기 위한 신호는 시스템 제어기(60)의 아날로그 출력 및 디지털 출력 보드 상에 출력된다.
프로세스 시퀀서 서브루틴(320)은 프로세스 선택기 서브루틴(310)으로부터 확인된 프로세스 챔버와 프로세스 매개변수의 설정을 수용하고 다양한 프로세스 챔버의 작동을 제어하기 위한 프로그램 코드를 포함한다. 다중 사용자는 프로세스 설정 번호와 프로세스 챔버 번호를 입력할 수 있거나 또는 단일 사용자는 다중 프로세스 번호와 프로세스 챔버 번호를 입력할 수 있어서, 시퀀서 서브루틴(320)은 바람직한 시퀀스에서 선택된 프로세스를 계획하도록 작동한다.
한 실시예에서, 시퀀서 서브루틴(320)은 수행될 프로세스 챔버 및 프로세스 타입의 유용성에 기초해서, (ⅰ) 챔버가 사용중인 지를 결정하기 위해 프로세스 챔 버의 작동을 모니터링하는 단계, (ⅱ) 사용되는 챔버에서 어떤 프로세스가 행해지는 지를 결정하는 단계, 및 (ⅲ) 바람직한 프로세스를 실행하는 단계를 수행하기 위한 프로그램 코드를 포함한다. 프로세싱 챔버를 모니터링하는 통상적인 방법은 한 예로서 폴링(polling)을 사용할 수 있다.
어느 프로세스가 실행될 것인지를 계획할 때, 시퀀서 서브루틴(320)은 선택된 프로세스에 대한 바람직한 프로세스 조건과 비교되어 사용되는 프로세스 챔버의 현재 조건을 고려해서 설계될 수 있으며, 또는 각 특정 사용자의 "에이지(age)" 또는 다른 관련 요소가 입력될 수 있으며, 시스템 프로그래머는 예정 우선 순위를 결정하기 위한 단계를 여기에 포함하는 것을 바란다.
시퀀서 서브루틴(320)이 어느 챔버와 프로세스 설정 조합이 다음에 실행될 지를 결정한 후에, 시퀀서 서브루틴(320)은 챔버 관리 서브루틴(330A-C)으로 특정 프로세스 설정 매개변수를 통과시킴으로써 프로세스 설정의 실행을 일으키며, 챔버 관리 서브루틴은 시퀀서 서브루틴(320)에 의해 결정된 프로세스 설정에 따라 챔버(13) 및 가능한 다른 챔버(도시하지 않음)에서 다중 프로세싱 업무를 제어한다.
챔버 구성 서브루틴의 예들은 기판 위치설정 서브루틴(340), 프로세스 가스 제어 서브루틴(350), 압력 제어 서브루틴(360) 및 플라즈마 제어 서브루틴(370)이다. 이 기술 분야에서의 당업자는 다른 챔버 제어 서브루틴이 챔버(13)내에서 어떤 프로세스가 수행되어야 바람직한 가에 따라서 포함될 수 있음을 이해할 것이다. 작동시, 챔버 관리 서브루틴(330A)은 선택적으로 실행되어지는 특정 프로세스에 따라서 프로세스 구성 서브루틴을 계획하거나 또는 호출한다.
챔버 관리 서브루틴(330A)의한 계획은 실행하게 되는 프로세스 챔버와 프로세스 설정을 계획하는 시퀀서 서브루틴(320)에 의해 사용된 것과 유사한 방법으로 이루어진다. 통상적으로, 챔버 관리 서브루틴(330A)은 다양한 챔버 요소를 모니터링하는 단계, 실행될 프로세스 설정에 대한 프로세스 매개변수에 기초하여 어떤 요소가 작동될 필요가 있는 지를 결정하는 단계, 및 상기 모니터링과 결정 단계에 응답하는 챔버 구성 서브루틴의 실행을 일으키는 단계를 포함한다.
특정 챔버 요소 서브루틴의 작동은 도 1d를 참조하여 설명될 것이다. 기판 위치설정 서브루틴(340)은 기판 지지부재(18) 상으로 기판을 로딩하는데 사용되는 챔버 요소를 제어하기 위한 프로그램 코드를 포함한다. 기판 위치설정 서브루틴(340)은 다른 프로세싱이 완결된 후 예를 들어 다중 챔버 시스템에서의 PECVD 반응기 또는 다른 반응기로부터 챔버(13)로 기판의 운송하는 것을 제어할 수도 있다.
프로세스 가스 제어 서브루틴(350)은 프로세스 가스 조성 및 유량을 제어하기 위한 프로그램 코드를 가진다. 서브루틴(350)은 바람직한 가스 유량을 얻기 위해 안전한 셧-오프 밸브의 개/폐 위치를 제어하며 질량 흐름 제어기를 램핑 업/램핑 다운한다. 프로세스 가스 제어 서브루틴(350)을 포함한 모든 챔버 요소 서브루틴은 챔버 관리 서브루틴(330A)에 의해 호출된다. 서브루틴(350)은 바람직한 가스 유량과 관련한 챔버 관리 서브루틴(330A)으로부터 프로세스 매개변수를 수신한다.
통상적으로, 프로세스 가스 제어 서브루틴(350)은 가스 공급 라인을 개방하는 단계, 반복적으로 (ⅰ) 필요한 질량 흐름 제어기를 판독하는 단계, (ⅱ) 상기 판독 결과를 챔버 관리 서브루틴(330A)으로부터 수신된 바람직한 유량과 비교하는 단계, 및 (ⅲ) 필요한 대로 가스 공급 라인의 유량을 조정하는 단계에 의해서 작동한다. 더욱이, 프로세스 가스 제어 서브루틴(350)은 불안정한 유량에 대해서 가스 유량을 모니터링하기 위한 단계, 및 불안전한 조건이 검출되었을 때 안전한 셧-오프 밸브를 활성화시키기 위한 단계를 포함할 수 있다.
몇몇의 프로세스에서, 아르곤 같은 불활성 가스는 활성 프로세스 가스가 챔버로 유입되기 전에 챔버내의 압력을 안정시키기 위해 챔버(13)로 흘려보낸다. 이러한 프로세스를 위해, 프로세스 가스 제어 서브루틴(350)은 상술한 단계들 전에 챔버내의 압력을 안정화시키기 위해 필요한 시간 동안 불활성 가스를 챔버(13) 내로 흐르게 하는 단계를 포함한다. 그리고 나서 상술한 단계들이 실행될 수도 있다.
더욱이, 프로세스 가스 제어 서브루틴(350)은 주어진 프로세스 가스 유량에 대한 필요한 값을 포함하는 저장된 테이블을 엑세싱함으로써 바람직한 프로세스 가스 유량에 대한 필요한 운송 가스 유량을 얻기 위한 단계를 포함한다. 일단 필요한 값이 얻어지면, 운송 가스 유량은 모니터링되며, 필요한 값과 비교되어 그에 따라서 조정된다.
프로세스 가스 제어 서브루틴(350)은 또한 독립 헬륨 제어(IHC) 서브루틴(도시되지 않음)과 함께 웨이퍼 척(chuck)에서 내부 및 외부 통로를 통해 헬륨(He)과 같은, 열 전달 가스의 흐름을 제어할 수도 있다. 가스 흐름은 열적으로 기판을 척에 결합시킨다. 통상적인 프로세스에서, 웨이퍼는 층을 형성하는 화학 반응물과 플라즈마에 의해 가열되며, 헬륨은 척을 통해 기판을 냉각시키며, 수냉식도 가능하 다. 이는 기판 상에 미리 존재하는 피쳐를 손상시킬 수 있는 온도 이하로 기판을 유지시킨다.
압력 제어 서브루틴(360)은 챔버의 배출 부분에서 스로틀 밸브의 개구의 크기를 조절함으로써 챔버(13)내의 압력을 제어하기 위한 프로그램 코드를 포함한다. 스로틀 밸브로 챔버를 제어하는데는 적어도 두 가지 방법이 있다. 제 1 방법은 다른 것들 중에서도, 종합 프로세스 가스 흐름, 프로세스 챔버의 크기 및 펌핑 용량에 관련되면 챔버 압력을 특성화하는 것에 있다. 제 1 방법은 스로틀 밸브(26)를 고정 위치에 셋팅한다. 고정 위치로 스로틀 밸브(26)를 셋팅하면 결국 안정 상태의 압력을 초래한다.
이와 달리, 챔버 압력은 예를 들어 마노미터(manometer)로 측정될 수도 있으며, 스로틀 밸브(26)의 위치는 제어 위치가 배기 용량 및 가스 흐름에 의해 설정된 경계부들 내에 있다고 가정하면, 압력 제어 서브루틴(360)에 따라 조절될 수도 있다. 전자의 방법은 후자의 방법과 관련한 측정, 비교 및 계산이 호출되지 않으므로 더 신속한 챔버 압력 변화를 초래할 수도 있다. 전자의 방법은 챔버 압력의 정확한 제어가 요구되지 않는 경우에 바람직한 반면, 후자의 방법은 막 층의 증착 동안과 같은, 정확하고, 반복적이며 안정된 압력이 요구되는 경우에 바람직하다.
압력 제어 서브루틴(360)이 호출되면, 바람직한, 또는 타겟의 압력 레벨은 챔버 관리 서브루틴(330A)으로부터의 매개변수로서 수용된다. 압력 제어 서브루틴(360)은 챔버에 연결된 1개 이상의 종래의 마노미터를 판독함으로써 챔버(13)내의 압력을 측정하고; 타겟 압력과 측정된 값(들)을 비교하며; 타겟 압력에 해당하 는 저장된 압력 테이블로부터 비례, 적분, 및 미분(PID) 값을 얻고, 압력 테이블로부터 얻은 PID 값들에 따라 스로틀 밸브(26)를 조절한다. 이와 달리, 압력 제어 서브루틴(360)은 바람직한 압력 또는 압력 범위로 챔버(13)내의 압력을 조절하도록 특정 개구 크기로 스로틀 밸브(26)를 개방 또는 폐쇄시킬 수 있다.
플라즈마 제어 서브루틴(370)은 RF 발생기(31A, 31B)의 주파수와 출력 전력 세팅을 제어하고 매칭 네트워크(32A, 32B)를 튜닝하기 위한 프로그램 코드를 포함한다. 플라즈마 제어 서브루틴(370)은 상술된 챔버 요소 서브루틴과 마찬가지로, 챔버 관리 서브루틴(330A)에 의해 호출된다.
상술한 HDP-CVD 시스템이 여기서 기술한 본 발명을 수행하는데 사용된 한 시스템이지만, 본 발명의 방법을 달성하는데 양호하다면, 다른 시스템도 사용될 수 있고, 또는 변경하여 사용할 수 있다.
증착 프로세스
본 발명의 양태들은 상술한 프로세싱 시스템을 이용하여 비정질 실리콘막을 증착하기 위한 프로세스 시퀀스를 참고로 설명하겠다. 비정질 실리콘막의 증착의 한 실시예에서, 기판을 프로세싱 챔버로 유입하여 바이어스 전원에 연결된 지지부재상에 위치설정한다. 실리콘 소오스 가스를 상기 프로세싱 챔버로 유입한다. 플라즈마를 발생하기에 충분하게 상기 프로세싱 챔버로 소오스 전력을 전달함으로써 플라즈마를 형성한다. 바이어스 전력을 프로세스 동안 지지부재에 가한다. 그 다음에 비정질 실리콘 층을 기판 표면상에 증착한다. 일반적으로, 비정질 실리콘 재료를 500℃ 이하로 기판 온도를 유지하면서 증착한다. 그 다음에 증착된 비정 질 실리콘막을 막 성질을 강화하기 위해서 어닐링할 수 있다.
헬륨, 아르곤, 크세논, 크립톤과 같은 불활성 가스와 이들의 조합물을 프로세싱 챔버로 유입한다. 헬륨과 아르곤은 비정질 실리콘막을 증착하는데 사용하기에 양호한 불활성 가스이다. 불활성 가스를 200mm 기판에 대해서, 한 세트의 가스 노즐(40)(도 1a에 도시한 바와 같음)을 통해서 0 sccm 내지 200 sccm 범위의 유량으로 챔버로 유입한다. 양호하게, 불활성 가스를 200mm 기판에 대해서, 약 50 sccm 내지 약 150 sccm 범위의 유량으로 챔버로 유입한다.
실란(SiH4) 또는 디실란(Si2H4)과 같은, 실리콘 소오스 가스를 한 세트의 가스 노즐(39)(도 1a에 도시한 바와 같음)을 통해서 20 sccm 내지 100 sccm 범위의 유량으로 챔버로 유입하여 플라즈마 존재내에서 비정질 실리콘막을 증착한다. 이와 달리 실리콘 소오스 가스를 50 sccm 내지 80 sccm 범위의 유량으로 챔버로 유입하여 비정질 실리콘막을 증착한다. 실리콘 가스의 유량은 프로세싱 챔버의 크기에 좌우되어, 예를 들어 300mm 기판 프로세싱 챔버내에서 막을 증착하기 위해서 약 200 sccm까지 변할 수 있다. 또한 실리콘 소오스 가스는 또한 비정질 실리콘막을 증착하도록, 탄소 및 질소 단독물 또는 실란과의 조합물과 같은 오염물이 없거나 거의 없이 실리콘막을 증착할 수 있는 실란 유도 가스를 포함할 수 있다.
비록 실리콘 소오스 가스와 캐리어 가스가 개별 가스 노즐을 통해서 챔버로 유입될지라도, 본 발명은 또한 이들을 챔버로 유입하기 전에 실리콘 소오스 가스와 캐리어 가스를 조합 또는 미리혼합하거나, 또는 이들 가스들을 동시에 또는 다른 시간에 유입하는 단계를 생각할 수 있다. 예를 들어, 불활성 가스를 프로세싱 챔버내로 유입해서, 플라즈마를 챔버내에 형성하고, 그리고 나서 실리콘 가스를 프로세싱 챔버로 유입하여 비정질 실리콘막을 증착할 수 있다. 추가로, 비정질 실리콘 재료를 상술한 방법 매개변수 하에서 불활성 가스의 사용 없이 증착할 수 있다.
일반적으로, 프로세싱 챔버는 증착 프로세스 동안 1 밀리토르 내지 50 밀리토르 범위의 챔버 압력에서 유지된다. 약 2 밀리토르 내지 약 20 밀리토르 범위의 챔버 압력이 양호하게 사용된다. 약 3 밀리토르 내지 약 7 밀리토르 범위의 챔버 압력은 비정질 실리콘막을 증착할 때 사용될 수 있다.
소오스 RF 전력을 프로세싱 챔버내에 배치된 코일(29, 30) 각각에 5000 와트(W) 이하의 전력 레벨 또는 전체에 10000 와트 이하의 전체 전력 레벨로 공급하여, 프로세싱 챔버내에 플라즈마를 발생시킨다. 소오스 RF 전력을 200mm 기판에 대해서, 각 코일에 500 와트 내지 5000 와트 범위의 전력 레벨로 공급하여 프로세싱 챔버내에 플라즈마를 유지한다. 적합하게, 5000 와트 내지 8500 와트 범위의 전체 전력 레벨, 특히 600 와트 내지 8000 와트 범위의 전력 레벨을 비정질 실리콘막을 증착할 때 사용할 수 있다.
가변 전력을 작동자의 요구조건에 따라서 코일(29, 30)에 적용할 수 있다. 플라즈마를 발생하여 막을 증착하기 위해서, 예를 들어, 400 와트 내지 5000 와트 범위의 전력 레벨을 코일(29)에 공급하고 2000 와트 내지 3000 와트 범위의 전력 레벨, 예를 들어, 2600 와트를 코일(30)에 공급할 수 있다.
더욱이, 네가티브 바이어스를 기판 표면 또는 지지부재에 공급하여 플라즈마 내에 생성된 양 전하 플라즈마 이온을 기판 표면의 방향적 바이어싱에 의해서 상기 표면에 수직에 가까운 각도로, 또는 표면에 양호한 각도로 기판 표면에 끌어당길 수 있다. 5000 와트 미만의 바어어스 전력을 증착 프로세스 동안 지지부재에 공급할 수 있다. 0 와트 내지 1000 와트 범위의 바이어스 전력은 비정질 실리콘막을 증착하는데 양호하게 사용된다. 소오스 RF 전력과 공급된 바이어스 전력을 처리되어질 기판의 크기와 사용된 챔버의 형태에 따라서 조정할 수 있다.
비정질 실리콘막을 250℃ 내지 500℃ 범위와 같은 500℃ 이하의 온도에서 유지된 기판상에 증착할 수 있다. 이와 달리, 기판 온도는 비정질 실리콘막을 증착하도록 300℃ 내지 400℃ 범위에서 유지된다. 기판 온도는 정전 척내로 채널내의 불활성 가스를 흘려보내어서 기판의 후측면을 냉각함으로써 유지될 수 있다. 상술한 프로세스는 3000Å 내지 6000Å 범위의 속도로 비정질 실리콘을 증착할 수 있다.
비정질 실리콘막의 증착 다음에, 기판을 막 성질을 개선하기 위해서 어닐링할 수 있다. 기판을 실리콘 증착 프로세싱 챔버내에서 인시츄 어닐링을 할 수 있으며 또는 어닐링을 위해 별도의 프로세싱 챔버로 전달할 수 있다. 기판의 어닐링의 한 예에서, 노내의 기판을 500℃ 내지 1000℃ 범위의 온도로 30분 내지약 18시간 범위의의 시간 동안 가열하는 것이다. 약 1000℃의 온도, 30분 내지 약 한 시간 동안, 약 대기압, 즉 약 760 토르의 불활성 가스 환경내에서의 기판의 어닐링이 막 성질을 개선하는데 양호하게 사용된다.
한 실시예에서, 비정질 실리콘막을 0 sccm 내지 100 sccm 범위의 유량 으로 아르곤 가스를 챔버로 유입하는 단계, 1 밀리토르 내지 50 밀리토르 범위의 압력에서 프로세싱 챔버를 유지하는 단계, 500 와트 내지 5000 와트 범위의 소오스 RF 전력을 코일에 그리고 0 와트 내지 1000 와트 범위의 바이어스 전력을 기판 지지체에 공급하는 단계, 기판을 약 300℃ 내지 400℃ 범위의 온도로 유지하는 단계, 및 100 sccm 미만의 유량으로 실란 가스를 프로세싱 챔버로 유입하는 단계에 의해서 증착할 수 있다.
증착 프로세스의 다른 예는 비정질 실리콘막을 증착하는 동안, 약 85 sccm의 유량으로 실란을 챔버로 유입하는 단계, 약 5 밀리토르 압력에서 프로세싱 챔버를 유지하는 단계, 약 4500 와트의 소오스 RF 전력을 코일(29)에 그리고 약 2600 와트를 코일(30)에 공급하는 단계, 약 1000 와트의 전력을 기판 지지체에 공급하는 단계, 및 기판을 약 400℃ 사이의 온도로 유지하는 단계를 포함한다.
확실히, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 프로세스를 사용하면 500℃ 미만의 온도에서, 몇몇의 실시예에서 400℃ 미만의 온도에서 비정질 실리콘막을 증착할 수 있다. 확실하게, HDP-CVD 프로세스는 기판 표면에 근접한 반응 영역에 고주파(RF) 에너지를 적용함으로써 프로세싱 가스를 분리하고 실리콘 소오스 가스의 분해와 같은 화학 반응이 일어나는데 필요한 에너지를 감소시킨다. 화학 반응이 일어나게 하는데 필요한 에너지의 감소는 종래의 CVD 프로세스에서 성취될 수 있는 온도 보다 낮은 온도에서 비정질 실리콘막의 증착을 허용한다.
더욱더 확실하게, 상술한 프로세스에 의한 비정질 실리콘막을 형성하기 위한 프로세스는 증착된 막내의 미세 결정 그레인(즉, 약 100nm 이하의 그레인)의 형성 을 보강함으로써 막의 전기적 성질을 개선한다. 실리콘 막내에 결정 그레인을 형성하면 막은 에너지를 저장할 수 있는 능력을 가진 도전성이 되도록 허용한다. 에너지 량을 저장할 수 있는 능력은 실리콘막이 서브-마이크론 소자내의 캐패시터와 다이오드로서 작용할 수 있게 허용한다. 막내의 결정 그레인의 량, 특히 미세 결정 그레인의 수를 증가하면, 결정 그레인의 보다 높은 결정 밀도를 달성할 수 있으며, 그로 인해 보다 높은 에너지 저장율을 제공하고 도전성과 같은 전기 성능을 개선한다. 고밀도 플라즈마 상태 하에서 그리고 500℃ 이하의 기판 온도에서 막내에 형성된 미세 결정 그레인의 량이 증가한다는 것은 알 수 있다.
증착 프로세스가 기판상의 핵생성 사이트의 수 뿐만 아니라 결정의 방위의 무작위성(randomness)을 증가시키고, 그 결과로 증착 프로세스 동안 막상에 형성되는 평균 결정 크기가 감소하게 됨으로써, 미세 그레인 결정 형성을 강화하는 것으로 생각된다. 더욱이, 증착 온도는 미세 그레인이 큰 그레인 결정으로 결정화하지 않을 정도로 충분히 낮고, 그로 인해 미세 그레인 결정의 형성을 강화한다. 더욱이, 그레인 바운더리를 가로지르는 전기 저항이 보다 작은 그레인 바운더리에서 최소가 되기 때문에, 전류 흐름을 개선하는 결과를 가져옴으로써, 막의 저항을 감소하는 것으로 생각된다. 또한, 확실하게 어닐링은 그레인 크기의 실질적인 증가 없이 막내의 미세 결정 그레인의 형성을 강화함으로써 막의 바람직한 전기 성질을 개선할 수 있다.
예들
여기서 기술한 방법에 의해서 비정질 실리콘막의 증착을 설명하는 아래의 데 이터는 미국 캘리포니아 산타클라라에 위치한 어플라이드 머티어리얼즈, 아이엔씨(Applied Materials, Inc.)로부터 이용가능한 등록상표 울티마(ULTIMATM) HDP-CVD 챔버내에서 이루어진 실험으로부터 얻은 것이다. 비정절 실리콘(HDP 실리콘) 막은 쇼트키 다이오드 구조체내의 재료로서 사용하기 위한 HDP 실리콘의 적합성을 결정하도록 6" 결정 n-형 Si 기판상에 증착된다. 쇼트키 다이오드는 금속이 반도체, 적합하게 도핑된 반도체와 접촉하고 통상적으로 실리콘계 재료상에 금속 층을 증착함으로써 형성되는 지점에 형성된다. 쇼트키 다이오드의 예는 실리콘 층과 티타늄의 인터페이스에서 형성된 티타늄 실리사이드(TiSi2)-계 쇼트키 다이오드 구조체이다. 비정질 실리콘 층 및/또는 기판은 선택적으로 도판트 재료, 예를 들어 인으로 약 1e17 원자 농도까지 주입될 수 있어, 쇼트키 다이오드와 같은 반도체 소자의 제조용 층 또는 기판의 전기 성질을 강화한다.
비정질 실리콘막을 이용하는 쇼트키 다이오드는 비정질 실리콘막상에 티타늄을 증착함으로써 형성된다. 비정질 실리콘막을 아래의 과정에 따라서 8개의 기판상에 HDP-CVD 플라즈마 상태하에서 실란의 반응에 의해서 증착한다. 6" 결정 n-형 Si 기판을 각각 HDP 프로세싱 챔버로 유입하고 그리고 나서 아르곤을 약 100 sccm의 유량으로 챔버로 주입한다. 프로세싱 동안 챔버 압력은 약 5 밀리토르로 유지된다.
기판 1, 2, 4 및 6을 각 코일에서 약 4500 와트(W)(즉, 고) 소오스 RF 전력에서 발생된 플라즈마에 노출시키고, 기판 3, 5, 7 및 8을 각 코일에서 약 1500 와 트(W)(즉, 저) 소오스 RF 전력에서 발생된 플라즈마에 노출시킨다. 기판 1, 3, 5 및 7을 약 300℃(즉, 저)의 온도에서 유지시키고, 기판 2, 4, 6 및 8을 약 400℃(즉, 고)의 온도에서 유지시킨다. 기판 1, 2, 3 및 5를 약 100 sccm(즉, 고)의 실란 유량에 노출시키고, 기판 4, 6, 7 및 8을 약 40 sccm(즉, 저)의 실란 유량에 노출시킨다.
RF 전력, 온도, 각 기판에 대한 유량의 요약은 아래의 표 1에 목록되어 있다. 비정질 실리콘을 800Å/min 내지 5000Å/min 범위의 증착 속도에서 약 2분 동안 상술한 목록의 프로세싱 조건을 사용해서 증착한다.
그리고 나서 기판에 인을 주입하여 큐빅 센티메터당 약 1e17 원자 농도를 가지도록 한다. 그 다음에 티타늄(Ti)층을 비정질 실리콘 층상에 증착하여 쇼트키 다이오드를 형성한다. 그 다음, 얇은 실리콘 캡(cap) 층을 티타늄 층상에 증착하여 산소나 습기 오염물을 방지한다. 그리고 나서 기판을 테스트를 위해 패턴화하고, 에칭하고 그리고 4개로 쪼갠다. 테스트 전에, 기판을 약 대기압하의 질소 분위기에서 약 600℃에서 18시간 동안 어닐링한다. 어닐링 다음에, 기판상에 배치된 콘택트들을 가로질려서 그리고 쇼트키 인터페이스에 전압을 적용함으로써 쇼트키 다이오드 성능을 테스트한다. 쇼트키 다이오드의 테스트의 결과는 도 2a 내지 도 2c와 도 3a 내지 도 3c에 도시되어 있다.
표 1: 기판 프로세싱 조건
기판 번호 SiH4 유량(sccm) RF 전력(W) 온도(℃)
1 고 고 저
2 고 고 고
3 고 저 저
4 저 고 저
5 고 저 고
6 저 고 고
7 저 저 저
8 저 저 고
도 2a는 제각기 기판 1 및 4상에 증착된 두 개의 비정질 실리콘막에 대한 적용된 다이오드 전압에서의 다이오드 전류 밀도의 그래프이다. 비정질 실리콘막은 일정한 고 RF 전력과 일정한 저 온도에서 고 및 저 실란 유량으로 증착된다. 개선된 다이오드 성능은 보다 높은 다이오드 전류 밀도에 의해 나타나며, 이는 에너지를 저장 및 운송할 수 있는 다이오드의 능력을 나타낸다. 도 2a(및 첨부 도 2b 내지 도 2c)에서, 수평축선은 다이오드에 가해진 전압, -10V 내지 10V이고, 수직 축선은 여러 유량에서 증착된 다른 막의 상대적인 다이오드 전류 밀도를 나타낸다. 도 2a는 비정질 실리콘막이 쇼트키 다이오드로서 잘 수행되었음을 가르키고 또한 저 실란 유량이 고 RF 전력과 저 온도에서 다이오드 전류 밀도를 개선한 것으로 나타낸다.
도 2b는 제각기 기판 2 및 6상에 증착된 두 개의 비정질 실리콘막에 대한 적용된 다이어드 전압에서의 다이오드 전류 밀도의 그래프를 도시한다. 비정질 실리콘막은 일정한 고 RF 전력과 일정한 고 온도에서 고 및 저 실란 유량으로 증착된다. 도 2b는 저 실란 유량이 고 RF 전력과 고 온도에서 다이오드 전류 밀도를 개선한 것으로 나타낸다.
도 2c는 제각기 기판 3 및 7상에 증착된 두 개의 비정질 실리콘막에 대한 적 용된 다이어드 전압에서의 다이오드 전류 밀도의 그래프를 도시한다. 비정질 실리콘막은 일정한 저 RF 전력과 일정한 저 온도에서 고 및 저 실란 유량으로 증착된다. 도 2c는 저 실란 유량이 저 RF 전력과 저 온도에서 다이오드 전류 밀도를 개선한 것으로 나타낸다.
도 2a 내지 도 2c는 여기서 기술한 HDP 프로세스의 실란 유량과 전력 레벨이 약 450℃ 이하의 온도에서 충분한 비정질 실리콘 증착을 가져오는 가를 도시한다. 추가로, 확실히, 저 실란 유량이 보다 월등한 정도의 미세 그레인 결정이 막내에서 달성될 수 있게 허용하는 것으로 믿으며, 이는 저 유량에서 다이오드 전류 밀도가 개선됨으로써 증명된다. 저 유량이 낮은 증착 속도를 야기하고 핵생성 사이트에서 성장하기에 적합한 이용가능한 재료를 제한하면서, 여전히 핵생성 사이트를 형성하기 위한 충분한 재료를 제공함으로써, 미세 그레인 핵생성을 증가시키는 것으로 생각된다. 낮은 증착 속도는 또한 미세 그레인 핵생성 사이트가 충분히 성장하도록 허용하여 미세 그레인의 큰 그레인으로의 동화작용을 최소화하여, 증착된 막내의 미세 그레인 결정의 형성을 강화한다.
도 3a는 제각기 기판 3 및 5상에 증착된 두 개의 비정질 실리콘막에 대한 적용된 다이오드 전압에서의 다이오드 전류 밀도의 그래프를 도시한다. 개선된 다이어드 성능은 보다 높은 다이오드 전류 밀도에 의해 나타나며, 이는 에너지를 저장 및 운송할 수 있는 다이오드의 능력을 나타낸다. 도 3a(및 첨부 도 3b 내지 도 3c)에서, 수평축선은 다이오드에 가해진 전압, -10V 내지 10V이고, 수직 축선은 여러 온도에서 증착된 다른 막의 상대적인 다이오드 전류 밀도를 나타낸다. 비정질 실리콘막은 일정한 저 RF 전력과 일정한 고 실란 유량에서 고 및 저 온도로 증착된다. 도 3a는 저 증착 온도가 저 RF 전력과 고 유량에서 다이오드 전류 밀도를 개선한 것으로 나타낸다.
도 3b는 제각기 기판 1 및 2상에 증착된 두 개의 비정질 실리콘막에 대한 적용된 다이어드 전압에서의 다이오드 전류 밀도의 그래프를 도시한다. 비정질 실리콘막은 일정한 고 RF 전력과 일정한 고 유량에서 고 및 저 온도로 증착된다. 도 3b는 저 증착 온도가 고 RF 전력과 고 실란 유량에서 다이오드 전류 밀도를 개선한 것으로 나타낸다.
도 3c는 제각기 기판 4 및 6상에 증착된 두 개의 비정질 실리콘막에 대한 적용된 다이어드 전압에서의 다이오드 전류 밀도의 그래프이다. 비정질 실리콘막은 일정한 저 RF 전력과 일정한 저 유량에서 고 및 저 온도로 증착된다. 도 3c는 저 증착 온도가 저 RF 전력과 저 실란 유량에서 다이오드 전류 밀도를 개선한 것으로 나타낸다.
도 3a 내지 도 3c는 전술된 HDP 프로세스에 의해 약 450℃ 이하의 온도와 저 전력 레벨에서 충분한 비정질 실리콘 증착을 가져오는 가를 도시한다. 확실히, 비정질 실리콘의 저 온도 증착은 미세 그레인이 큰 그레인 결정으로 결정화되지 않은 충분히 낮은 온도에서, 막내의 미세 그레인 결정을 형성하기에 충분한 핵성을 제공함으로써, 미세 그레인 결정의 형성에 우호적이다. 더욱, 확실하게 후 증착 어닐링 프로세스는 어닐링 단계가 결정 형성을 개선하면서 높은 결정 팩킹 밀도를 유지하는 것으로 나타내고 있으며, 이는 다이오드 성능을 개선함으로써 증명된다.
여기서 기술한 HDP 프로세스는 확실히 보다 저온과 낮은 재료 소비율에서 반도체 제조 프로세스용 비정질 실리콘막을 제조할 수 있으며, 이는 종래의 CVD 증착 프로세스서 기판의 수율을 높이고 제조비용을 감소할 수 있다.
상술한 내용이 본 발명의 한 실시예에 관한 것이고, 본 발명의 다른 추가의 실시예는 본 발명의 기본 정신으로부터 벗어나지 않고 생각해낼 수 있으며, 본 발명의 범위는 아래의 청구 범위에 의해서 결정된다.
도 1a는 이후에 설명된 본 발명에 유용한 고밀도 플라즈마 화학 기상 증착(CVD)의 한 실시예의 간단한 도면.
도 1b는 도 1a CVD 프로세싱 챔버와 연관해서 사용될 수 있는 가스 링의 간단한 단면도.
도 1c는 도 1a CVD 프로세싱 챔버와 연관해서 사용될 수 있는 모니터 및 라이트 펜의 간단한 도면.
도 1d는 도 1a CVD 프로세싱 챔버를 제어하는데 사용된 예시적인 프로세스 제어 컴퓨터 프로그램 제품의 흐름도.
도 2a 내지 도 2c는 가변 프로세싱 가스 흐름에서, 이후에 설명될 방법에 의해 증착된 실리콘막의 다이오드 전류 밀도를 보여주는 그래프.
도 3a-도 3c는 가변 증착 온도에서, 이후에 설명될 방법에 의해 증착된 실리콘막의 다이오드 전류 밀도를 보여주는 그래프.

Claims (15)

  1. 기판상에 물질층을 형성하는 방법으로서,
    바디 부재상에 장착된 돔 - 상기 돔의 상부에는 제 1 코일이 배치되고 상기 돔의 측면에는 제 2 코일이 배치됨 - 을 구비하는 프로세싱 챔버내의 지지부재 상에 기판을 위치시키는 단계,
    상기 프로세싱 챔버로 불활성 가스를 유입하는 단계,
    상기 프로세싱 챔버로 실리콘 소오스 가스를 유입하는 단계,
    고밀도 플라즈마를 발생시키기에 충분한 소오스 전력을 상기 제 1 코일 및 상기 제 2 코일에 공급하는 단계,
    상기 실리콘 소오스 가스를 분해시키는 단계, 및
    비정질 실리콘 층을 증착하는 단계를 포함하는,
    기판상에 물질층을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 기판은 250℃ 내지 500℃의 온도에서 유지되고, 상기 프로세싱 챔버는 1 milliTorr 내지 50 milliTorr의 압력에서 유지되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 소오스 가스는 실란, 디실란 및 이들의 조합물의 그룹으로부터 선택되며, 50 sccm 내지 80 sccm 범위의 유량으로 유입되는,
    기판상에 물질층을 형성하는 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마는 상기 프로세싱 챔버에 인접하게 배치된 제 1 및 제 2 코일 각각에 500 Watts 내지 5000 Watts의 RF 전력을 가함으로써 발생되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 플라즈마는 상기 제 1 코일에 4000 Watts 내지 5000 Watts의 RF 전력을 가하고 제 2 코일에 2000 Watts 내지 3000 Watts의 RF 전력을 가함으로써 발생되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  6. 제 1 항에 있어서,
    상기 지지부재에 0 Watts 내지 1000 Watts의 바이어스 전력을 가하는 단계를 더 포함하는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 비정질 실리콘 층은,
    상기 프로세싱 챔버에 100 sccm 이하의 유량으로 상기 불활성 가스를 유입하는 단계,
    상기 프로세싱 챔버에 100 sccm 이하의 유량으로 실란, 디실란 및 이들의 조합물의 그룹으로부터 선택된 실리콘 소오스 가스를 유입하는 단계,
    상기 프로세싱 챔버를 50 milliTorr 이하의 압력으로 유지하는 단계,
    상기 기판을 250℃ 내지 500℃의 온도로 유지하는 단계,
    상기 제 1 및 제 2 코일 각각에 5000 Watts 이하의 RF 전력을 공급함으로써 상기 프로세싱 챔버내에 플라즈마를 발생시키는 단계, 및
    상기 지지부재에 5000 Watts 이하의 바이어스 전력을 공급하는 단계
    에 의해 형성되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  8. 제 1 항에 있어서,
    증착 후 상기 기판을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 기판을 어닐링하는 단계는 상기 기판을 30분 이상 동안 500℃ 내지 1000℃로 가열하는 단계를 포함하는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  10. 기판상에 물질층을 형성하는 방법으로서,
    바디 부재상에 장착된 돔 - 상기 돔의 상부에는 제 1 코일이 배치되고 상기 돔의 측면에는 제 2 코일이 배치됨 - 을 구비하는 고밀도 플라즈마 화학기상증착 챔버내의 지지부재 상에 기판을 위치시키는 단계,
    상기 고밀도 플라즈마 화학기상증착 챔버로 불활성 가스를 유입하는 단계,
    상기 고밀도 플라즈마 화학기상증착 챔버로 실리콘 소오스 가스를 유입하는 단계,
    상기 제 1 및 제 2 코일 각각에 500 Watts 내지 5000 Watts의 RF 전력을 가함으로써 프로세싱 가스의 고밀도 플라즈마를 발생시키는 단계,
    상기 실리콘 소오스 가스를 분해시키는 단계,
    상기 기판을 500℃ 이하의 온도에서 유지하는 단계, 및
    비정질 실리콘 층을 증착하는 단계
    를 포함하는 기판상에 물질층을 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 챔버는 1 milliTorr 내지 50 milliTorr의 압력에서 유지되고, 상기 기판은 300℃ 내지 400℃의 온도에서 유지되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  12. 제 10 항에 있어서,
    상기 플라즈마는 상기 제 1 코일에 4000 Watts 내지 5000 Watts의 RF 전력을 가하고, 상기 제 2 코일에 2000 Watts 내지 3000 Watts의 RF 전력을 가하고, 상기 지지부재에 0 Watts 내지 5000 Watts의 바이어스 전력을 가하는 것에 의해 발생되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  13. 제 10 항에 있어서,
    상기 비정질 실리콘 층은,
    상기 프로세싱 챔버에 100 sccm 이하의 유량으로 상기 불활성 가스를 유입하는 단계,
    상기 프로세싱 챔버에 100 sccm 이하의 유량으로 실란, 디실란 및 이들의 조합물의 그룹으로부터 선택된 실리콘 소오스 가스를 유입하는 단계,
    상기 프로세싱 챔버를 50 milliTorr 이하의 압력으로 유지하는 단계,
    상기 기판을 250℃ 내지 500℃의 온도로 유지하는 단계, 및
    상기 지지부재에 5000 Watts 이하의 바이어스 전력을 공급하는 단계
    에 의해 형성되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  14. 제 10 항에 있어서,
    상기 실리콘 소오스 가스는 실란, 디실란 및 이들의 조합물의 그룹으로부터 선택되는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
  15. 제 10 항에 있어서,
    증착 후에 상기 기판을 30분 이상 동안 500℃ 내지 1000℃의 온도로 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 기판상에 물질층을 형성하는 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864161B1 (en) * 2003-02-20 2005-03-08 Taiwan Semiconductor Manufacturing Company Method of forming a gate structure using a dual step polysilicon deposition procedure
KR100589046B1 (ko) * 2004-09-23 2006-06-12 삼성전자주식회사 박막 형성 방법
CN100537838C (zh) * 2005-10-26 2009-09-09 财团法人工业技术研究院 一种低温多晶硅薄膜器件及其制造方法与设备
KR20100033091A (ko) * 2008-09-19 2010-03-29 한국전자통신연구원 화학기상증착법에 의한 비정질 실리콘 박막의 증착방법
US8642128B2 (en) * 2009-04-20 2014-02-04 Applied Materials, Inc. Enhanced scavenging of residual fluorine radicals using silicon coating on process chamber walls
WO2013126698A2 (en) * 2012-02-22 2013-08-29 Massachusetts Institute Of Technology Flexible high-voltage thin film transistors
US9606519B2 (en) * 2013-10-14 2017-03-28 Applied Materials, Inc. Matching process controllers for improved matching of process
KR101489306B1 (ko) * 2013-10-21 2015-02-11 주식회사 유진테크 어모퍼스 실리콘막의 증착 방법 및 증착 장치
US9190290B2 (en) * 2014-03-31 2015-11-17 Applied Materials, Inc. Halogen-free gas-phase silicon etch
US9184060B1 (en) 2014-11-14 2015-11-10 Lam Research Corporation Plated metal hard mask for vertical NAND hole etch
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
CN111139452B (zh) * 2020-01-21 2021-10-26 国家纳米科学中心 一种低温制备非晶硅膜材料的方法、得到的产品和用途
US11655537B2 (en) 2020-10-26 2023-05-23 Applied Materials, Inc. HDP sacrificial carbon gapfill

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950006349B1 (ko) * 1992-05-26 1995-06-14 삼성전자주식회사 비정질 실리콘 박막트랜지스터의 어닐링 방법
US5937323A (en) * 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
KR100469134B1 (ko) 1996-03-18 2005-09-02 비오이 하이디스 테크놀로지 주식회사 유도형플라즈마화학기상증착방법및그를이용하여생성된비정질실리콘박막트랜지스터

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4254161A (en) 1979-08-16 1981-03-03 International Business Machines Corporation Prevention of low pressure chemical vapor deposition silicon dioxide undercutting and flaking
JPH07111957B2 (ja) 1984-03-28 1995-11-29 圭弘 浜川 半導体の製法
JPS6113616A (ja) * 1984-06-28 1986-01-21 Fujitsu Ltd アモルフアスシリコン膜の成長装置
JPS62254419A (ja) * 1986-04-28 1987-11-06 Hitachi Ltd プラズマ付着装置
US5031571A (en) * 1988-02-01 1991-07-16 Mitsui Toatsu Chemicals, Inc. Apparatus for forming a thin film on a substrate
JPH03108318A (ja) * 1989-09-21 1991-05-08 Nec Corp Ｓｏｉ薄膜の形成方法
US5238866A (en) 1991-09-11 1993-08-24 GmbH & Co. Ingenieurburo Berlin Biotronik Mess- und Therapiegerate Plasma enhanced chemical vapor deposition process for producing an amorphous semiconductive surface coating
US5204272A (en) * 1991-12-13 1993-04-20 United Solar Systems Corporation Semiconductor device and microwave process for its manufacture
US5843225A (en) * 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
JP3472220B2 (ja) * 1993-02-03 2003-12-02 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP2945234B2 (ja) * 1993-03-15 1999-09-06 三洋電機株式会社 半導体薄膜の形成方法
US5627089A (en) 1993-08-02 1997-05-06 Goldstar Co., Ltd. Method for fabricating a thin film transistor using APCVD
EP0653501B1 (en) * 1993-11-11 1998-02-04 Nissin Electric Company, Limited Plasma-CVD method and apparatus
EP0661731B1 (en) 1993-12-28 2000-05-31 Applied Materials, Inc. A single chamber CVD process for thin film transistors
JP3117872B2 (ja) * 1994-06-02 2000-12-18 株式会社半導体エネルギー研究所 薄膜半導体集積回路の作製方法
CA2157257C (en) 1994-09-12 1999-08-10 Kazuhiko Endo Semiconductor device with amorphous carbon layer and method of fabricating the same
US5633202A (en) 1994-09-30 1997-05-27 Intel Corporation High tensile nitride layer
US5604152A (en) 1994-11-23 1997-02-18 United Microelectronics Corporation CVD process for deposition of amorphous silicon
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5571576A (en) 1995-02-10 1996-11-05 Watkins-Johnson Method of forming a fluorinated silicon oxide layer using plasma chemical vapor deposition
US5643823A (en) 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
US5837331A (en) 1996-03-13 1998-11-17 Motorola, Inc. Amorphous multi-layered structure and method of making the same
US6170428B1 (en) * 1996-07-15 2001-01-09 Applied Materials, Inc. Symmetric tunable inductively coupled HDP-CVD reactor
KR100205318B1 (ko) 1996-10-11 1999-07-01 구본준 자유전율의 절연막 제조방법
US5800878A (en) 1996-10-24 1998-09-01 Applied Materials, Inc. Reducing hydrogen concentration in pecvd amorphous silicon carbide films
US5804259A (en) 1996-11-07 1998-09-08 Applied Materials, Inc. Method and apparatus for depositing a multilayered low dielectric constant film
US6184158B1 (en) * 1996-12-23 2001-02-06 Lam Research Corporation Inductively coupled plasma CVD
JP3630982B2 (ja) * 1997-05-22 2005-03-23 キヤノン株式会社 プラズマ処理方法及びプラズマ処理装置
US6083344A (en) * 1997-05-29 2000-07-04 Applied Materials, Inc. Multi-zone RF inductively coupled source configuration
US6136685A (en) * 1997-06-03 2000-10-24 Applied Materials, Inc. High deposition rate recipe for low dielectric constant films
TW416100B (en) * 1997-07-02 2000-12-21 Applied Materials Inc Control of oxygen to silane ratio in a seasoning process to improve particle performance in an HDP-CVD system
US6211065B1 (en) 1997-10-10 2001-04-03 Applied Materials, Inc. Method of depositing and amorphous fluorocarbon film using HDP-CVD
US6020458A (en) 1997-10-24 2000-02-01 Quester Technology, Inc. Precursors for making low dielectric constant materials with improved thermal stability
JPH11219950A (ja) * 1998-02-03 1999-08-10 Hitachi Ltd 半導体集積回路の製造方法並びにその製造装置
US6184572B1 (en) 1998-04-29 2001-02-06 Novellus Systems, Inc. Interlevel dielectric stack containing plasma deposited fluorinated amorphous carbon films for semiconductor devices
KR100307629B1 (ko) 1999-04-30 2001-09-26 윤종용 하이드로 카본계의 가스를 이용한 반사방지막의 형성 및 적용방법
EP1208002A4 (en) * 1999-06-03 2006-08-02 Penn State Res Found MATERIALS WITH NETWORK OF SURFACE POROSITY COLUMNS DEPOSITED IN THIN FILM

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950006349B1 (ko) * 1992-05-26 1995-06-14 삼성전자주식회사 비정질 실리콘 박막트랜지스터의 어닐링 방법
KR100469134B1 (ko) 1996-03-18 2005-09-02 비오이 하이디스 테크놀로지 주식회사 유도형플라즈마화학기상증착방법및그를이용하여생성된비정질실리콘박막트랜지스터
US5937323A (en) * 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing

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