KR100924668B1 - ｎ 형 트랜지스터, ｎ 형 트랜지스터 센서 및 ｎ 형 트랜지스터용 채널의 제조 방법, 및 ｎ 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법 - Google Patents

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Abstract

본 발명은, 나노 튜브형 구조체를 채널에 사용한 트랜지스터에 있어서, 채널이 n 형의 반도체적인 특성을 갖는, 종래와는 상이한 새로운 n 형 트랜지스터를 제공하는 것을 과제로 한다. 이를 실현하기 위하여, 소스 전극 (2) 과, 드레인 전극 (3) 과, 게이트 전극 (4) 과, 소스 전극 (2) 및 드레인 전극 (3) 사이에 형성된 나노 튜브형 구조체로 형성된 n 형의 채널 (5) 을 구비한 트랜지스터 (1) 의 채널 (5) 상에, 질소 화합물의 막 (6) 을 직접 형성한다.
n 형 트랜지스터, n 형 트랜지스터 센서, 나노 튜브형 구조체, 소스 전극, 드레인 전극, 게이트 전극

Description

ｎ 형 트랜지스터, ｎ 형 트랜지스터 센서 및 ｎ 형 트랜지스터용 채널의 제조 방법, 및 ｎ 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법{N-TYPE TRANSISTOR, PRODUCTION METHODS FOR N-TYPE TRANSISTOR SENSOR AND N-TYPE TRANSISTOR-USE CHANNEL, AND PRODUCTION METHOD OF NANOTUBE STRUCTURE EXHIBITING N-TYPE SEMICONDUCTOR-LIKE CHARACTERISTICS}
기술분야
본 발명은, 나노 튜브형 구조체를 n 형의 채널로서 구비한 n 형 트랜지스터 및 n 형 트랜지스터 센서, n 형 트랜지스터용 채널의 제조 방법, 그리고 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법에 관한 것이다.
배경기술
트랜지스터는, 게이트에 입력되는 전압 신호를, 소스 전극 혹은 드레인 전극으로부터 출력되는 전류 신호로 변환하는 소자이다. 소스 전극과 드레인 전극 사이에 전압을 가하면, 양자 사이에 형성된 채널에 존재하는 하전 입자가 소스 전극과 드레인 전극 사이를 전계 방향을 따라 이동하고, 소스 전극 혹은 드레인 전극으로부터 전류 신호로서 출력된다. 이때, 출력되는 전류 신호의 세기는 하전 입자의 밀도에 비례한다. 따라서, 절연체를 개재시켜 채널의 상방, 측면, 혹은 하방 등에 설치한 게이트에 전압을 가하면, 채널에 존재하는 하전 입자의 밀도가 변화하기 때문에, 이를 이용하여 게이트 전압을 변화시킴으로써 전류 신호를 변화 시킬 수 있다.
또, 최근, 고밀도 집적 회로 (LSI) 등의 추가적인 고집적화를 위하여, 나노 스케일의 나노 튜브형 구조체를 사용한 트랜지스터가 주목받고 있다. 나노 튜브형 구조체 중에서도 특히 카본 나노 튜브를 사용한 기술에 주목하면, 일반적으로, 카본 나노 튜브를 채널에 사용한 트랜지스터는, 대기 중에서는 p 형 반도체적인 특성을 나타낸다. 이 p 형 반도체적인 특성은, 카본 나노 튜브 혹은 카본 나노 튜브와 소스 전극 또는 드레인 전극의 계면 부근에 흡착된 산소에 의한 것이라고 생각되고 있다. 자세하게는, 전자는 산소에 의해 카본 나노 튜브로 홀 (정공) 이 도핑되기 때문에, 또, 후자는 소스 전극 혹은 드레인 전극과 카본 나노 튜브의 쇼트키 배리어가 산소의 흡착에 의해 변조되기 때문이라고 생각되고 있다.
장래적인 디바이스 응용을 생각하는 데에 있어서, 대기 중에서 안정된 n 형 반도체적인 특성을 나타내는 카본 나노 튜브 트랜지스터를 제조하는 것이 강하게 요망되고 있다. 그래서 현재, n 형의 카본 나노 튜브 트랜지스터를 제조하기 위한 기술이 다양하게 제안되고 있다. 그 예를 들면, 칼륨이나 유기 분자 등을 카본 나노 튜브에 도핑하는 방법, 유기 고체 전해질을 소스 전극, 드레인 전극 및 카본 나노 튜브 채널 상에 코팅하는 방법, 진공 중이나 질소 분위기 혹은 수소 분위기 중에서 200℃ 이상의 온도로 열처리를 실시함으로써 산소를 이탈시키고, 그 후, 산화실리콘이나 산화지르코늄 등으로 캡하는 방법 등을 들 수 있다 (비특허 문헌 1 ∼ 7).
비특허 문헌 1 : S.J.Wind, J.Appenzeller, R.Martel, V.Derycke and P.Avouris : Appl.Phys.Lett. 80 (2002) 3817-3819.
비특허 문헌 2 : S.Heinze, J.Tersoff, R.Martel, V.Derycke, J.Appenzeller and P.Avouris : Phys.Rev.Lett. 89 (2002) 106801-1-4.
비특허 문헌 3 : V.Derycke, R.Martel, J.Appenzeller and P.Avouris : Appl.Phys.Lett. 80 (2002) 2773-2775.
비특허 문헌 4 : J.Kong and H.Dai : J.Phys.Chem. B105 (2001) 2890-2893
비특허 문헌 5 : C.Lu, Q.Fu, S.Huang and J.Lie : Nano Lett. 4 (2004) 623-627.
비특허 문헌 6 : A.Bachtold, P.Hadley, T.Nakanishi and C.Dekker : Science 294 (2001) 1317-1320.
비특허 문헌 7 : A.Javey, H.Kim, M.Brink, Q.Wang, A.Ural, J.Guo, P.Mcintyre, P.Mceuen, M.Lundstrom and H.Dai : Nature Mater. 1 (2002) 241-246.
발명의 개시
발명이 해결하고자 하는 과제
그러나, 비특허 문헌 1 ∼ 7 에 기재된 바와 같은, 종래의 카본 나노 튜브를 채널에 사용한 n 형 트랜지스터의 성능은 아직도 충분하지 않아, 추가적인 개량이 요망되었다. 예를 들어, 칼륨을 카본 나노 튜브에 도핑하는 경우, 산화실리콘 등에 대한 칼륨에 의한 오염의 우려가 있다. 또, 유기 분자를 도핑한 카본 나노 튜브는 내열성이 저하되는 경우가 있다고 생각된다.
또한, 유기 전해질을 카본 나노 튜브에 코팅한 경우, 고체 전해질은 내열성 이 낮고, 트랜지스터의 내열성이 불충분해질 우려가 있다.
또, 열처리를 하고 나서 캡하는 경우에는, 열처리하는 수고가 필요하다. 또한, 산화실리콘을 성막하는 경우에는, 저온화를 위하여 플라즈마 화학 기상 퇴적법 (p-CVD) 을 사용하는 경우가 일반적이지만, 플라즈마와 산소에 의해 카본 나노 튜브가 손상을 받는 경우가 있다.
또, 채널로서 다른 나노 튜브형 구조체를 사용한 경우도, 마찬가지로 n 형 트랜지스터의 성능은 충분하지 않았다.
본 발명은 상기의 과제를 감안하여 창안된 것으로, 나노 튜브형 구조체를 채널에 사용한 트랜지스터에 있어서, 종래와는 상이한 새로운 n 형 트랜지스터 및 그것을 사용한 n 형 트랜지스터 센서, n 형 트랜지스터용 채널의 제조 방법, 그리고 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명의 발명자들은 상기 과제를 감안하여 예의 검토한 결과, p 형 반도체 특성을 나타내는 나노 튜브형 구조체를 채널에 사용한 트랜지스터에, 소정의 조건하에서 질소 화합물의 막을 형성시킴으로써, n 형 트랜지스터를 얻을 수 있는 것을 알아내어, 본 발명을 완성시켰다.
즉, 본 발명의 요지는, 소스 전극과, 드레인 전극과, 게이트 전극과, 그 소스 전극 및 그 드레인 전극 사이에 형성된 나노 튜브형 구조체로 형성된 n 형의 채널과, 그 채널 상에 직접 형성된 질소 화합물의 막을 구비하는 것을 특징으로 하는 n 형 트랜지스터에 있다 (청구항 1). 이로써, 나노 튜브형 구조체를 채널에 사용한 새로운 n 형 트랜지스터를 얻을 수 있다.
이때, 그 질소 화합물의 막의 산소 함유율이 0 원자％ 이상 10 원자％ 이하인 것이 바람직하다 (청구항 2).
또, 그 질소 화합물의 막의 수소 함유율이 5 원자％ 이상 20 원자％ 이하인 것이 바람직하다 (청구항 3).
또한, 그 질소 화합물의 막이 그 채널의 상부 및 측부에만 형성되어 있는 것이 바람직하다 (청구항 4).
이때, 그 나노 튜브형 구조체는 카본 나노 튜브인 것이 바람직하다 (청구항 5).
또, 그 질소 화합물은 질화실리콘인 것이 바람직하다 (청구항 6).
또한, 그 게이트 전극은 그 질소 화합물의 막을 개재시켜 그 채널 상에 형성된 톱 게이트인 것이 바람직하다 (청구항 7).
또한, 본 발명의 다른 요지는, 소스 전극과, 드레인 전극과, 그 소스 전극 및 그 드레인 전극 사이에 형성된 나노 튜브형 구조체로 형성된 n 형의 채널과, 그 채널 상에 직접 형성된 질소 화합물의 막을 구비하고, 검출 대상을 그 채널을 흐르는 전류의 변화로서 검지하는 것을 특징으로 하는 n 형 트랜지스터 센서에 있다 (청구항 8). 이로써, 나노 튜브형 구조체를 n 형 채널로서 사용한 고감도 트랜지스터 센서를 얻을 수 있다.
본 발명의 또 다른 요지는, p 형 반도체적인 특성을 나타내는 나노 튜브형 구조체에, 상기 나노 튜브형 구조체의 온도 500℃ 이상 1600℃ 이하에서, 열 CVD 법에 의해, 직접, 질소 화합물의 막을 형성하는 공정을 갖는 것을 특징으로 하는 n 형 트랜지스터용 채널의 제조 방법에 있다 (청구항 9). 이로써, 나노 튜브형 구조체를 채널에 사용한 새로운 n 형 트랜지스터용 채널을 종래보다 간단하게 얻을 수 있다. 또, 이로써, 나노 튜브형 구조체를 채널에 사용한 새로운 n 형 트랜지스터도, 종래보다 간단하게 얻을 수 있다.
본 발명의 또 다른 요지는, p 형 반도체적인 특성을 나타내는 나노 튜브형 구조체에, 상기 나노 튜브형 구조체의 온도 500℃ 이상 1600℃ 이하에 있어서, 열 CVD 법에 의해, 직접, 질소 화합물의 막을 형성하는 공정을 갖는 것을 특징으로 하는 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법에 있다 (청구항 13). 이로써, n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체를 종래보다 용이하게 얻을 수 있다.
이때, 상기 질소 화합물의 막의 형성을 상압에서 실시하는 것이 바람직하다 (청구항 10, 14).
또, 상기 질소 화합물의 막의 형성을 산소 농도 1 체적％ 이하의 분위기 중에서 실시하는 것이 바람직하다 (청구항 11, 15).
또한, 상기 질소 화합물의 막의 형성을 환원성 분위기 중에서 실시하는 것이 바람직하다 (청구항 12, 16).
발명의 효과
본 발명의 n 형 트랜지스터, 그리고 n 형 트랜지스터용 채널의 제조 방법에 의하면, 종래와는 상이한 새로운 n 형 트랜지스터를 얻을 수 있다.
또, 본 발명의 n 형 트랜지스터 센서에 의하면 나노 튜브형 구조체를 n 형 채널로서 사용한 고감도의 트랜지스터 센서를 얻을 수 있다.
또한, 본 발명의 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법에 의하면, n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체를 종래보다 용이하게 얻을 수 있다.
도면의 간단한 설명
도 1 은 본 발명의 일 실시형태로서의 n 형 트랜지스터의 개요를 모식적으로 나타내는 단면도이다.
도 2 는 본 발명의 일 실시형태로서의 n 형 트랜지스터의 제조 방법에 대하여 나타내는 것으로, 도 2(a) 및 도 2(b) 는 각각 카본 나노 튜브를 사용한 채널의 제조 방법의 각 공정에 있어서의 조작을 설명하기 위한 모식적인 단면도이다.
도 3 은 본 실시형태의 n 형 트랜지스터의 제조 방법을 설명하기 위하여, 소스 전극 및 드레인 전극의 형성시의 상태를 설명하기 위한 모식적인 단면도이다.
도 4 는 본 발명의 일 실시형태로서의 n 형 트랜지스터용 채널의 제조 방법에 대하여 설명하는 것으로, 도 4(a) 및 도 4(b) 는 각각, 열 CVD 법에 의해 질소 화합물막을 형성하는 경우에 사용하는 장치의 일례로서 대기압형 열 CVD 장치를 사용하여 질소 화합물막을 형성하는 경우의 상태를 설명하는 모식적인 개략도이다.
도 5 는 본 발명의 일 실시형태로서의 n 형 트랜지스터 센서의 구성을 모식적으로 나타내는 단면도이다.
도 6 은 본 발명의 실시예 1 에 대하여 설명하는 것으로, 도 6(a) ∼ 도 6(d) 는 모두, 채널에 카본 나노 튜브를 사용한 나노 튜브 트랜지스터의 제조 공정에 대하여 설명하는 모식적인 단면도이다.
도 7 은 본 발명의 실시예 1 에 대하여 설명하는 것으로, 질화실리콘의 보호막 (질소 화합물막) 의 형성에 사용한 장치의 요부 구성을 모식적으로 나타내는 도면이다.
도 8 은 본 발명의 실시예 1에서 제조한, 질화실리콘의 보호막을 갖는 백 게이트형 카본 나노 튜브 트랜지스터의 모식적인 개략도이다.
도 9 는 본 발명의 실시예 1에 있어서, 질화실리콘의 보호막을 성막하기 전후에 있어서의 드레인 전류 (IDS) - 게이트 전압 (VGS) 특성에 대하여 나타내는 그래프이다.
도 10 은 본 발명의 실시예 2에서 제조한, 질화실리콘의 보호막 (게이트 절연막) 을 갖는 톱 게이트형의 카본 나노 튜브 트랜지스터 단면의 모식적인 개략도이다.
도 11 은 본 발명의 실시예 2에 있어서, 백 게이트를 사용한 경우 및 톱 게이트를 사용한 경우 각각의 게이트 전압 - 드레인 전류 특성을 나타내는 그래프이다.
도 12 는 본 발명의 실시예 3에서 제조한 트랜지스터 센서의 모식적인 상면 도이다.
도 13 은 본 발명의 실시예 3에서 제조한 트랜지스터에 대하여 설명하는 것으로, 도 12 의 트랜지스터 센서를 A - A 면으로 자른 단면에 대하여, 그 채널 근방을 확대하여 모식적으로 나타내는 단면도이다.
도 14 는 본 발명의 실시예 3에서 사용한 검출 장치의 개요를 모식적으로 나타내는 도면이다.
도 15 는 본 발명의 실시예 3에 있어서, 돼지 혈청 알부민의 용액을 웰에 적하하였을 때의 드레인 전류의 시간 변화를 나타내는 그래프이다.
부호의 설명
1, 1', 1'' n 형 트랜지스터
2 소스 전극
3 드레인 전극
4, 4' 게이트 전극
5 채널 (나노 튜브형 구조체, n 형 채널)
5' 채널 (나노 튜브형 구조체, p 형 채널)
6 질소 화합물의 막
7 기판
8 촉매
9 열 CVD 장치
10 노 (석영로)
11 히터
12 소자
13 검출해야 할 물질 (검출 대상)
14 특정 물질
15, 15' n 형 트랜지스터 센서
16 액 고임부
17 절연막
18 스테이지
19 레지스트막
20 홀
21 웰
22 반도체 파라미터 애널라이저
23 은/염화은 참조 전극
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 대하여 실시형태를 나타내어 설명하지만, 본 발명은 이하의 실시형태로 한정되는 것은 아니고, 본 발명의 요지를 벗어나지 않는 범위에서 임의로 조합하여 실시할 수 있다.
[I. n 형 트랜지스터]
도 1 은 본 발명의 n 형 트랜지스터의 일 실시형태에 대하여, 그 개요를 모식적으로 나타내는 단면도이다.
도 1 에 나타내는 바와 같이, 본 실시형태의 n 형 트랜지스터 (1) 는 소스 전극 (2) 과, 드레인 전극 (3) 과, 게이트 전극 (4) 과, 나노 튜브형 구조체로 형성된 n 형의 반도체적 특성을 나타내는 채널 (이하 적절히,「n 형 채널」이라고 한다; 5) 과, n 형 채널 (5) 상에 직접 형성된 질소 화합물의 막 (이하 적절히,「질소 화합물막」이라고 한다 ; 6) 을 구비한다. 또, 통상, 이들은 기판 (7) 에 형성된다.
(1. 기판)
기판 (7) 은, 절연성을 갖는 기판이면 임의의 소재로 형성된 기판을 사용할 수 있지만, 통상적으로는 절연성 기판 또는 절연된 반도체 기판을 사용한다. 또한, 본 명세서에 있어서 절연성이라는 경우는 특별히 언급하지 않는 한 전기 절연성을 가리키고, 절연체라는 경우에는 특별히 언급하지 않는 한 전기 절연체를 가리킨다.
절연성 기판은 절연체로 형성된 기판이다. 절연성 기판을 형성하는 절연체의 구체예로는, 산화실리콘, 질화실리콘, 산화알루미늄, 산화티탄, 불화칼슘, 아크릴 수지, 폴리이미드, 테플론 (등록 상표) 등을 들 수 있다. 또한, 절연체는 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 조합 및 비율로 병용해도 된다.
또, 반도체 기판은 반도체로 형성된 기판이다. 반도체 기판을 형성하는 반도체의 구체예로는, 실리콘, 갈륨비소, 질화갈륨, 산화아연, 인듐인, 탄화실리콘 등을 들 수 있다. 또한, 반도체는 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 조합 및 비율로 병용해도 된다.
또한, 반도체 기판을 절연하는 방법은 임의적이지만, 통상적으로는, 절연체로 피복하여 절연하는 것이 바람직하다. 반도체 기판 위에 절연막을 형성하여 절연하는 경우, 피복에 사용하는 절연체의 구체예로는, 상기의 절연성 기판을 형성하는 절연체와 동일한 것을 들 수 있다.
또, 기판 (7) 으로서 절연된 반도체 기판을 사용하는 경우에는, 이 반도체 기판은, 게이트 전극 (백 게이트) 으로서 기능시킬 수도 있다. 단, 절연된 반도체 기판을 게이트 전극에 사용하는 경우, 그 기판 (7) 은 전기 저항이 작은 것이 바람직하고, 예를 들어, 고농도로 도너 혹은 액셉터가 첨가되어, 저항율이 낮고 금속적 전도성을 나타내는 반도체를 사용한 반도체 기판이 바람직하다.
또한, 기판 (7) 의 형상은 임의적이지만, 통상적으로는 평판상으로 형성한다. 또, 그 치수에 대해서도 특별히 제한은 없지만, 기판 (7) 의 기계적 강도를 유지하기 위하여 100㎛ 이상인 것이 바람직하다. 또한, 도 1 에서는 절연성 기판을 기판 (1) 으로서 사용하는 예를 나타내고 있다.
(2. 소스 전극, 드레인 전극)
소스 전극 (2) 은, 본 실시형태의 n 형 트랜지스터 (1) 의 캐리어를 공급할 수 있는 전극이면 그 밖에 제한은 없다. 또, 드레인 전극 (3) 은, 본 실시형태의 n 형 트랜지스터 (1) 의 캐리어를 수취할 수 있는 전극이면, 그 밖에 제한은 없다. 따라서, 소스 전극 (2) 및 드레인 전극 (3) 은 공지된 것을 임의적으로 사용할 수 있다. 단, 본 실시형태의 n 형 트랜지스터 (1) 를, 후술하는 본 발명의 n 형 트랜지스터용 채널의 제조 방법을 사용하여, 질소 화합물막 형성 공정을 거쳐 제조하는 경우에는, 당해 제조 방법에서의 질소 화합물막 (6) 의 형성시의 온도 조건보다 높은 내열성을 구비하도록 하는 것이 바람직하다. 또, 소스 전극 (2) 및 드레인 전극 (3) 은, 통상, 동일한 기판 (7) 상에 형성된다.
또, 소스 전극 (2) 및 드레인 전극 (3) 은 각각 임의의 도체로 형성할 수 있고, 구체예로는, 금, 백금, 티탄, 크롬, 탄소, 탄화티탄, 텅스텐, 몰리브덴, 크롬규화텅스텐, 질화텅스텐, 다결정 실리콘 등을 들 수 있다. 또, 소스 전극 (2), 드레인 전극 (3) 을 형성하는 도체는 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 조합 및 비율로 병용해도 된다.
또한, 소스 전극 (2) 및 드레인 전극 (3) 의 치수, 형상, 형성 방법도 임의적이다. 단, 본 실시형태의 n 형 트랜지스터 (1) 의 성능을 향상시키기 위해서는 선단 (채널에 접속된 부분) 의 형상이 가파른 형상인 것이 바람직하다.
(3. 게이트 전극)
게이트 전극 (4) 은 본 실시형태의 n 형 트랜지스터 (1) 의 n 형 채널 (5) 에 게이트 전압을 인가할 수 있고, 소스 전극 (2), 드레인 전극 (3) 및 n 형 채널 (5) 과 전기적으로 절연되어 있는 것이면 그 밖에 제한은 없고, 본 발명의 효과를 현저하게 해치지 않는 한 임의의 것을 사용할 수 있다.
따라서, 게이트 전극 (4) 을 구성하는 도체는 임의적이고, 예를 들어, 금, 백금, 티탄, 탄화티탄, 텅스텐, 규화텅스텐, 질화텅스텐, 알루미늄, 몰리브덴, 크롬, 다결정 실리콘 등으로 형성할 수 있다. 또한, 게이트 전극 (4) 의 재료인 도체는 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 조합 및 비율로 병용 해도 된다.
또, 게이트 전극 (4) 의 형상도 임의적이다.
또한, 게이트 전극 (4) 을 형성하는 위치도 임의적이다. 단, 통상적으로는, 게이트 전극 (4) 은 대응하는 소스 전극 (2) 및 드레인 전극 (3) 이 설치된 기판 (7) 에 대하여, n 형 채널 (5) 과 반대의 면에 고정된 게이트 전극 (4) 인 백 게이트, n 형 채널 (5) 과 동일한 면에서 n 형 채널 (5) 의 근방에 형성된 게이트 전극 (7) 인 사이드 게이트, 그리고 질소 화합물막 (6) 을 개재시켜 n 형 채널 (5) 상에 형성된 톱 게이트 중 어느 하나로서 형성된다.
그 중에서도, 게이트 전극 (4) 은 톱 게이트로서 형성하는 것이 바람직하다. 나노 튜브형 구조체를 n 형 채널 (5) 로서 사용한 n 형 트랜지스터는, 제조 프로세스가 용이하기 때문에, 통상적으로는, 게이트 전극 (4) 으로서 기판 (7) 이면으로부터 게이트 전압을 인가하는 백 게이트형이 주류이다. 그러나, 백 게이트형에서는, 동일 기판 (7) 상에 2 이상의 n 형 트랜지스터 (1) 를 형성한 경우에 기판 (7) 상의 모든 n 형 트랜지스터에 동시에 게이트 전압을 인가한다. 이 점에서, 장래적인 집적화 등을 생각하는 데에 있어서는, n 형 트랜지스터 (1) 의 n 형 채널 (5) 하나하나에 전압을 인가할 수 있는 톱 게이트형의 n 형 트랜지스터가 바람직하기 때문이다.
또, 본 실시형태의 n 형 트랜지스터 (1) 에 있어서는, 게이트 전극 (4) 을 톱 게이트로서 형성함으로써, 본 실시형태의 n 형 트랜지스터 (1) 를 센서에 사용한 경우의 센싱 능력을 향상시킬 수 있는 점에서도, 게이트 전극 (4) 은 톱 게이트 로서 형성하는 것이 바람직하다. 또한, 상기의 센싱 능력의 향상은, 절연막을 얇게 하고, 또, 절연막으로서 고 유전율의 막을 사용함으로써, 상호 컨덕턴스 (게이트 전압에 대한 드레인 전류의 변화율) 가 향상되어, 게이트 절연막 표면에서의 전하 밀도에 의한 전위의 변화를 고감도로 검출할 수 있게 되었기 때문에 얻어지는 것으로 추찰된다. 도 1 에 있어서도, 게이트 전극 (4) 은 톱 게이트로서 구성되어 있는 것으로 한다.
단, 본 실시형태의 n 형 트랜지스터 (1) 를, 예를 들어 이온 감응성 전계 효과 트랜지스터 (ISFET) 등의 센서로서 사용하는 경우에는, 통상, n 형 트랜지스터 (1) 에는 게이트 전극 (4) 을 형성하지 않고 절연막 (예를 들어, 질소 화합물막 (6) 등) 에 검체액을 직접 접촉시키고, 참조 전극 (도시 생략) 을 사용하여 검체액을 통하여 n 형 채널 (5) 에 전압을 인가하도록 한다. 금속과 같이 자유 전자 밀도가 큰 것으로 형성한 부재 (여기에서는, 게이트 전극 (4)) 가 검체에 접촉되면, 센싱 능력을 충분히 발휘할 수 없게 될 우려가 있기 때문이다.
또, 게이트 전극 (4) 의 형성은, 질소 화합물막 (6) 을 형성하기 전후의 어느 쪽에서 실시해도 되지만, 게이트 전극 (4) 을 톱 게이트 또는 백 게이트로서 형성하는 경우, 통상적으로는, n 형 채널 (5) 및 질소 화합물막 (6) 의 형성 후에 게이트 전극을 형성하는 것이 바람직하다. 한편, 게이트 전극 (4) 을 사이드 게이트로서 형성하는 경우, 통상적으로는, 채널 (p 형, n 형 모두 포함한다) (5) 및 질소 화합물막 (6) 의 형성 전에 게이트 전극을 형성하는 것이 바람직하다. 이들은, 게이트 전극 (4) 의 형성을 간단하게 실시하기 위해서이다.
또한, 게이트 전극 (4) 의 치수 및 형상은 임의적이다. 단, 게이트 전극 (4) 은 가능한 한 n 형 채널 (5) 에 가까운 위치에 설치하는 것이 바람직하다.
또, 게이트 전극 (4) 은, 1 개만을 단독으로 형성해도 되고, 2 개 이상 형성해도 된다. 따라서, 예를 들어 게이트 전극 (4) 으로서, 톱 게이트, 사이드 게이트 및 백 게이트 중 2 개 이상을 조합하여 사용할 수도 있다.
또한, 게이트 전극 (4) 의 형성 방법도 임의적이지만, 통상적으로는, 포토리소그래피법을 사용하여 패터닝함으로써 형성한다.
(4. n 형 채널)
일반적으로, 트랜지스터에 있어서, 채널은 소스 전극 (2) 및 드레인 전극 (3) 사이에 형성되고, 소스 전극 (2) 및 드레인 전극 (3) 사이의 전류의 통로가 될 수 있도록 한 것이다. 본 실시형태의 n 형 트랜지스터 (1) 에 있어서는, n 형 채널 (5) 로서, 그 반도체 특성이 n 형을 나타내는 나노 튜브형 구조체를 사용한다. 여기서, 나노 튜브형 구조체란 나노 스케일의 튜브상의 구조체를 말하고, 통상, 그 길이 방향으로 직교하는 단면의 직경이 0.4㎚ 이상 50㎚ 이하인 것을 말한다.
나노 튜브형 구조체는 전하 수송체로서 사용할 수 있고, 직경이 수 나노미터의 일차원 양자 세선 구조를 갖기 때문에, 이것을 n 형 트랜지스터 (1) 의 n 형 채널 (5) 에 사용한 경우에는, 종래의 트랜지스터에 비해 그 게이트 용량이 현저하게 저감된다. 따라서, 후술하는 본 발명의 n 형 트랜지스터 센서 등의 센서에 본 실시형태의 n 형 트랜지스터 (1) 를 적용한 경우, 특정 물질 및 검출 대상 물질 사 이의 상호 작용에 의해 발생하는 게이트 전압의 변화는 매우 커져, n 형 채널 (5) 에 존재하는 하전 입자의 밀도의 변화는 현저하게 커진다.
나노 튜브형 구조체의 구체적인 예는, 카본 나노 튜브, 질화 붕소 나노 튜브, 티타니아 나노 튜브 등을 들 수 있다. 종래의 기술에서는, 반도체 미세 가공 기술을 사용하여도 10㎚ 급의 채널 형성은 곤란하였으나, 이들 나노 튜브형 구조체를 사용함으로써, 종래보다 미세한 n 형 채널 (5) 을 형성할 수 있다.
또, 나노 튜브형 구조체의 구체적인 형상에 특별히 제한은 없지만, 예를 들어, 구조체의 길이 방향의 길이와, 이것에 수직인 방향 중 가장 긴 일 방향의 길이의 비가 10 이상 10000 이하의 범위에 있는 형상을 들 수 있다. 또, 로드 형상 (단면 형상이 대략 원형), 리본 형상 (단면 형상이 편평한 대략 스퀘어형) 등의 각 형상을 포함한다.
또한, n 형 채널 (5) 은, 실온에 있어서 소스 전극 (2) 및 드레인 전극 (3) 사이에 느슨한 상태로 형성되어 있는 것이 바람직하다. 이로써, 온도 변화에 의해 n 형 채널 (5) 이 파손될 가능성을 작게 할 수 있다.
또, n 형 채널 (5) 의 수는 임의적이며, 1 개일 수도 있고, 2 개 이상이어도 된다. 또한, n 형 채널 (5) 과 조합하여 p 형 채널도 사용하도록 해도 된다.
또, 본 실시형태의 n 형 트랜지스터 (1) 에 있어서는, n 형 채널 (5) 은 n 형의 반도체적 특성을 나타낸다. 여기서, 채널 (5) 이 n 형의 반도체적 특성을 나타낸다는 것은, 실온 대기 중에서 게이트 전압을 -5V 부터 +5V 까지 스위프시키면서 인가하여, 소스 전극 (2) 과 드레인 전극 (3) 사이에 드레인 전압을 0.1V 인 가하였을 때에 채널 (5) 에 흐르는 드레인 전류가 게이트 전압의 증가에 수반하여 증가하는지 감소하는지 판정함으로써 확인할 수 있다. 구체적으로는, 상기 조작의 결과, 드레인 전류가 증가하면 n 형의 반도체적 특성을, 감소하면 p 형의 반도체적 특성을 당해 채널 (5) 이 나타내고 있는 것으로 확인할 수 있다.
n 형의 반도체적 특성을 나타내는 n 형 채널 (5) 을 구비함으로써, 본 실시형태의 n 형 트랜지스터 (1) 는 p 형의 반도체 특성을 나타내는 채널을 사용한 p 형 트랜지스터와 조합하여 상보형 회로를 제조할 수 있다. 이 상보형 회로는 에너지 효율이 양호하고, 저소비 전력으로 집적화에는 없어서는 안될 회로이다. 또, p - n 접합 (다이오드) 을 제조할 수도 있게 된다.
그런데, 일반적으로, 채널 (n 형 채널 (5) 을 포함한다) 의 구성에 의해, 트랜지스터는 전계 효과 트랜지스터 (FET) 와 단일 전자 트랜지스터 (SET) 로 나눌 수 있다. 양자의 차이는, 채널이 양자 도트 구조를 갖고 있는지에 따라 구별되고, 채널이 양자 도트 구조를 갖지 않은 트랜지스터는 전계 효과 트랜지스터가 되고, 채널이 양자 도트 구조를 갖는 트랜지스터는 단일 전자 트랜지스터가 된다. 따라서, n 형 채널 (5) 을 형성하는 경우에는, 본 실시형태의 n 형 트랜지스터 (1) 를 전계 효과 트랜지스터와 단일 전자 트랜지스터 중 어느 것으로 할 것인가에 따라, 형성하는 n 형 채널 (5) 을 선택하는 것이 바람직하다.
이하, 전계 효과 트랜지스터의 채널 (이하 적절히,「FET 채널」이라고 한다) 과, 단일 전자 트랜지스터의 채널 (이하 적절히,「SET 채널」이라고 한다) 에 대하여 각각 설명한다. 또한, FET 채널과 SET 채널을 구별하지 않고 가리키는 경 우, 단순히「채널」이라고 한다. 또, 상기 서술한 바와 같이 전계 효과 트랜지스터와 단일 전자 트랜지스터는 채널에 따라 구별할 수 있기 때문에, FET 채널을 갖는 트랜지스터는 전계 효과 트랜지스터이고, SET 채널을 갖는 트랜지스터는 단일 전자 트랜지스터로 인식해야 한다.
FET 채널은, 전계 효과 트랜지스터에 있어서, 전류의 통로로서 기능하게 된다.
또한, 나노 튜브형 구조체는, 그 카이라리티 (chirarity) 에 따라 반도체적인 전기적 성질 및 금속적인 전기적 성질의 양방을 나타내는데, 본 실시형태의 n 형 트랜지스터의 n 형 채널을 FET 채널로 하는 경우, 나노 튜브형 구조체는 그 전기적 성질로서 반도체적 성질을 갖는 것이 보다 바람직하다. 또한, 나노 튜브형 구조체가 금속적인지 반도체적인지를 확인하는 수법의 예로는, 라만 분광법으로 카본 나노 튜브의 카이라리티를 결정함으로써 확인하는 수법이나, 주사 터널 현미경 (STM) 분광법을 사용하여 카본 나노 튜브의 전자 상태 밀도를 측정함으로써 확인하는 수법을 들 수 있다.
한편, SET 채널도 FET 채널과 마찬가지로, 단일 전자 트랜지스터에 있어서 전류의 통로로서 기능하게 된다.
단, FET 채널과 달리, SET 채널은 양자 도트 구조를 갖는다. 따라서, SET 채널은 양자 도트 구조를 갖는 물질로 형성하게 된다. 이 때문에, 나노 튜브형 구조체 중에서도, 양자 도트 구조를 갖는 나노 튜브형 구조체로 SET 채널을 형성한다. 그 구체예를 들면, 결함을 도입한 카본 나노 튜브를 SET 채널로서 사용할 수 있다. 자세하게는, 결함과 결함 사이에 통상 0.1㎚ 이상 50㎚ 이하의 양자 도트 구조를 갖는 카본 나노 튜브를 SET 채널로서 사용할 수 있다.
상기의 양자 도트 구조를 갖는 카본 나노 튜브에 제한은 없고, 본 발명의 효과를 현저하게 해치지 않는 한 임의의 것을 사용할 수 있으나, 예를 들어, 결함을 갖지 않는 카본 나노 튜브에, 수소, 산소, 아르곤 등의 분위기 가스 중에서의 가열, 혹은 산 용액 등 중에서의 자비 (煮沸) 등의 화학적 처리를 실시함으로써 결함을 도입하여 제조한 것 등을 사용할 수 있다.
나노 튜브형 구조체에 결함을 도입함으로써, 나노 튜브형 구조체 내에, 결함과 결함 사이에 영역이 수 나노미터의 크기를 갖는 양자 도트 구조가 형성되고, 또한 게이트 용량은 저감된다. 양자 도트 구조를 갖는 나노 튜브형 구조체에 있어서는, 양자 도트 구조 내로의 전자의 유입이 제한되는 쿨롱브록케이드 현상이 발생하기 때문에, 그러한 나노 튜브형 구조를 n 형 채널에 사용하면 단일 전자 트랜지스터가 실현된다.
또, SET 채널이 FET 채널과 상이한 또 하나의 점으로는, 나노 튜브형 구조체를 SET 채널로서 사용하는 경우, 그들은 전기적 특성으로서 금속적 성질을 갖는 것이 바람직하다. 또한, 나노 튜브형 구조체가 금속적인지 반도체적인지를 확인하는 수법의 예로는, FET 채널의 설명에 있어서 상기 서술한 것과 동일한 수법을 사용할 수 있다.
(5. 질소 화합물막)
질소 화합물막 (6) 은, n 형 채널 (5) 상에 직접 형성된 질소 화합물의 막이 다.
질소 화합물막 (6) 을 형성하는 질소 화합물은 질소를 함유하는 절연성의 화합물이면 그 밖에 제한은 없고, 본 발명의 효과를 현저하게 해치지 않는 한 임의적이지만, 예를 들어, 질화붕소, 질화알루미늄, 질화실리콘을 사용할 수 있다. 그 중에서도 질화실리콘이 바람직하다. 또한, 질소 화합물은 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 조합 및 비율로 병용해도 된다.
또한, 질소 화합물막 (6) 은 n 형 트랜지스터 (1) 의 고성능화의 관점에서는, 가능한 한 비유전율이 높은 재료로 형성되는 것이 바람직하다. 구체적으로는, 비유전율이 통상 3 이상, 바람직하게는 7 이상인 것이 바람직하다. 이로써, 질소 화합물막 (6) 을 절연층으로서 기능시킬 수 있게 된다.
또, 질소 화합물막 (6) 의 두께에 특별히 제한은 없고, 본 발명의 효과를 현저하게 해치지 않는 한 임의적이다. 단, 질소 화합물막 (6) 은, n 형 트랜지스터 (1) 의 고성능화를 위해서는, 채널 상의 질소 화합물막은 리크 전류가 문제가 되지 않는 범위에서 가능한 한 얇게 형성하는 것이 바람직하다. 단, 지나치게 얇으면 터널 전류 등에 의한 리크 전류가 현저하게 증대될 우려가 있으므로, 통상 0.5㎚ 이상, 바람직하게는 1㎚ 이상, 보다 바람직하게는 2㎚ 이상으로 하는 것이 바람직하다.
또한, 질소 화합물막 (6) 은 다른 막을 개재시키지 않고 직접 n 형 채널 (5) 표면에 형성되도록 한다. 이때, n 형 채널 (5) 표면의 적어도 일부에 직접 형성할 수 있으면 된다. 단, n 형 채널 (5) 표면 전체에 직접 질소 화합물막 (6) 을 형성하는 것이 보다 바람직하다. 이로써, n 형 채널 (5) 이 산소로부터 보호되어 안정된 n 형의 채널로 할 수 있다.
그러나, 후술하는 질소 화합물막 형성 공정을 실시함으로써 질소 화합물막 (6) 을 형성하는 경우, 형성되는 질소 화합물막 (6) 은, 통상, n 형 채널 (5) 의 상부 및 측부에만 형성되고, 그 하부에는 형성되지 않는다. 이것은, 열 CVD 법 (열화학 기상 퇴적법) 에 의해 질소 화합물막을 형성하면, 질소 화합물을 퇴적시킴으로써 질소 화합물막 (6) 을 형성하게 되므로, n 형 채널 (5) 에 차단됨으로써 n 형 채널 (5) 의 하부에는 질소 화합물이 퇴적되지 않게 되어 있기 때문이다. 이러한 경우라도, 질소 화합물막 (6) 은 n 형 채널 (5) 을 산소로부터 보호할 수 있어, n 형 채널 (5) 의 반도체적인 특성을 n 형으로 유지할 수 있다.
또, 질소 화합물막 (6) 은, 소스 전극 (2) 이나 드레인 전극 (3) 의 절연막으로서, 이들 양 전극의 표면의 일부 또는 전부에도 형성하도록 해도 된다.
또, 질소 화합물막 (6) 에는, 질소 화합물 이외의 성분이 함유되어 있어도 된다. 이들 외의 성분으로는, 예를 들어, 탄소, 수소, 암모니아, 염소, 산소, 아르곤, 헬륨 등을 들 수 있다. 이들이 질소 화합물막 (6) 에 함유되어 있음으로써, 질소 화합물막 (6) 의 유전율의 제어가 가능해진다는 이점이 있다. 단, 질소 화합물막 (6) 은 주로 질소 화합물에 의해 형성되어 있는 것이 바람직하고, 구체적으로는, 질소 화합물막 (6) 의 통상 50 원자％ 이상, 바람직하게는 80 원자％ 이상, 보다 바람직하게는 90 원자％ 이상이 질소 화합물에 의해 형성되도록 하는 것이 바람직하다. 또한, 상한은 임의적이지만, 이론적으로는 100 원자％ 이 하이다.
특히, 질소 화합물막 (6) 은, 그 산소 함유율이 통상 10 원자％ 이하, 바람직하게는 8 원자％ 이하, 보다 바람직하게는 7 원자％ 이하이다. 질소 화합물막 (6) 의 산소 함유율이 지나치게 크면 산소가 나노 튜브의 전도성에 영향을 주어 전도성 제어가 어려워질 우려가 있다. 또한, 질소 화합물막 (6) 의 산소 함유율의 하한은 이론적으로는 0 원자％ 이지만, 통상 1 원자％ 이상이다. 또, 이와 같이 산소 함유율이 작은 질소 화합물막 (6) 은 후술하는 질소 화합물막 형성 공정에 의해 질소 화합물막 (6) 을 형성한 경우에 얻을 수 있다.
또, 질소 화합물막 (6) 은 그 수소 함유율이 통상 5 원자％ 이상, 바람직하게는 7 원자％ 이상, 보다 바람직하게는 8 원자％ 이상, 또, 통상 20 원자％ 이하, 바람직하게는 15 원자％ 이하, 보다 바람직하게는 10 원자％ 이하이다. 질소 화합물막 (6) 의 수소 함유율이 지나치게 작으면, 수소의 환원 작용에 의한 산소의 나노 튜브의 전도성에 주는 영향을 억제하는 것이 어려워질 우려가 있고, 지나치게 크면 질소 화합물막에 내재하는 스트레스가 커져 박리 등이 발생할 우려가 있다. 또한, 수소를 상기와 같은 범위에서 함유하는 질소 화합물막은, 후술하는 질소 화합물막 형성 공정에 의해 얻을 수 있다.
또한, 질소 화합물막 (6) 은 절연성을 갖기 때문에 절연막으로서 사용할 수 있고, 이로써, n 형 채널 (5) 이 톱 게이트 (4) 나 배선 등에 접촉하여 단락이 발생하는 것을 방지할 수 있다.
또한, 질소 화합물막 (6) 은 n 형 채널 (5) 표면뿐만 아니라, 기판 (7), 소 스 전극 (2), 드레인 전극 (3) 및 게이트 전극 (4) 의 표면 등에 대해서도, 본 발명의 효과를 현저하게 해치지 않는 범위에서 임의로 형성하도록 해도 된다.
(6. 그 외의 부재)
본 실시형태의 n 형 트랜지스터 (1) 에는 상기의 소스 전극 (2), 드레인 전극 (3), 게이트 전극 (4), n 형 채널 (5) 및 질소 화합물막 (6) 이외에도, 다른 부재, 막 등을 형성하도록 해도 된다.
예를 들어, 기판 (7) 의 표면이나, 질소 화합물막 (6) 의 표면에 그 외의 절연막을 형성하도록 해도 된다. 이들 절연막은 채널 (5) 이나 각 전극 (2, 3, 4) 등을 보호하거나, 채널 (5) 에 의해 확실하게 전류를 흐르도록 하기 위한 것이다. 이러한 절연막은 절연성의 임의의 재료로 형성할 수 있으나, 예를 들어, 포토레지스트 (감광성 수지), 아크릴 수지, 에폭시 수지, 폴리이미드, 테플론 (등록 상표) 등의 고분자 재료, 아미노프로필에톡시실란 등의 자기 조직화막, PER-플루오로폴리에테르, 폼블린 (상품명) 등의 루브리칸트, 풀러린류 화합물, 혹은 산화실리콘, 불화규산염 유리, HSQ (Hydrogen SilsesQuioxane), MLQ (Methyl LisesQuioxane), 다공질 실리카, 질화실리콘, 산화알루미늄, 산화티탄, 불화칼슘, 다이아몬드 박막 등의 무기 물질을 사용할 수 있다. 또, 이들은 1 종을 단독으로 사용해도 되고, 또 2 종 이상을 임의의 조합 및 비율로 병용해도 된다.
(7. 효과)
본 실시형태의 n 형 트랜지스터 (1) 에 의하면, 나노 튜브형 구조체를 n 형 채널 (5) 에 사용한 새로운 n 형 트랜지스터를 제공할 수 있다.
또, 본 실시형태의 n 형 트랜지스터 (1) 는 공기 중에서 안정적이기 때문에, 경시적으로 공기 중의 산소에 의해 n 형 채널 (5) 이 p 형의 반도체적 특성을 나타내게 되는 것을 억제할 수 있다. 또한, 여기서 대기 중에서 안정적이라는 것은, 온도 26℃, 상대 습도 26％ 의 대기 중에, 질소 화합물막 (6) 의 형성 후, 통상 1 주간 이상, 바람직하게는 1 개월 이상, 보다 바람직하게는 1 년 이상, 더욱 바람직하게는 10 년 이상 방치한 후에 백 게이트를 제조하여, 그 반도체 특성을 평가하여도 n 형의 반도체적 특성을 나타내는 것을 말한다.
또한, 본 실시형태의 n 형 트랜지스터는, 종래보다 내열성이 우수하다. 종래, 유기 분자나 고체 전해질을 사용하여 n 형 트랜지스터를 제조하였던 경우에는 유기 분자나 고체 전해질은 내열성이 충분하지 않기 때문에 n 형 트랜지스터도 충분한 내열성을 구비하고 있지 않았다. 그러나, 본 실시형태의 n 형 트랜지스터 (1) 는, 그 n 형 채널 표면을 덮는 질화실리콘 등의 질소 화합물이 내열성이 우수하기 때문에, 예를 들어 1200℃ 정도까지의 우수한 내열성을 발휘할 수 있는 것이다.
또, 본 실시형태의 n 형 트랜지스터 (1) 에 있어서는, 종래 사용되어 온 산소를 함유하는 보호막을 사용하지 않고, 질소 화합물로 이루어지는 질소 화합물막 (6) 을 사용하여 n 형 채널 (5) 을 보호하도록 하고 있기 때문에, 다양한 이점을 얻을 수도 있다.
예를 들어, 질소 화합물막 (6) 중에 산소가 존재하지 않는, 혹은, 소정치 이하밖에 존재하지 않음으로써, n 형 채널 (5) 의 n 형의 반도체적 특성을 안정적인 상태에서 유지할 수 있다는 이점을 얻을 수 있다. 이와 같이, 본 실시형태의 n 형 트랜지스터 (1) 를, 소스 전극 (2) 과, 드레인 전극 (3) 과, 게이트 전극 (4) 과, 그 소스 전극 (2) 및 드레인 전극 (3) 사이에 형성된 나노 튜브형 구조체로 형성된 n 형의 채널 (5) 과, 그 채널 (5) 상에 직접 형성된 산소를 소정치 이하밖에 함유하지 않는 절연체의 막 (즉, 질소 화합물막) (6) 을 구비하여 구성하도록 하는 것은, 많은 이점을 얻을 수 있는 우수한 기술이다.
[II. 제조 방법]
본 발명의 n 형 트랜지스터용 채널의 제조 방법에서는, p 형 반도체적인 특성을 나타내는 채널인 나노 튜브형 구조체에, 열 CVD 법에 의해 소정의 조건하에서 질소 화합물의 막을 직접 형성시키는 공정 (질소 화합물막 형성 공정) 을 실시함으로써, 상기의 p 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 반도체적인 특성을 n 형으로 바꿈과 함께, 나노 튜브형 구조체의 표면에 본 발명에 관련된 질소 화합물막을 형성하여, n 형 트랜지스터용 채널을 얻을 수 있다.
따라서, 상기의 질소 화합물막 형성 공정을 거침으로써, p 형 반도체적인 특성을 갖는 나노 튜브형 구조체를 갖는, 트랜지스터 또는 그 제조 도중의 소자 (기판에 소스 전극, 드레인 전극, 게이트 전극 중 일부를 구비한 것 등) 로부터, n 형 채널을 구비한 트랜지스터를 제조할 수 있다. 이 방법을, 이하 적절히「본 발명의 n 형 트랜지스터의 제조 방법」이라고 한다.
이하, 본 발명의 n 형 트랜지스터용 채널의 제조 방법과 함께, 본 발명의 n 형 트랜지스터의 제조 방법에 대하여, 일 실시형태를 나타내어 설명한다.
[1. p 형 채널의 준비]
본 실시형태의 n 형 트랜지스터를 제조하기 위해서는, 먼저 p 형의 반도체적 특성을 나타내는 나노 튜브형 구조체의 채널 (이하 적절히,「p 형 채널」이라고 한다) 을 구비한 트랜지스터 또는 그 제조 도중의 소자를 준비한다. 구체적 방법은 임의적이지만, 예를 들어 p 형 채널을 형성하는 나노 튜브형 구조체로서 카본 나노 튜브를 사용하는 경우에는, 이하에 나타내는 공정에 의해 준비할 수 있다.
[1-1. p 형 채널의 형성]
도 2(a), 도 2(b) 는, 카본 나노 튜브를 사용한 채널의 제조 방법의 각 공정에 있어서의 조작을 설명하기 위한 모식적인 단면도이다. 또한, 도 2(a) 및 도 2(b) 에 있어서, 도 1 과 실질적으로 동일한 것을 나타내는 부호는, 도 1 과 동일한 것을 사용하는 것으로 한다.
채널의 형성 방법에 제한은 없고 임의적이지만, n 형 채널 (5) 로서 사용하는 카본 나노 튜브는, 통상, 그 위치와 방향을 제어하여 형성한다. 이 때문에, 통상적으로는 포토리소그래피법 등에 의해 패터닝한 촉매 (성장 촉매) (8) 를 이용하여, 카본 나노 튜브의 성장 위치와 방향을 제어하여 제조한다. 구체적으로는, 예를 들어, 이하의 공정 (1) ∼ (4) 를 실시하여, 카본 나노 튜브로 이루어지는 p 형 채널을 형성할 수 있다. 또한, 도 2(a) 및 도 2(b) 에 있어서는, p 형 채널과 카본 나노 튜브는 동일한 것을 나타내고 있기 때문에, 양자를 동일한 부호 5' 로 나타낸다.
공정 (1) : 기판 (7) 상에 포토레지스트 (도시 생략) 를 패터닝한다.
공정 (2) : 금속의 촉매 (8) 를 증착한다.
공정 (3) : 리프트 오프를 실시하여 촉매 (8) 의 패턴을 형성한다. {도 2(a)}
공정 (4) : 원료 가스를 흐르게 하여, 열 CVD 법에 의해 촉매 (8) 간에 카본 나노 튜브 (5') 를 형성한다. {도 2(b)}
이하, 각 공정에 대하여 설명한다.
먼저, 공정 (1) 에 있어서, 카본 나노 튜브 (5') 를 형성하고자 하는 위치 및 방향에 따라 형성할 패턴을 결정하고, 그 패턴에 맞추어 기판 (7) 상에 포토레지스트로 패터닝한다.
다음으로, 공정 (2) 에 있어서, 패터닝한 기판 (7) 의 표면에, 촉매 (8) 가 되는 금속을 증착한다. 촉매 (8) 가 되는 금속의 예로는, 철, 니켈, 코발트 등의 전이 금속, 혹은 그들의 합금 등을 들 수 있다.
이어서, 공정 (3) 에 있어서, 도 2(a) 에 나타내는 바와 같이, 촉매 (8) 의 증착 후, 리프트 오프를 실시한다. 리프트 오프에 의해, 포토레지스트는 기판 (7) 으로부터 제거되기 때문에, 포토레지스트 표면에 증착된 촉매도 함께 기판 (7) 으로부터 제거된다. 이로써, 공정 (1) 에서 형성한 패턴에 맞추어 촉매 (8) 의 패턴이 형성된다.
마지막으로, 공정 (4) 에 있어서, 도 2(b) 에 나타내는 바와 같이, CVD 로에서, 고온에서 메탄 가스나 알코올 가스 등의 나노 튜브용 원료 가스를 흐르게 하여, 촉매 (8) 와 촉매 (8) 사이에 카본 나노 튜브 (5') 를 형성한다. 고온에 서, 촉매 (8) 는 직경 수 ㎚ 의 미립자상이 되고, 이것을 핵으로 하여 카본 나노 튜브 (5') 가 성장한다. 또한, 여기서 고온이란 300℃ 이상 1200℃ 이하를 가리킨다.
이상과 같이, 공정 (1) ∼ 공정 (4) 에 의해 카본 나노 튜브 (5') 를 형성할 수 있다.
또, 본 실시형태의 n 형 트랜지스터 (1) 를 단일 전자 트랜지스터로서 제조하는 경우에는, 이 후의 공정에 있어서, 카본 나노 튜브 (5') 에 산화 처리에 의해 결함을 도입하여 양자 도트를 제조하도록 해도 된다. 이로써, SET 채널을 제조할 수 있다.
형성된 카본 나노 튜브 (5') 는, 이 단계에서는, 통상, 채널로서 사용한 경우에 p 형의 반도체적 특성을 나타내는 p 형 채널 (5') 로서 기능하게 되어 있다.
[1-2. 소스 전극 및 드레인 전극의 형성]
다음으로, 도 3 에 나타내는 바와 같이, 카본 나노 튜브 (5') 의 양단에 오믹 전극 등을 사용하여 소스 전극 (2) 및 드레인 전극 (3) 을 형성한다.
소스 전극 (2) 이나 드레인 전극 (3) 의 형성에는 공지된 방법을 임의로 사용할 수 있으나, 일반적으로는, 포토리소그래피법을 사용한다. 이때, 소스 전극 (2) 이나 드레인 전극 (3) 은 카본 나노 튜브 (5') 의 선단에 장착해도 되고, 측면에 장착해도 된다. 또, 소스 전극 (2) 이나 드레인 전극 (3) 의 전극 형성시에, 보다 양호한 전기적 접속을 목적으로 하여, 300℃ ∼ 1000℃ 범위의 열처리를 실시하도록 해도 된다.
또한, 도 3 은 본 실시형태의 n 형 트랜지스터의 제조 방법을 설명하기 위하여, 소스 전극 및 드레인 전극의 형성시의 상태를 설명하기 위한 모식적인 단면도이다. 또, 도 3 에 있어서, 도 1, 도 2(a) 및 도 2(b) 와 실질적으로 동일한 것을 나타내는 부호는, 도 1, 도 2(a) 및 도 2(b) 와 동일한 것을 사용하는 것으로 한다.
[1-3. 게이트 전극의 형성]
또, 적절히, 후술하는 질소 화합물막 형성 공정의 전 또는 후에, 게이트 전극 (4) 을 형성한다. 게이트 전극 (4) 의 형성 방법은 임의적이지만, 예를 들어, 소스 전극 (2) 이나 드레인 전극 (3) 의 형성 방법과 동일하게 하여 형성할 수 있다.
[2. 질소 화합물막 형성 공정]
질소 화합물막 형성 공정에서는, 준비한 p 형 채널 (5') 에, 소정의 조건하, 질소 화합물의 원료 가스의 존재하에서, 열 CVD 법에 의해, p 형 채널 (5') 의 표면에 질소 화합물막 (6) 을 직접 형성하고, 이로써 n 형의 반도체적인 성질을 나타내는 n 형 채널 (5) (즉, n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체) 을 얻는다.
여기서, 질소 화합물막 (6) 을 형성하는 대상인 p 형 채널 (5') 의 상태는, 기판 (7) 상에 p 형 채널 (5') 만이 형성되어 있는 상태의 소자이어도 되고, p 형 채널 (5') 에 소스 전극 (2) 및 드레인 전극 (3) 의 일방 또는 양방이 형성되어 있는 상태의 소자이어도 되고, 또한, p 형 채널 (5'), 소스 전극 (2), 드레인 전극 (3) 및 게이트 전극 (4) 을 구비한 상태의 소자 (즉, p 형의 트랜지스터) 이어도 된다. 통상적으로는, 기판 (7) 상에 p 형 채널 (5') 을 형성하고 그 양단에 소스 전극 (2) 및 드레인 전극 (3) 양방이 형성되어 있는 상태, 또는, 기판 (7) 상에 p 형 채널 (5'), 소스 전극 (2), 드레인 전극 (3) 및 게이트 전극 (4) 을 구비한 상태의 소자에 대하여 질소 화합물막 (6) 을 형성한다.
단, 본 실시형태에 있어서는, 질소 화합물막 (6) 을 형성할 때, 계내는 불활성 분위기 혹은 환원성 분위기로 하도록 한다. 그 중에서도, 환원성 분위기로 하는 것이 바람직하다. p 형 채널 (5') 내의 산소의 이탈을 촉진시켜, p 형 채널 (5') 의 반도체적인 특성을 안정적으로 n 형으로 변화시키기 위해서이다.
구체적인 분위기의 조건에 대해서는, 질소 화합물막 (6) 의 종류나 조성 등에 따라 적절히 설정하면 되지만, 구체적으로는 계내의 산소 농도를 통상 1 체적％ 이하, 바람직하게는 0.01 체적％ 이하, 보다 바람직하게는 0.001 체적％ 이하로 한다. 이 범위의 상한을 상회하면 산소에 의해 p 형 채널 (5') 이나 n 형 채널 (5) 이 손상을 받거나, p 형 채널 (5') 이 n 형 채널 (5) 이 되지 않을 우려가 있다. 또한, 하한에 제한은 없지만, 이론적으로는 0 체적％ 이다.
또한, 통상 사용되는 열 CVD 법에 있어서는, 질소 화합물막 (6) 의 형성시에는 계내에 질소 화합물의 원료가 되는 기체 (이하 적절히,「원료 가스」라고 한다) 를 충만 또는 유통시키고, 계내에서는 원료 가스의 기판 표면에서의 기상 화학 반응 (열분해, 환원, 치환 반응 등) 에 의해 질소 화합물 생성 반응을 실시하게 된다. 따라서, 열 CVD 법에서는, 질소 화합물막 (6) 을 형성하는 시점에 있어서 는 계내에 원료 가스 및 적절히 사용되는 불활성 가스, 환원성 가스, 캐리어 가스 등이 충만 또는 유통되어, 특별한 제어를 실시하지 않아도 계내 분위기를 상기의 산소 농도 이하로 할 수 있게 된다. 따라서, 상기와 같이 분위기 중의 산소 농도를 제어하여 불활성 분위기 또는 환원성 분위기로 하는 것은, 열 CVD 법을 사용하는 경우에는, 통상적으로는, 질소 화합물막 (6) 형성 전후의 온도 조정 공정, 즉, 승온 공정 및 온도 하강 공정에 있어서 실시하도록 하는 것이 바람직하다.
또한, 질소 화합물막 (6) 의 형성시에는, 질소 화합물막 (6) 을 형성하는 대상이 되는 p 형 채널 (5') 의 온도를, 온도 500℃ 이상, 바람직하게는 700℃ 이상, 또, 통상 1600℃ 이하, 바람직하게는 1000℃ 이하, 보다 바람직하게는 900℃ 이하로 한다. 이 범위를 벗어나면, 양질의 질소 화합물막 (6) 을 성막할 수 없게 될 우려가 있다. 또한, 상기 p 형 채널 (5') 의 온도는, 통상적으로는 p 형 채널 (5') 을 형성한 기판 (7) 의 온도와 동일하기 때문에, 통상적으로는, 이 기판 (7) 의 온도가 상기 범위 내이면 된다.
또한, 질소 화합물막 (6) 을 형성할 때의 반응 조건은 본 발명의 효과를 현저하게 해치지 않는 범위 내에 있어서 임의적이다.
예를 들어, 계내에는 불활성 가스나 환원성 가스를 충전 또는 유통시키도록 해도 된다. 이로써, 산소 농도를 확실히 저하시켜, 질소 화합물막 (6) 을 형성하는 계내를 확실히 불활성 분위기 또는 환원성 분위기로 할 수 있다. 여기서 불활성 가스란, 질소, 헬륨, 네온, 아르곤, 크립톤 등을 들 수 있다. 또, 환원성 가스로는, 수소 등을 들 수 있다.
또, 압력 조건은 본 발명의 효과를 현저하게 해치지 않는 한 임의적이지만, 통상, 압력 조건은 상압 또는 감압하에서 실시한다. 구체적으로는, 통상 1Pa 이상, 바람직하게는 10Pa 이상, 또, 통상 1.013MPa 이하, 바람직하게는 1kPa 이하로 한다. 압력 조건을 이 범위 내로 함으로써, 원료 가스의 평균 자유 공정이 길어지기 때문에 균일한 막이 얻기 쉬워진다. 또, 압력 조건을 감압으로 하면, 열 CVD 법에 있어서 사용하는 노의 외부로부터 바깥 공기 (통상적으로는, 공기) 가 침입하여, 노 내의 분위기에 산소가 존재하게 되어 p 형 채널 (5') 의 반도체적인 특성을 n 형으로 변화시킬 수 없게 될 우려가 있다. 이 때문에, 압력 조건은 상압으로 하는 것이 보다 바람직하다.
또, 질소 화합물막 (6) 을 p 형 채널 (5') 의 표면에 직접 형성하기 위해서는, 상기의 조건하로 설정된 계내에 있어서, 질소 화합물의 원료를 기체 상태에서 존재시키고, 그 원료 (이하 적절히,「원료 가스」라고 한다) 를, p 형 채널 (5') 표면을 포함하는 소자 표면에서 반응시켜, p 형 채널 (5') 표면에 본 실시형태의 질소 화합물막 (6) 을 직접 형성시키도록 한다. 이 방법으로 표면에 질소 화합물막 (6) 이 형성되면, p 형 채널 (5') 은 n 형의 반도체적 특성을 나타내는 n 형 트랜지스터용 채널 (n 형 채널) (5) 이 된다. 또한, 이 방법은, 상기와 같이 열 CVD 법으로 실시된다.
질소 화합물의 원료 가스에 제한은 없고, 상기의 환경하에 있어서 p 형 채널 (5') 표면에서 반응하여 질소 화합물막 (6) 을 형성할 수 있으면 임의적이다. 통상적으로는, 질소를 함유하는 원료 화합물과, 질소와 함께 질소 화합물을 구성하 는 원자를 함유하는 원료 화합물을 계내에 공존시키도록 한다.
질소를 함유하는 원료 화합물은, 질소 화합물막 (6) 을 형성하는 질소 화합물에 따라 선택하지만, 예를 들어, 암모니아나 질소 등을 들 수 있다. 또한, 질소는 불활성 가스로서도 기능한다. 또, 이들은 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 조합 및 비율로 병용해도 된다.
한편, 질소와 함께 질소 화합물을 구성하는 원자를 함유하는 원료 화합물도, 질소 화합물막 (6) 을 형성하는 질소 화합물에 따라 선택하지만, 예를 들어, 모노실란, 디클로로실란, 4 염화규소, 디메틸디클로로실란, 3 염화붕소, 3 염화알루미늄 등을 들 수 있다. 또한, 이들도 1 종을 단독으로 사용해도 되고, 2 종 이상을 임의의 조합 및 비율로 병용해도 된다.
또, 상기의 불활성 가스, 환원성 가스, 원료 가스 외에, 본 발명의 효과를 현저하게 해치지 않는 범위에서, 그 외의 기체를 계내에 도입해도 된다. 예를 들어, 본 발명의 효과를 현저하게 해치지 않는 한, 캐리어 가스를 계내에 도입하도록 해도 된다. 캐리어 가스는, 성막시에 원료 가스와 함께 흐르게 하는 가스이며, 성막시에 원료 가스를 계내로 보내기 위한 것이다. 이 캐리어 가스로는, 예를 들어, 상기의 불활성 가스 및 환원성 가스, 그리고 그들을 조합한 것과 동일한 것 등을 사용할 수 있다.
캐리어 가스의 기능은 그 종류에 따라 다양하다. 성막시에 원료 가스를 계내로 보내는 기능 외에, 예를 들어, 수소 가스는 하기의 반응식과 같은 환원 반응에 의해 염화물로 이루어지는 원료 가스를 분해하는 기능을 갖는다. 또, 수 소 가스는, 채널 상에 존재하는 산소를 제거하는 기능도 가지고 있는 것으로 추찰된다.
SiCl4 + 2H2 → Si + 4HCl
또한, 캐리어 가스에는, 잘 기화되지 않는 액체 원료에 캐리어 가스를 통하여 버블링함으로써, 액체 원료를 기화시켜 수송하는 기능도 있다. 예를 들어, 액체 상태의 4 염화규소에 캐리어 가스에 의한 버블링을 실시하면, 4 염화규소의 기화를 촉진시킬 수 있게 된다.
이와 같이, 염화물계의 원료 가스 등을 사용하는 경우에는, 환원성 가스를 캐리어 가스로서 사용함으로써, 성막을 원활히 진행시킬 수 있게 되는 경우가 있다.
막 형성에 사용하는 원료 가스나 캐리어 가스의 구체예를 들면, 예를 들어, 질소 화합물막 (6) 을 질화실리콘으로 형성하는 경우에는,「모노실란, 암모니아 및 질소의 조합」,「모노실란, 암모니아, 질소 및 수소의 조합 (단, 질소 및 수소는 캐리어 가스로서 기능하는 것으로 추찰된다)」,「디클로로실란 및 암모니아의 조합」,「4 염화규소, 질소 및 수소의 조합 (단, 질소는 원료 가스 및 캐리어 가스로서 기능하고, 수소는 캐리어 가스로서 기능하는 것으로 추찰된다)」등의 조합을 사용할 수 있다.
다음으로, 도면을 사용하여, 본 공정에 있어서 통상 사용되는 열 CVD 법에 대하여 구체적으로 설명한다. 도 4(a) 및 도 4(b) 는, 열 CVD 법에 의해 질소 화합물막 (6) 을 형성하는 경우에 사용하는 장치의 일례로서 대기압형 열 CVD 장치를 사용하여 질소 화합물막 (6) 을 형성하는 경우의 상태를 설명하는 모식적인 개략도이다. 단, 도 4(a) 및 도 4(b) 에 나타내는 장치는 어디까지나 예시물로서 본 발명을 한정하는 것은 아니고, 또, 도 4(a) 및 도 4(b) 의 구성은 본 발명의 효과를 현저하게 해치지 않는 범위에서 임의로 변형시킬 수 있다. 또한, 도 4(a) 및 도 4(b) 에 있어서, 도 1 ∼ 도 3 과 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 3 과 동일한 것을 사용하는 것으로 한다. 또한, 도 4(a) 는 질소 화합물막 (6) 의 형성 전의 상태를 나타내고, 도 4(b) 는 질소 화합물막 (6) 의 형성 후의 상태를 나타낸다.
도 4(a) 에 나타내는 열 CVD 장치 (9) 는, 질소 화합물막 (6) 의 형성을 위한 계를 형성하는 노 (10) 와, 가열용 히터 (11) 를 구비하고, 공급계로부터 원료 가스 및 적절히 사용되는 불활성 가스, 환원성 가스, 캐리어 가스 등이 노 (10) 내부의 계에 공급되고, 노 (10) 내부의 계의 기체를 배기계로부터 배출하게 되어 있다. 여기서, 노 (10) 는, 그 내부에 질소 화합물막 (6) 을 형성하기 위한 계를 갖는 것이다. 또, 가열용 히터 (11) 는 노 (10) 의 내부를 가열하는 것이다.
이러한 열 CVD 장치 (9) 를 사용하여 질소 화합물막 형성 공정을 실시하는 경우, 먼저, 질소 화합물막 (6) 을 형성하는 대상이 되는 소자 (12) 를 노 (10) 내에 설치함과 함께, 노 (10) 내에 불활성 가스나 환원성 가스를 도입하는 등에 의해 노 (10) 내를 불활성 분위기 또는 환원성 분위기로 한다. 그리고, 노 (10) 내를 상기의 온도 조건으로 조정한다. 이 공정은, 통상적으로는 노 (10) 내를 가 열하는 승온 공정으로, 이때에는, 상기와 같이 계내의 산소 농도를 작게 하도록 하는 것이 바람직하다. 또한, 도 4(a) 및 도 4(b) 의 구성에서는, 소자 (12) 로서 기판 (7) 상에 p 형 채널 (5') 을 형성하고, 그 양단에 소스 전극 (2) 및 드레인 전극 (3) 양방이 형성되어 있는 상태의 소자 (12) 를 사용하고 있는 것으로 한다.
노 (10) 내의 온도가 상기의 온도 조건을 만족시키는 온도가 되면, 공급계로부터 원료 가스, 그리고, 적절히 사용하는 불활성 가스, 환원성 가스, 캐리어 가스 등의 가스를 공급한다. 이로써, 도 4(b) 에 나타내는 바와 같이, 노 (10) 내에 있어서 원료 가스가 열에 의해 분해되어 소자 (12) 표면에서 반응하고, 소자 (12) 표면 (채널 (5) 표면도 포함한다) 에 질소 화합물막 (6) 이 형성된다. 또, 상기의 질소 화합물막 (6) 을 형성함으로써, 소자 (12) 에 형성되어 있던 p 형 채널 (5') 의 반도체적 특성은 n 형으로 변화하고, 이로써 n 형 채널 (5) 을 얻을 수 있다. 또한, 이 질소 화합물막 (6) 의 형성 공정에 있어서는, 계내에 상기의 원료 가스 등을 공급하도록 하기 때문에, 통상적으로는, 특별히 제어하지 않아도 계내의 산소 농도는 상기 범위 내로 억제할 수 있다.
질소 화합물막 (6) 의 두께가 원하는 두께가 되면, 원료 가스의 공급을 정지시킨다. 그리고, 냉각 후, 노 (10) 로부터 소자 (12) 를 꺼낸다. 또한, 상기와 같이 이 냉각시 (온도 하강 공정) 에 있어서도 분위기를 불활성 분위기 또는 환원 분위기로 하도록 해야 하기 때문에, 온도 하강 공정에 있어서는 불활성 가스나 환원성 가스를 유통시키면서 냉각시키는 것이 바람직하다. 또, 냉각시에 불 활성 가스 또는 환원성 가스를 흐르게 하면서 냉각시키도록 하면, 신속하게 냉각시킬 수 있다.
열 CVD 법을 사용하는 경우, 이상과 같이 하여 질소 화합물막 (6) 을 형성할 수 있다.
또, 상기와 같이 원료 가스를 계내에 유통시켜 질소 화합물막 (6) 을 형성하는 경우에는, 그 원료 화합물의 유통 속도, 그리고, 공급하는 원료 가스의 농도 및 조성 등은 본 발명의 효과를 현저하게 해치지 않는 한 임의적이다.
단, 질소 화합물막 (6) 은, 상기의 온도 조건 및 산소 농도 조건하에 있어서 원료 가스가 존재하고 있으면 형성된다. 따라서, 도 4(a) 및 도 4(b) 의 장치 (9) 와 같이 외부로부터 원료 가스를 공급하지 않는 경우라도, 질소 화합물막 (6) 은 형성할 수 있다. 예를 들어, 계내를 폐쇄하여 막 형성하도록 해도 된다. 또한, 외부로부터 원료 가스를 공급하지 않는 경우의 원료 가스의 농도나 원료 가스의 조성 등의 구체적인 반응 조건은, 본 발명의 효과를 현저하게 해치지 않는 한 임의적이다.
또한, 열 CVD 법에 대해서는, 하기의 문헌 1 및 문헌 2 를 참조할 수 있다.
문헌 1 : 마사마키 타츠오 저, 일간 공업 신문사,「미세 가공의 기초 - 전자 디바이스 프로세스 기술 - 제 2 판」, ISBN4-526-04812-7
문헌 2 : K.L.Choy : Progress in Materials Science 48 (2003) 57-170, Chemical vapor deposition of coatings.
[3. 그 외의 공정]
질소 화합물막 (6) 의 형성 후, 당해 소자 (트랜지스터를 포함한다) (12) 에는 적절히 그 외의 공정을 실시하도록 해도 된다.
예를 들어, 형성된 질소 화합물막 (6) 에 대하여 에칭하도록 해도 된다. 이 에칭은, 질소 화합물막 (6) 아래의 전극 (2, 3) 에 전압 인가용 배선을 접속할 목적이나, 또는, 패터닝 등을 실시할 목적으로 실시된다. 에칭에는, 웨트 에칭이나 반응성 이온 에칭 (RIE) 등의 공지된 것을 임의로 사용할 수 있다. 또한, 웨트 에칭의 경우의 에천트 및 RIE 의 에천트에는 공지된 것을 임의로 사용할 수 있다.
[4. 효과]
본 발명에 관련된 상기의 방법, 즉, 본 발명의 n 형 트랜지스터용 채널의 제조 방법이나 본 발명의 n 형 트랜지스터의 제조 방법에 의하면, 질소 화합물막 형성 공정을 거치고 있기 때문에, 나노 튜브형 구조체를 채널에 사용한 새로운 n 형 트랜지스터용 채널을 종래보다도 간단하게 얻을 수 있고, 또한 나노 튜브형 구조체를 채널에 사용한 새로운 n 형 트랜지스터도 종래보다 간단하게 얻을 수 있다.
그 중에서도, 종래, 도핑이나 산소의 이탈 등을 실시한 다음 보호막을 형성하고, 이로써, n 형 채널을 얻도록 하였던 기술에 비하면, 본 발명에 관련된 상기의 방법을 사용하면, 도핑이나 산소의 이탈 등의 조작을 실시하지 않고, 간단하게 질소 화합물막 (6) 을 형성함으로써, 나노 튜브형 구조체로 형성된 n 형 채널 (5) 을 얻을 수 있다. 즉, 종래보다 적은 공정으로, 나노 튜브형 구조체를 채널에 사용한 n 형 트랜지스터용 채널 (5) 및 n 형 트랜지스터 (1) 를 얻을 수 있게 되는 것이다. 따라서, 본 발명에 관련된 상기의 방법에 의하면, n 형 트랜지스터 (1) 및 n 형 채널 (5) 의 양산성을 향상시킬 수도 있다.
여기서, 상기의 소정의 조건 하, 원료 가스의 존재하에 있어서 질소 화합물막 (6) 을 직접 p 형 채널 (5') 표면에 형성시킴으로써, 당해 p 형 채널 (5') 의 반도체 특성이 n 형으로 변화하는 것은 놀랄만한 것이다. 이 반도체 특성의 변화가 발생하는 메커니즘은 확실하지 않지만, 다음과 같은 메커니즘이 추찰된다.
즉, 상기의 소정의 조건하에 있어서 질소 화합물막 (6) 을 형성함으로써, p 형 채널 (5'), 또는, p 형 채널 (5'), 소스 전극 (2) 및 드레인 전극 (3) 각각의 계면으로부터 산소가 이탈되고, 이로써, p 형 채널 (5') 의 반도체 특성이 n 형으로 변화된 것으로 추찰된다.
또, 상기의 반도체 특성의 변화에는, 원료 가스에 의한 도핑이 관여하고 있을 가능성도 있다. 예를 들어, 원료 가스로서 암모니아를 사용한 경우, p 형 채널 (5') 에 대하여 전자가 도핑되고, 이로써 p 형 채널 (5') 의 반도체 특성이 n 형으로 변화된 것으로도 추찰된다.
또한, 종래의 보호막의 형성 방법에서 사용되어 온 플라즈마 등은 채널을 구성하는 나노 튜브형 구조체에 대하여 손상을 주고 있었지만, 본 발명에 관련된 상기의 방법에서는, 나노 튜브형 구조체에 종래와 같은 손상을 거의 주지 않고 보호막 (질소 화합물막) 을 형성할 수 있다. 그 결과, 본 발명에 관련된 상기의 방법으로 제조된 나노 튜브형 구조체의 n 형 채널 (5), 및 그 n 형 채널 (5) 을 사용한 트랜지스터 (1) 는 높은 확률로 대기 중에서도 안정적인 n 형 반도체적인 특성 을 나타낸다. 따라서, n 형 채널 (5) 및 n 형 채널 (5) 을 사용한 트랜지스터 (1) 를 고수율로 제조할 수 있다.
여기서, 손상을 거의 주지 않다는 것은, 질소 화합물막 (6) 을 형성하기 전의 p 형 채널 (5') 및 형성한 후의 n 형 채널 (5) 을 사용한 트랜지스터를 사용한 이하의 시험에 있어서 확인된다. 즉, 손상을 거의 주지 않는다는 것은, 질소 화합물막 (6) 을 형성하기 전에, 실온 대기 중에 있어서, 게이트 전압을 -5V 부터 +5V 까지 스위프시키면서 인가하고, 소스 전극 (2) 과 드레인 전극 (3) 사이에 드레인 전압을 0.1V 만큼 인가하였을 때에 채널 (5') 에 흐르는 드레인 전류가 100pA 이상이었던 트랜지스터 중, 질소 화합물막 (6) 을 형성한 후에 채널 (5) 에 흐르는 드레인 전류가 100pA 보다 작아진 트랜지스터의 수의 비율이 2 할 이하인 것을 말한다. 또한, 하한에 제한은 없지만 이상적으로는 0 할이다.
또, 높은 확률로 대기 중에서도 안정적인 n 형 반도체적인 특성을 나타낸다는 것은, 질소 화합물막 (6) 을 형성하기 전에 p 형 반도체적 특성을 나타내고 있던 채널 (5') 중, 통상 50％ 이상, 바람직하게는 70％ 이상, 보다 바람직하게는 90％ 이상이, 질소 화합물막 (6) 의 형성 후에 n 형 반도체적인 특성을 나타내게 된 것을 말한다. 또한, 상한에 제한은 없지만 이상적으로는 100％ 이다.
또, 질소 화합물막 형성 공정에 의해 채널 (5') 은, 상기 서술한 바와 같이, 그 반도체 특성이 n 형으로 변화함과 함께, 질소 화합물막 (6) 에 의해 표면이 덮이기 때문에, 대기 중의 산소로부터 보호된다. 이로써, n 형 채널 (5) 은 대기 중의 산소로부터 보호되어, 안정적인 n 형 반도체적 특성을 나타낸다. 따라서, 이 n 형 채널 (5) 을 사용한 트랜지스터 (1) 도, 안정적으로 n 형의 반도체적 특성을 나타내게 된다.
또한, 양질의 보호막을 용이하게 얻을 수 있는 것도, 본 발명에 관련된 상기 방법의 이점 중 하나이다. 즉, 종래에는 산소를 소정치 이상 함유하는 산화실리콘, 산화알루미늄, 산화티탄, 산화지르코늄, 산화하프늄 등을 채널의 보호막으로서 사용되었다. 이 중, 산화실리콘은, 유전율이 약 3.9 로 낮고, 또, 성막시에 n 형 채널 (5) 에 손상을 줄 우려가 있었다. 또, 산화알루미늄, 산화지르코늄, 산화하프늄 등은 n 형 채널 (5) 에 손상을 주지 않고 양질의 보호막을 형성하기 위해서는 많은 비용을 필요로 하였다. 또한, 산화티탄은, 통상적으로는 Ti 막을 대기 중에 방치함으로써 자연 산화막으로서 제조되기 때문에, 트랜지스터에 사용한 경우에 리크 전류가 커질 우려가 있고, 또, 성막의 안정성이 불충분해질 우려가 있었다. 그러나 본 발명에 관련된 상기의 방법에 의하면, 채널 (5) 을 보호하는 양질의 보호막, 또는, 채널 (5), 소스 전극 (2) 및 드레인 전극 (3) 과 게이트 전극 (4) 을 절연하는 양질의 절연막으로서 질소 화합물막 (6) 을 간단하게 형성할 수 있다.
또한, 상기 서술한 바와 같이, 본 발명의 n 형 트랜지스터용 채널의 제조 방법에 의하면, n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체를 얻을 수 있다. 따라서, 본 발명의 n 형 트랜지스터용 채널의 제조 방법은, n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법으로서 사용할 수도 있다.
[Ⅲ. n 형 트랜지스터 센서]
본 발명의 n 형 트랜지스터는, 화학 센서나 바이오 센서 등으로서 사용되는 트랜지스터 센서로서 사용할 수 있다. 이 경우, 본 발명의 n 형 트랜지스터를 사용한 본 발명의 n 형 트랜지스터 센서는, 소스 전극과, 드레인 전극과, 소스 전극 및 드레인 전극 사이에 형성된 n 형 채널과, n 형 채널 상에 직접 형성된 본 발명에 관련된 질소 화합물막을 구비하여 구성된다.
본 발명의 n 형 트랜지스터 센서의 구체적인 구성에 제한은 없고, 트랜지스터 센서로서 공지된 구성을 임의로 적용할 수 있다. 예를 들어, 도 5 에 나타내는 바와 같이, 본 실시형태의 n 형 트랜지스터 (1) 의 게이트 전극 (예를 들어, 톱 게이트) (4) 에, 검출해야 할 물질 (검출 대상) (13) 과 선택적으로 상호 작용하는 특정 물질 (14) 을 고정화함으로써, 본 실시형태의 n 형 트랜지스터 센서 (15) 를 구성할 수 있다. 이 센서 (15) 의 경우, 사용시에는, 검체액을 게이트 전극 (4) 에 접촉시킬 수 있도록 액 고임부 (16) 를 형성하여 액 고임부 (16) 내의 검체액을 게이트 전극 (4) 에 접촉시킨다. 검출해야 할 물질 (13) 과 게이트 전극 (4) 에 고정화된 특정 물질 (14) 이 상호 작용하면 게이트 전극 (4) 상의 표면 전하의 변화에 의해, 게이트 전극 (4) 에 가해지는 전위가 변화하기 때문에, n 형 채널 (5) 을 흐르는 드레인 전류는 변화한다. 따라서, 전류계 등의 판독부 (검지부) 에 의해, 상기의 게이트 전극 (4) 의 전위 변화에 의해 발생하는 드레인 전류의 변화를 소스 전극 (2) 또는 드레인 전극 (3) 으로부터 판독함으로써, 검출해야 할 물질 (13) 을 검지할 수 있다.
또한, 도 5 는 본 발명의 n 형 트랜지스터 센서의 일 실시형태의 구성을 모 식적으로 나타내는 단면도이며, 도 1 ∼ 도 4 와 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 4 와 동일한 것을 사용하는 것으로 한다.
또, 게이트 전극 (4) 을 형성하지 않고, 소스 전극 (2), 드레인 전극 (3), n 형 채널 (5) 및 질소 화합물막 (6) 을 사용하여 n 형 트랜지스터 센서를 구성할 수도 있다. 예를 들어, 질소 화합물로서 질화실리콘을 사용한 경우, 질화실리콘막은 pH 감응막으로 되기 때문에, 도 5 의 구성에 있어서 게이트 전극 (4) 을 설치하지 않도록 하면, 본 실시형태의 n 형 트랜지스터 (1) 를 사용하여 pH 센서를 구성할 수 있다. 또, 이 구성은, 실리콘제의 전계 효과 트랜지스터에 의해 제조된 기존의 이온 감응형 전계 효과 트랜지스터 (ISFET) 를 사용한 화학 센서와 동일한 구성을 이용할 수 있다.
또한 ISFET 에서 알려진 바와 같이, 그 표면에 검출 물질에 대응하는 감응막을 설치함으로써, 이온, 효소, 단백질 등의 검출 대상을 검출할 수 있는 화학 센서나 바이오 센서도 구성할 수 있다.
감응막의 고정화 방법 또는 측정 방법도, ISFET 에서 알려져 있는 방법을 임의로 사용할 수 있다. 또, 도 5 를 사용하여 설명한 바와 같이, 톱 게이트로서 게이트 전극 (4) 을 형성한 경우라도, 그 게이트 전극 (4) 상에 검출 물질에 대응하는 감응막을 고정화함으로써, 동일한 센서를 구성할 수 있다.
또한, 본 실시형태에 관련된 n 형 트랜지스터 (1) 나 n 형 채널 (5) 을 센서에 적용하는 경우, 하기 문헌 3 ∼ 5 에 기재된 센서에 이들을 적용할 수도 있다.
문헌 3 : 카루베 이사오 감수, 시엠시 출판,「바이오센서」, ISBN4-88231- 759-1
문헌 4 : 오오모리 토요아키 감수, (주) 후지·테크노 시스템,「보급판 센서 기술」, ISBN4-938555-64-6
문헌 5 : P.Bergveld : Sensors and Actuators B 88 (2003) 1-20, Thirty years of ISFETOLOGY
[IV. 기타]
이상, 본 발명의 일 실시형태에 대하여 상세하게 설명하였으나, 본 발명은 상기의 실시형태로 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위에 있어서 임의로 변형하여 실시할 수 있다.
예를 들어, 상기 n 형 트랜지스터를 집적하여 사용해도 된다.
또한, 예를 들어, 상기 실시형태에서 설명한 것은 각각 임의로 조합하여 실시하도록 해도 된다.
또, 예를 들어, 상기 서술한 n 형 트랜지스터용 채널의 제조 방법으로 제조한 나노 튜브형 구조물을 트랜지스터 이외의 용도에 사용할 수도 있다.
또한 상기 n 형 트랜지스터는 p 형 트랜지스터와 조합하여 상보형 회로를 제조할 수도 있다.
실시예
이하, 본 발명을 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이하의 실시예로 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위에 있어서 임의로 변형하여 실시할 수 있다.
[실시예 1]
[질화실리콘을 질소 화합물막으로 하는 백 게이트형의 카본 나노 튜브 트랜지스터]
[1. 카본 나노 튜브 트랜지스터의 제조]
도 6(a) ∼ 도 6(d) 는 모두, 실시예 1 에 대하여, 채널에 카본 나노 튜브를 사용한 나노 튜브 트랜지스터의 제조 공정에 대하여 설명하는 모식적인 단면도이다. 또한, 도 6(a) 는 채널 형성용 촉매 패터닝 직후의 상태를 나타내고, 도 6(b) 는 카본 나노 튜브 형성 직후의 상태를 나타내고, 도 6(c) 는 소스 전극 및 드레인 전극 형성 직후의 상태를 나타내며, 도 6(d) 는 백 게이트 형성 직후의 상태를 나타낸다. 또, 이하의 설명에 있어서, 본 발명의 n 형 트랜지스터의 제조 도중의 상태의 소자를, 적절히「시료」라고 한다. 또한, 도 6(a) ∼ 도 6(d) 에 있어서, 도 1 ∼ 도 5 와 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 5 와 동일한 것을 사용하는 것으로 한다. 또한, 이하의 설명에 있어서, 부호는 괄호「 () 」내에 나타내는 것으로 한다.
(1) 기판의 준비
도전성 n 형 실리콘 단결정 {Si 단결정의 면 방위 : (100)} 의 기판 (7) 을, 체적비가 황산 : 과산화수소 = 4 : 1 이 되도록 혼합한 산에 5 분간 침지시켜 표면을 산화시킨 후, 흐르는 물로 5 분간 헹구고, 이어서 체적비가 불화수소산 : 순수 = 1 : 4 가 되도록 혼합한 산으로 산화막을 제거하고, 마지막으로, 흐르는 물로 5 분간 헹구어 기판 (7) 의 표면을 세정하였다. 세정한 기판 (7) 의 표면을 1100 ℃, 5 시간, 산소 유량 3L/min 의 조건으로 열산화시키고, 기판 (7) 의 표면에 두께 약 400㎚ 의 산화실리콘의 절연막 (17) 을 성막하였다.
(2) 채널의 형성
계속해서, 이하의 방법에 의해 산화실리콘의 절연막의 표면에, 카본 나노 튜브 (나노 튜브형 구조체) 성장용 촉매 (8) 를 제조하였다.
먼저, 포토리소그래피법을 사용하여 카본 나노 튜브 (5') 를 가교시키고자 하는 장소에 포토레지스트를 패터닝하였다. 포토리소그래피는 다음과 같이 실시하였다. 먼저, 산화실리콘의 절연막 (17) 위에, 헥사메틸디실라잔을 500rpm 으로 10 초간, 4000rpm 으로 30 초간의 조건으로 스핀코팅하고, 그 위에 포토레지스트 (시프레이·파이스트사 제조 microposit S1818) 를 동일한 조건으로 스핀코팅하였다.
포토레지스트를 스핀코팅한 후, 기판 (7) 을 핫 플레이트 상에 두고 90℃, 1 분간의 조건으로 베이킹 (가열) 하였다. 베이킹 후, 모노클로로벤젠 중에, 상기의 포토레지스트를 코팅한 기판 (7) 을 5 분간 침지시키고 질소 블로우로 건조시킨 후, 오븐에 넣어 85℃, 5 분간의 조건으로 베이킹하였다. 베이킹 후, 얼라이너 (노광기) 를 사용하여 촉매 패턴을 노광시키고, 현상액 {클라리언트사 제조 AZ300MIF 디벨로퍼 (2.38％)} 중에서 3 분간 현상한 후, 흐르는 물로 3 분간 헹구고 질소 블로우로 건조시켰다.
상기와 같이 포토레지스트를 패터닝한 시료 상에, 전자빔 (EB) 진공 증착법을 사용하여 실리콘, 몰리브덴 및 철의 순서로, 각각 10㎚, 10㎚, 3㎚ 의 막두께로 성막하여, 촉매 (8) 로 하였다.
다음으로, 자비한 아세톤에 시료를 침지시키면서 포토레지스트를 리프트 오프하고, 아세톤, 에탄올, 흐르는 물의 순서로 각 3 분간 시료를 세정하고, 질소 블로우로 건조시켜, 카본 나노 튜브 (5') 의 성장용 촉매 (8) 를 패터닝한 시료를 제조하였다 {도 6(a)}.
촉매 (8) 를 패터닝한 시료를 노에 설치하고, 노 내에 아르곤 가스를 사용하여 버블링한 에탄올을 750mL/min 및 수소 가스를 500mL/min 를 각각 흘리면서, 900℃, 10 분간의 조건으로 CVD 법에 의해 카본 나노 튜브 (5') 를 촉매 (8) 사이에 성장시켰다 {도 6(b)}. 승온 및 온도 하강은, 아르곤 가스를 1000mL/min 의 속도로 흘리면서 실시하였다.
(3) 소스·드레인 전극의 제조
다음으로, 카본 나노 튜브 (5') 의 양단에 소스 전극 (2) 및 드레인 전극 (3) 을 제조하기 위하여, 상기 서술한 포토리소그래피법에 의해 포토레지스트를 패터닝하였다.
패터닝 후, EB 진공 증착법에 의해, 크롬 및 금의 순서로 각각 20㎚, 200㎚ 의 막두께로 성막하였다. 다음으로, 자비한 아세톤에 시료를 침지시키면서 포토레지스트를 리프트 오프하고, 아세톤, 에탄올, 흐르는 물의 순서로 각 3 분간 시료를 세정하고, 질소 블로우로 건조시켜, 소스 전극 (2) 및 드레인 전극 (3) 을 제조하였다 {도 6(c)}. 이때, 소스 전극 (2) 과 드레인 전극 (3) 의 최단 간격은 4㎛ 이었다. 또, 도 6(c) 에는 나타내고 있지 않지만, 소스 전극 (2) 및 드레 인 전극 (3) 은 각각 카본 나노 튜브의 채널 (5') 로부터 인출되어 있고, 또한, 각각 컨택트용 패드를 갖고 있다. 또한, 컨택트용 패드란, 전극 배선의 선단에 있는 프로브를 접촉시키기 위한 큰 치수의 정방형의 전극 (패드) 을 가리킨다.
소스 전극 (2) 및 드레인 전극 (3) 이라는 상부 전극의 패터닝 후, 소자를 보호하기 위하여, 시료의 표면에 헥사메틸디실라잔을 500rpm 으로 10 초간, 4000 rpm 으로 30 초간의 조건으로 스핀코팅하고, 그 위에 전술한 포토레지스트를 동일한 조건으로 스핀코팅하였다. 그 다음에, 오븐에서 110℃, 30 분간의 조건으로 포토레지스트하고, 소자 보호용의 레지스트막을 형성하였다.
(4) 백 게이트의 제조
기판 (7) 의 이면의 산화실리콘의 절연막 (17) 을, 반응성 이온 에칭 (RIE) 장치를 사용하여 드라이 에칭하여 제거하였다. 이때, 사용한 에천트는 6 불화 황 가스로, RF 출력 100W 의 플라즈마 중에서 6 분간 에칭하였다. 이면의 산화실리콘의 절연막 (17) 을 제거한 후, EB 진공 증착법에 의해 티탄 및 금의 순서로, 각각 10㎚, 100㎚ 의 막두께로 성막하여 백 게이트 (4') 를 제조하였다.
다음으로 기판 (7) 의 표면에 형성한 임시 보호막을, 자비한 아세톤, 아세톤, 에탄올, 흐르는 물의 순서로 각 3 분간 세정 제거하고 질소 블로우에 의해 건조시켰다 {도 6(d)}.
(5) 질화실리콘막의 성막
질화실리콘의 보호막 (질소 화합물막) (6) 의 형성에 사용한 장치 (9) 의 요부 구성을 도 7 에 모식적으로 나타낸다. 또한, 도 7 에 있어서, 도 1 ∼ 도 6 과 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 6 과 동일한 것을 사용하는 것으로 한다.
질소 화합물인 질화실리콘의 성막은, 도 7 에 나타내는 바와 같이, 석영로 (10) 중에 시료를 설치하여 열 CVD 법을 사용하여 실시하였다. 시료는 저항 가열 히터 (11) 를 구비하는 회전식 스테이지 (18) 상에 설치하였다. 성막은 아르곤 가스로 희석시킨 3 체적％ 모노실란 가스 (원료 가스) 를 20mL/min, 암모니아 가스 (원료 가스) 를 1000mL/min 및 질소 가스 (원료 가스, 불활성 가스) 를 3000mL/min 로 흘리면서, 대기압하에서 800℃, 5 분간에 스테이지를 회전시키면서 실시하였다. 또, 승온 및 온도 하강은, 질소 가스를 3000mL/min 흘리면서 실시하였다. 얻어진 질화실리콘의 보호막 (6) (도 8 참조) 의 막두께는 200㎚ 이었다.
(6) 컨택트용 홀의 제조
다음으로, 전술한 소스 전극 (2) 및 드레인 전극 (3) 의 컨택트 패드 상의 질화실리콘의 보호막 (6) 에 컨택트용 (배선 접속용) 홀 (구멍) 을 제조하기 위하여, 포토리소그래피법을 사용하여 질화실리콘의 보호막 (6) 의 표면에 컨택트용 홀을 포토레지스트로 패터닝하였다. 구체적으로는, 질화실리콘의 보호막 (6) 의 표면에 포토레지스트를 스핀코팅하고, 이어서 홀이 되는 부분의 레지스트를 패터닝에 의해 제거하였다. 그 후, 오븐에서 110℃, 30 분간의 조건으로 포토레지스트를 베이킹하였다. 계속해서,「(4) 백 게이트의 제조」와 동일하게 하여, RIE 를 사용하여 소스 전극 (2) 및 드레인 전극 (3) 상의 질화실리콘의 보호막 (6) 을 에칭하고, 컨택트용의 홀 (도시 생략) 을 제조하였다.
다음으로, 자비한 아세톤, 아세톤, 에탄올, 흐르는 물의 순서로 각 3 분간 세정하여 포토레지스트를 제거하고, 질소 블로우에 의해 건조시켰다.
이상의 공정으로 제조한 질화실리콘의 보호막 (6) 을 갖는, 백 게이트형 카본 나노 튜브 트랜지스터 (n 형 트랜지스터) (1') 의 모식적인 개략도를 도 8 에 나타낸다. 또한, 도 8 에 있어서, 도 1 ∼ 도 7 과 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 7 과 동일한 것을 사용하는 것으로 한다.
[2. 특성 측정]
본 실시예에서 제조한 카본 나노 튜브 트랜지스터 (1') 의 전기 특성 평가는, Agilent 사 제조 4156A 반도체 파라미터 애널라이저를 사용하여, 실온 대기 중에서 실시하였다. 구체적으로는, 소스 전극 (2) 을 기준으로 하여, 드레인 전극 (3) 에 드레인 전압 VDS = 0.1V 를 인가하고, 백 게이트에는 게이트 전압 (VGS) 을 -5 부터 +5V 까지 20mV 단계로 스위프시키면서 인가하였을 때의 드레인 전류 (IDS) 를 측정하였다.
또한, 특성 측정은, 질화실리콘의 보호막 (6) 의 성막 전과, 질화실리콘의 보호막 (6) 을 성막하고 컨택트용 홀을 제조한 후의 각각에 있어서, 동일한 카본 나노 튜브 트랜지스터를 사용하여 실시하였다.
도 9 에, 질화실리콘의 보호막을 성막하기 전후에 있어서의 드레인 전류 (IDS) - 게이트 전압 (VGS) 특성에 대하여 나타낸다. 이 도 9 에 나타내는 바와 같이, 카본 나노 튜브 트랜지스터 (1') 는, 질화실리콘의 보호막 (6) 을 성막하기 전에는, 게이트 전압 (VGS) 의 증가에 수반하여 드레인 전류 (IDS) 가 감소하는 p 형 반도체적인 특성을 나타내었으나, 질화실리콘의 보호막 (6) 을 성막한 후에는, 게이트 전압 (VGS) 의 증가에 수반하여 드레인 전류 (IDS) 가 증가하는 n 형 반도체적인 특성을 나타내게 되었다. 이로써, 상기의 제조 방법에 의해, 나노 튜브형 구조체의 1 종인 카본 나노 튜브로 형성된 p 형의 채널을 n 형으로 하여, p 형의 트랜지스터로부터 n 형 트랜지스터를 제조할 수 있는 것이 확인되었다.
또, 하나의 기판 (7) 상에 상기 조작과 동일한 조작에 의해 31 개의 트랜지스터 (1') 를 형성하고, 상기와 동일하게 전기적 특성 평가를 한 결과, 성막 전에 100pA 이상의 드레인 전류 (IDS) 가 계측된 소자 (트랜지스터) 중 전부에 있어서, 성막 후에 있어서도 100pA 의 드레인 전류 (IDS) 가 계측되었다. 따라서, 상기의 제조 방법에서는, 종래의 p-CVD 법과는 달리, 채널 (5) 이 받는 손상이 매우 작아, 안정적으로 n 형 트랜지스터를 제조할 수 있는 것이 확인되었다.
또한, 제조한 카본 나노 튜브 트랜지스터 (1') 를, 질화실리콘의 보호막 (6) 을 성막한 후에, 대기 중 (온도 26℃, 상대 습도 25％) 에 1 주간 방치하고, 그 후 마찬가지로 전기 특성 평가를 한 결과, n 형의 반도체적 특성을 유지하고 있었다. 이로써, 본 실시예에서 성막한 질화실리콘의 보호막 (6) 이 카본 나노 튜브 트랜지스터 (1') 의 특성의 안정화를 위한 보호막으로서 매우 유용하다는 것이 나타났다. 또, 상기의 방법으로 제조된 n 형 트랜지스터 (1') 가 대기 중에 있어서 안정적인 것이 확인되었다.
[실시예 2]
[질화실리콘을 질소 화합물막으로 하는 톱 게이트형의 카본 나노 튜브 트랜지스터]
[1. 카본 나노 튜브 트랜지스터의 제조]
상기 [실시예 1] 의,「(3) 소스·드레인 전극의 제조」의 공정에 있어서 크롬 대신에 티탄을 사용하고, 또, 금 대신에 백금을 사용하며, 그리고 각각의 막두께를 10㎚, 90㎚ 로 하고,「(5) 질화실리콘막의 성막」의 공정에 있어서 질화실리콘의 절연막 (실시예 1 의 보호막에 상당) (6) 의 막두께를 50㎚ 로 하고,「(4) 백 게이트의 제조」의 공정을「(6) 컨택트용 홀의 제조」의 공정 후에 실시한 것 이외에는, 실시예 1 과 동일하게 하여, 질화실리콘의 절연막 (보호막, 게이트 절연막) (6) 을 갖는 백 게이트 구조의 카본 나노 튜브 트랜지스터 (1') 를 제조하였다.
(7) 톱 게이트의 제조
다음으로, 이하의 방법에 의해, 전술한 카본 나노 튜브 트랜지스터 (1') 의 채널 (5) 바로 위의 질화실리콘의 절연막 (6) 표면에 톱 게이트 (4) 를 제조하였다.
상기의 [실시예 1] 의 포토리소그래피법과 동일하게 하여, 질화실리콘의 절연막 (6) 표면에 도포한 레지스트를 패터닝하였다. 다음으로, EB 진공 증착법에 의해, 티탄 및 금의 순서로 각각 10㎚, 100㎚ 의 막두께로 성막하였다. 자비한 아세톤에 시료를 침지시키면서 리프트 오프하고, 아세톤, 에탄올, 흐르는 물 의 순서로 각 3 분간 시료를 세정하고, 질소 블로우로 건조시켜 톱 게이트 (4) 를 제조하였다. 톱 게이트 (4) 도 소스 전극 (2) 및 드레인 전극 (3) 과 마찬가지로, 채널 (5) 로부터 인출된 구조를 하고 있어 컨택트용 패드 (도시 생략) 를 갖고 있다.
이상의 공정에 의해 제조한 질화실리콘의 절연막 (게이트 절연막) (6) 을 갖는 톱 게이트형의 카본 나노 튜브 트랜지스터 (1'') 의 단면의 모식적인 개략도를 도 10 에 나타낸다. 또한, 도 10 에 있어서, 도 1 ∼ 도 8 과 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 8 과 동일한 것을 사용하는 것으로 한다.
[2. 특성 측정]
본 실시예에서 제조한 톱 게이트형 카본 나노 튜브 트랜지스터 (1'') 의 전기 특성 평가는, 상기 [실시예 1] 과 동일한 장치와 환경에서 실시하였다. 도 11 에, 백 게이트 (4') 를 사용한 경우 및 톱 게이트 (4) 를 사용한 경우 각각의 게이트 전압 (VGS) - 드레인 전류 (IDS) 특성을 나타낸다. 드레인 전압 (VDS) 은 어느 쪽의 게이트 전극 (4), (4') 을 사용한 경우도 0.1V 로 하였다. 또, 백 게이트 (4') 를 사용하는 경우에는 톱 게이트 (4) 를 플로팅으로 하고, 톱 게이트 (4) 를 사용하는 경우에는 백 게이트 (4') 를 소스 전극 (2) 과 동일한 전위로 하였다. 또한, 게이트 전압 (VGS) 은 -5V 부터 5V 까지 20mV 단계로 스위프시켰다.
이 결과, 어느 경우에도, 게이트 전압 (VGS) 의 증가에 수반하여 드레인 전 류 (IDS) 가 증가하는 n 형의 반도체적 특성을 나타냈다. 이로써, 상기의 제조 방법에 의해, 나노 튜브형 구조체의 1 종인 카본 나노 튜브로 형성된 p 형의 채널을 n 형으로 하고, p 형의 트랜지스터로부터 n 형 트랜지스터를 제조할 수 있는 것이 확인되었다.
또, 질화실리콘의 절연막 (6) 은 50㎚ 의 막두께였지만, 톱 게이트 (4) 와 소스 전극 (2) 또는 드레인 (3) 사이의 리크 전류는 3pA 정도로 매우 작았다. 이로부터, 질화실리콘의 절연막 (6) 은 절연막으로서도 매우 우수한 것이 확인되었다.
또한, 도 11 에서 나타내는 바와 같이, 게이트 전압 (VGS) 에 대하여 드레인 전류 (IDS) 를 지수 플롯하였을 때에, 드레인 전류 (IDS) 가 게이트 전압 (VGS) 에 대하여 선형으로 증가하는 영역 (약반전 막 영역) 에 있어서 그 기울기를 구하여 평가하였다. 구체적으로는, 도 11 에 있어서, 파선으로 나타내는 선분의 기울기를 백 게이트의 약반전 막 영역의 기울기로 하고, 실선으로 나타내는 선분의 기울기를 톱 게이트의 약반전 막 영역의 기울기로 하여 측정하였다.
이 전계 효과 트랜지스터의 약반전 막 영역에 있어서 드레인 전류 (IDS) 를 1 자리수 변화시키는 데에 필요한 게이트 전압 (VGS) 은 서브 스레쉬홀드 계수 (S) 로 정의되고, 전계 효과 트렌지스터의 스위칭 특성을 나타내는 파라미터로, 작은 값이 바람직하다. 또, 서브 스레쉬홀드 계수 (S) 는 게이트 용량이 클수록 작 아진다.
도 11 로부터, 백 게이트로부터 게이트 전압 (VGS) 을 인가한 경우에 서브 스레쉬홀드 계수 (S) 는 650mV/decade, 톱 게이트로부터 게이트 전압 (VGS) 을 인가한 경우에 서브 스레쉬홀드 계수 (S) 는 450mV/decade 로 톱 게이트가 백 게이트와 비교하여 작아져 있다. 따라서, 본 실시형태에서 제조한 트랜지스터 (1'') 는, 톱 게이트를 사용한 경우가 백 게이트를 사용한 경우보다 스위칭 특성이 우수한 것이다. 이것은 질화실리콘의 절연막 (6) 이 기판 (7) 의 산화실리콘 절연막 (17) 과 비교하여, 유전율이 1.8 배 가까이 크고 얇기 때문이라고 생각된다. 이로부터, 본 실시예에서 사용한 질화실리콘의 절연막 (6) 이 톱 게이트 (4) 의 절연막으로서 우수한 것이 나타났다.
[실시예 3]
[질화실리콘의 절연막을 갖는 톱 게이트형의 카본 나노 튜브 트랜지스터의 바이오 센서에 대한 응용예]
[1. 센서 제조]
상기의 [실시예 2] 에서, 기판 (7) 을 산화실리콘 절연막 (17) 을 갖는 실리콘 단결정 기판 (7) 으로부터 절연성의 알루미나 단결정 기판으로 바꾸고,「(5) 질화실리콘막의 성막」의 공정에서, 원료 가스를 아르곤으로 희석시킨 3％ 의 모노실란 가스로부터, 아르곤으로 희석시킨 0.3％ 의 모노실란 가스로 바꾸고, 또한, 원료 가스의 유량을 20mL/min 로부터 50mL/min 로 바꾸고, 또한 질화실리콘의 절연막 (실시예 1 의 보호막이나 실시예 2 의 절연막에 상당) (6) 의 막두께를 37㎚ 로 한 것 이외에는, [실시예 2] 와 동일하게 하여, 톱 게이트형의 카본 나노 튜브 트랜지스터 (1'') 를 제조하였다.
다음으로, 톱 게이트 (4) 의 컨택트 패드 이외의 부분의 트랜지스터 (1'') 표면을 보호하는 목적으로, [실시예 1] 과 동일하게 포토리소그래피법을 사용하여 레지스트를 패터닝하고, 트랜지스터 (1'') 상면의, 컨택트 패드 이외의 부위에 레지스트막 (19) 을 형성하였다. 이와 같이 하여, 톱 게이트 (4) 의 컨택트 패드 상에 홀 (20) 을 형성하였다. 즉, 컨택트 패드에 대응하는 부분에 홀 (20) 이 형성되도록 하였다. 다음으로, 오븐에서 120℃, 1 시간의 조건으로 포토레지스트를 베이킹하여 경화시켰다. 이렇게 하여 제조된 트랜지스터 센서 (15') 를 도 12 및 도 13 에 나타낸다. 또한, 도 12 는 트랜지스터 센서 (15') 의 모식적인 상면도이고, 도 13 은 도 12 의 트랜지스터 센서 (15') 를 A - A 면으로 자른 단면에 대하여, 그 채널 (5) 근방을 확대하여 모식적으로 나타내는 단면도이다. 또, 도 12 및 도 13 에 있어서, 도 1 ∼ 도 8 및 도 10 과 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 8 및 도 10 과 동일한 것을 사용하는 것으로 한다.
[2. 특성 측정]
이어서, 도 14 에 나타내는 검출 장치를 조립하였다. 즉, 상기의 트랜지스터 센서 (15') 의 상면에 실리콘으로 웰 (21) 을 형성하고, 톱 게이트 (4) 의 컨택트홀 (20) 을 통하여 톱 게이트 (4) 표면을 pH7.4 의 10mM 의 인산 완충액 (PB) 에 침지시켰다. 또, Agilent 사 제조 4156A 반도체 파라미터 애널라이저 (22) 를 사용하여, 소스 전극 (2), 드레인 전극 (3) 및 백 게이트 (4') 의 전압을 제어하도록 하였다. 또한, 도 14 에 있어서, 도 1 ∼ 도 8, 도 10, 도 12 및 도 13 과 실질적으로 동일한 것을 나타내는 부호는, 도 1 ∼ 도 8, 도 10, 도 12 및 도 13 과 동일한 것을 사용하는 것으로 한다.
전기 특성은, 드레인 전압 (VDS) 을 0.1V, 백 게이트 전압 (VBGS) 을 0V, 또, 은/염화은 참조 전극 (R.E.) (23) 을 사용하고, 웰 (21) 내의 PB 를 개재시켜 톱 게이트 (4) 에 톱 게이트 전압 (VTGS) 을 0V 의 일정 전압을 인가하여, 드레인 전류 (IDS) 를 시간의 함수로서 측정하였다. 또, 측정시에는, 단백질에는 돼지 혈청 알부민 (PSA) 을 사용하여, PSA 의 PB 용액을 적절히 웰에 적하하였다.
도 15 에, PSA 의 PB 용액을 웰 (21) 에 적하하였을 때의 드레인 전류 (IDS) 의 시간 변화의 그래프를 나타낸다. 측정 개시 후 180s 에서, 10㎕ 의 동일 농도의 PB 를 적하하였으나, 드레인 전류 (IDS) 에 큰 변화가 보이지 않았다. 또, 측정 개시 후 300s 후에 웰 (21) 내의 PSA 농도가 0.3㎍/mL 가 되도록 PSA 의 PB 용액을 적하하면, 드레인 전류 (IDS) 가 측정 개시 후 1200s 에 있어서 약 1.5nA 감소하였다.
상기와 같이, PB 를 적하하여도 드레인 전류 (IDS) 에 변화가 없고, PSA 의 PB 용액을 적하한 후 드레인 전류 (IDS) 가 감소한 점에서, 이 드레인 전류 (IDS) 의 감소는, pH7.4 에서 부전하를 갖는 PSA 가 톱 게이트 (4) 상에 흡착된 결과, 톱 게이트 (4) 가 R.E. (23) 에 대하여 음의 전위가 되었기 때문이라고 생각된다. 이 결과로부터, 본 실시예에서 제조한 트랜지스터 센서 (15') 가 고감도인 화학 물질 검출 능력을 갖고 있는 것이 나타났다.
산업상사용가능성
본 발명은 산업상의 임의의 분야에서 널리 사용할 수 있고, 예를 들어, 집적 회로 등에 사용되는 것 외에, 화학 센서, 바이오 센서 등의 분석 분야에도 사용할 수 있다.

Claims (16)

  1. 소스 전극과,
    드레인 전극과,
    게이트 전극과,
    그 소스 전극 및 그 드레인 전극 사이에 형성된 나노 튜브형 구조체로 형성된 n 형의 채널과,
    그 채널 상에 직접 형성된 질소 화합물의 막을 구비하고,
    그 채널이 질소 화합물의 막 형성시에 p 형에서 n 형으로 전환된 채널인 것을 특징으로 하는 n 형 트랜지스터.
  2. 제 1 항에 있어서,
    그 질소 화합물의 막의 산소 함유율이, 0 원자％ 이상 10 원자％ 이하인 것을 특징으로 하는 n 형 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    그 질소 화합물의 막의 수소 함유율이, 5 원자％ 이상 20 원자％ 이하인 것을 특징으로 하는 n 형 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    그 질소 화합물의 막이, 그 채널의 상부 및 측부에만 형성되어 있는 것을 특징으로 하는 n 형 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    그 나노 튜브형 구조체가 카본 나노 튜브인 것을 특징으로 하는 n 형 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서,
    그 질소 화합물이, 질화실리콘인 것을 특징으로 하는 n 형 트랜지스터.
  7. 제 1 항 또는 제 2 항에 있어서,
    그 게이트 전극이, 그 질소 화합물의 막을 개재시켜 그 채널 상에 형성된 톱 게이트인 것을 특징으로 하는 n 형 트랜지스터.
  8. 소스 전극과,
    드레인 전극과,
    그 소스 전극 및 그 드레인 전극 사이에 형성된 나노 튜브형 구조체로 형성된 n 형의 채널과,
    그 채널 상에 직접 형성된 질소 화합물의 막을 구비하고,
    그 채널이 질소 화합물의 막 형성시에 p 형에서 n 형으로 전환된 채널이고,
    검출 대상을 그 채널을 흐르는 전류의 변화로서 검지하는 것을 특징으로 하는 n 형 트랜지스터 센서.
  9. p 형 반도체적인 특성을 나타내는 나노 튜브형 구조체에, 상기 나노 튜브형 구조체의 온도 500℃ 이상 1600℃ 이하에서, 열 CVD 법에 의해, 직접, 질소 화합물의 막을 형성하고, 상기 질소 화합물의 막의 형성을 통해 상기 p 형 반도체적인 특성을 나타내는 나노 튜브형 구조체를 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체로 전환하는 공정을 갖는 것을 특징으로 하는 n 형 트랜지스터용 채널의 제조 방법.
  10. 제 9 항에 있어서,
    상기 질소 화합물의 막의 형성을, 상압에서 실시하는 것을 특징으로 하는 n 형 트랜지스터용 채널의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 질소 화합물의 막의 형성을, 산소 농도 1 체적％ 이하의 분위기 중에서 실시하는 것을 특징으로 하는 n 형 트랜지스터용 채널의 제조 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 질소 화합물의 막의 형성을, 환원성 분위기 중에서 실시하는 것을 특징으로 하는 n 형 트랜지스터용 채널의 제조 방법.
  13. p 형 반도체적인 특성을 나타내는 나노 튜브형 구조체에, 상기 나노 튜브형 구조체의 온도 500℃ 이상 1600℃ 이하에서, 열 CVD 법에 의해, 직접, 질소 화합물의 막을 형성하고, 상기 질소 화합물의 막의 형성을 통해 상기 p 형 반도체적인 특성을 나타내는 나노 튜브형 구조체를, n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체로 전환하는 공정을 갖는 것을 특징으로 하는 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법.
  14. 제 13 항에 있어서,
    상기 질소 화합물의 막의 형성을, 상압에서 실시하는 것을 특징으로 하는 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 질소 화합물의 막의 형성을, 산소 농도 1 체적％ 이하의 분위기 중에서 실시하는 것을 특징으로 하는 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 질소 화합물의 막의 형성을, 환원성 분위기 중에서 실시하는 것을 특징으로 하는 n 형 반도체적인 특성을 나타내는 나노 튜브형 구조체의 제조 방법.
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