KR100911785B1

KR100911785B1 - 디지털 필터, 유한 임펄스 응답 필터, 디지털 필터링 방법, 유한 임펄스 응답 필터링 방법 및 컴퓨터 판독가능한 기록매체

Info

Publication number: KR100911785B1
Application number: KR1020087004820A
Authority: KR
Inventors: 로버트 피필드
Original assignee: 엔엑스피 비 브이
Priority date: 2005-07-29
Filing date: 2008-02-28
Publication date: 2009-08-12
Also published as: CN101233686A; ATE466403T1; WO2007013036A3; JP2009503984A; WO2007013036A2; EP1913692B1; EP1913692A2; DE602006013993D1; US20090150468A1; KR20080034488A

Abstract

FIR 필터(20)는 필터 입력(22)에서 수신한 신호를 지연시키기 위한 네 개의 지연 요소(21a, 21b, 21c, 21d)와 지연된 신호에 각각의 부분 필터 계수(a, b, c, d)를 승산하기 위한 네 개의 승산기를 포함하는 지연 라인을 가진다. 지연 요소(21a, 21b, 21c, 21d)와 승산기(24a, 24b, 24c, 24d)는 직렬로 번갈아 연결되어 있다. 네 개의 탭(23a, 23b, 23c, 23d)은 각각의 지연 요소(21a, 21b, 21c, 21d) 바로 다음의 지연 라인으로부터 신호를 추출하고, 지연되고, 승산된 신호를 가산하기 위하여 지연되고, 승산된 신호를 가산기(25)로 출력하여 필터 출력(26)을 생성한다. 부분 필터 계수(a, b, c, d)는 효과적으로 결합하여 탭(23a, 23b, 23c, 23d)을 위한 필터 계수(A, B, C, D)를, 예컨대 A = a, B = a*b, C = a*b*c, D = a*b*c*d로써 구현한다. 그러한 부분 필터 계수(a, b, c, d)의 사용은 종래 기술에 비하여 FIR 필터(20)에서의 승산에 요구되는 연산의 수를 현저하게 줄일 수 있다.

Description

디지털 필터, 유한 임펄스 응답 필터, 디지털 필터링 방법, 유한 임펄스 응답 필터링 방법 및 컴퓨터 판독가능한 기록매체{DIGITAL FILTER}

본 발명은 디지털 필터와 디지털 필터링 방법에 관한 것이다. 본 발명의 구체적 응용은 유한 임펄스 응답(FIR: Finite Impulse Response) 필터와 FIR 필터링 방법이다.

디지털 필터는 디지털 회로와 디지털 신호처리 어디에나 쓰인다. 디지털 필터는 선택된 주파수 범위에 있는 신호 성분을 감쇠시키는 데 사용되는데, 잡음과 간섭을 줄이는 데 도움을 준다. 유한 임펄스 응답(FIR) 필터는 디지털 필터의 구체적 형태이다. 실제로, 유한 임펄스 응답 필터는 디지털 필터의 두 가지 주요 형태 중 하나인데, 다른 주요 형태는 무한 임펄스 응답(IIR: Infinite Impulse Response) 필터이다. 유한 임펄스 응답 필터라는 이름은, 신호 임펄스가 FIR 필터에 입력될 때, 출력이 유한, 즉 제한된 길이가 될 것이라는 특성을 기술하는데, 이것은 FIR 필터가 어떠한 피드백(feedback)도 사용하지 않은 결과이다. FIR 필터는 다양한 응용에 적합하다. 특히, 유한 임펄스 응답 필터는, 자신의 출력의 유한성 이 데시메이션(decimation)된 출력을 만들지 않는 계산, 또는 인터폴레이션(interpolation)된 출력에서 예측 가능한 값을 갖는 계산이 생략되는 것을 허용하므로, 소위 멀티-레이트(multi-rate) 응용, 예컨대 신호의 샘플링 레이트(sampling rate)를 높이거나 낮추기 위하여 신호가 인터폴레이션(interpolation)되거나 데시메이션(decimation)되는 경우에 있어서 계산적으로 효율적이다.

도 1에는 종래 기술의 FIR 필터의 실시예가 도시되어 있다. 이 FIR 필터(10)는 필터(10)로 신호를 입력하기 위한 필터 입력(12)에 직렬로 연결된 네 개의 지연 요소(11A, 11B, 11C, 11D)를 포함하는 지연 라인을 가진다. 보다 구체적으로는, 필터 입력(12)은 제 1 지연 요소(11A)의 입력에 연결되고, 제 1 지연 요소(11A)의 출력은 제 2 지연 요소(11B)의 입력에 연결되고, 제 2 지연 요소(11B)의 출력은 제 3 지연 요소(11C)의 입력에 연결되고, 제 3 지연 요소(11C)의 출력은 제 4 지연 요소(11D)의 입력에 연결된다. 필터(10)는 또한, 다른 지연을 가질 때 점(point)에서 지연라인으로부터 신호를 추출하기 위한 네 개의 탭(tap)(13A, 13B, 13C, 13D)을 가진다. 각각의 탭(13A, 13B, 13C, 13D)은 신호가 다른 지연을 갖는 지연 라인의 점에 연결된다. 보다 구체적으로, 제 1 탭(13A)은 제 1 지연 요소(11A)의 출력에 연결되고, 제 2 탭(13B)은 제 2 지연 요소(11B)의 출력에 연결되고, 제 3 탭(13C)은 제 3 지연 요소(11C)의 출력에 연결되고, 제 4 탭(13D)은 제 4 지연 요소(11D)의 출력에 연결된다. 각각의 탭(13A, 13B, 13C, 13D)은 지연 라인으로부터 추출된 신호에 필터 계수(A, B, C, D)를 승산하는 승산기(14A, 14B, 14C, 14D)를 가진다. 필터 계수(A, B, C, D)는, 예컨대 고역통과, 저역통과 또는 대역 통과와 같은 FIR 필터(10)의 원하는 특성, 그리고 저지대역(stop band)의 정확한 주파수 범위에 따라 선택된다. 승산기(14A, 14B, 14C, 14D)는 탭(13A, 13B, 13C, 13D)이 지연 라인으로부터 신호를 추출하는 점 이후의 탭(13A, 13B, 13C, 13D)에 배열된다. 이것은 신호가 승산기(14A, 14B, 14C, 14D)에 의한 영향을 받지 않고 지연 라인을 따라 통과한다는 것을 의미한다. FIR 필터(10)는 또한 탭(13A, 13B, 13C, 13D)의 출력을 가산해 필터의 출력(16)을 생성하기 위하여 각각의 탭(13A, 13B, 13C, 13D)의 출력에(승산기(14A, 14B, 14C, 14D)의 다음에) 연결된 가산기(15)도 가진다.

동작시에, 신호가 필터 입력(12)을 통하여 FIR 필터(10)에 입력된다. 제 1 지연 요소(11A)는 입력(12)으로부터 신호를 받아, 통상 1 클락 사이클(clock cycle)인 제 1 주어진 지연만큼 신호를 지연시키고, 제 2 지연 요소(11B)로 출력한다. 제 1 탭(13A)은 제 1 지연 요소(11A)와 제 2 지연 요소(11B) 사이에 있는 지연 라인으로부터 지연된 신호를 추출한다. 제 1 탭(13A)의 승산기(14A)는, 추출되고, 지연된 신호에 제 1 필터 계수(A)를 승산하고, 제 1 탭(13A)은, 추출되고, 지연되고, 승산된 신호를 가산기(15)로 출력한다. 제 2 지연 요소(11B)는 제 1 지연 요소(11A)로부터, 지연되고, 승산되지는 않은 신호를 받아, 역시 통상 1 클락 사이클인 제 2 주어진 지연만큼 지연시키고, 그 두 번 지연된 신호를 제 3 지연 요소(11C)로 출력한다. 제 2 탭(13B)은 제 2 지연 요소(11B)와 제 3 지연 요소(11C) 사이에 있는 지연 라인으로부터, 두 번 지연된 신호를 추출한다. 제 2 탭(13B)의 승산기(14B)는, 추출되고, 두 번 지연된 신호에 제 2 필터 계수(B)를 승산하고, 제 2 탭(13B)은, 추출되고, 두 번 지연되고, 승산된 신호를 가산기(15)로 출력한다. 제 3 지연 요소(11C)는 제 2 지연 요소(11B)로부터, 두 번 지연되고, 승산되지는 않은 신호를 받아, 역시 통상 1 클락 사이클인 제 3 주어진 지연만큼 지연시키고, 그 세 번 지연된 신호를 제 4 지연 요소(11D)로 출력한다. 제 3 탭(13C)은 제 3 지연 요소(11C)와 제 4 지연 요소(11D) 사이에 있는 지연 라인으로부터 세 번 지연된 신호를 추출한다. 제 3 탭(13C)의 승산기(14C)는, 추출되고, 세 번 지연된 신호에 제 3 필터 계수(C)를 승산하고, 제 3 탭(13C)은, 추출되고, 세 번 지연되고, 승산된 신호를 가산기(15)로 출력한다. 제 4 지연 요소(11D)는 제 3 지연 요소(11C)로부터, 세 번 지연되고, 승산되지는 않은 신호를 받아, 역시 통상 1 클락 사이클인 제 4 주어진 지연만큼 지연시키고, 지연 라인을 따라 그 네 번 지연된 신호를 출력한다. 제 4 탭(13D)은 네 번 지연된 신호가 제 4 지연 요소(11D)로부터 출력된 후 지연 라인으로부터 그 네 번 지연된 신호를 추출한다. 제 4 탭(13D)의 승산기(14D)는, 추출되고, 네 번 지연된 신호에 제 4 필터 계수(D)를 승산하고, 제 4 탭(13D)은, 추출되고, 네 번 지연되고, 승산된 신호를 가산기(15)로 출력한다. 가산기(15)는 탭(13A, 13B, 13C, 13D)으로부터, 다양하게 추출되고, 지연되고, 승산된 신호를 받아, 그것들을 모두 가산하여 필터 출력(16)을 생성한다.

이 FIR 필터(10)는 적절하게 동작한다. 그러나, 필터 계수의 많은 바람직한 세트는 상대적으로 크고, 승산기(14A, 14B, 14C, 14D)는 요구되는 승산을 수행하기 위하여 많은 연산을 사용한다. 이것은, 필터(10)가 하드웨어, 예컨대 집적회로(IC)로 구현될 때, 승산기(14A, 14B, 14C, 14D)는 예컨대 가산기(15)보다 느릴 수 있고, FIR 필터(10)의 전력 소모에 상당한 영향을 미칠 수 있다. 유사하게, FIR 필터(10)가 소프트웨어, 예컨대 디지털 신호처리기(DSP: Digital Signal Processor)에 의하여 처리되는 코드로 구현될 때, 승산기(14A, 14B, 14C, 14D)는 FIR 필터(10)에 의하여 요구되는 처리 단계의 수에 상당한 영향을 미칠 수 있다. 그리하여 FIR 필터에 의하여 수행되는 데 요구되는 승산의 복잡도를 줄이기 위하여 기술들이 개발되어 왔다.

예를 들어, 신호는 필터 입력(12)에서 다른 계수와 승산될 수도 있다. 이것은 각각의 탭(13A, 13B, 13C, 13D)에 의하여 추출된 신호를 효과적으로 스케일링(scaling)하고, 승산기(14A, 14B, 14C, 14D)에 의하여 수행되는 데 필요한 승산의 복잡도를 줄일 수 있다. 그러나, 이것은 단지 필터 계수(A, B, C, D)의 특정 조합, 예컨대 필터 계수(A, B, C, D)가 스케일링 계수로 사용될 수 있는 하나의 단순한 수학적 공통 인수를 가지는 경우에 대해서만 효과적이다. 필터 계수(A, B, C, D)가 부적절한 경우, 이 기술은 FIR 필터(10)에 의하여 수행되는 승산의 전체 복잡도를 증가시킬 수 있다. 따라서, 디지털 필터에 의하여 수행되는 승산의 복잡도를 감소시키는 다른 방법을 찾는 것이 바람직하다.

본 발명의 제 1 양태에 의하면, 연속으로 신호를 지연시키는 복수의 지연 요소를 갖는 지연 라인과, 다른 지연을 가질 때 점(points)에서 상기 지연 라인으로부터의 신호를 추출하는 탭들과, 상기 신호에 각각의 계수를 승산하는 승산기들과, 상기 탭들로부터의 출력들을 가산하여 필터 출력을 생성하는 가산기를 포함하며, 상기 승산기들의 적어도 하나는 탭의 쌍 각각이 상기 지연 라인으로부터 신호를 추출하는 점들 사이의 지연 라인 내에 배열되며, 그리고 모든 승산기들은 상기 탭들이 상기 지연 라인으로부터 상기 신호를 추출하는 하나 이상의 점들 앞의 지연 라인 내에 배열되는 디지털 필터가 제공된다.

또한, 본 발명의 제 2 양태에 의하면, 지연 라인을 따라 연속으로 신호를 지연시키는 단계와, 각 점이 다른 지연을 가질 때 점에서 상기 지연 라인으로부터 탭의 신호를 추출하는 단계와, 상기 신호에 계수를 승산하는 단계와, 상기 탭으로부터의 출력을 가산하여 필터 출력을 생성하는 단계를 포함하며, 상기 승산 중 적어도 하나는 탭의 쌍 각각이 상기 지연 라인으로부터 신호를 추출하는 점들 사이의 지연 라인 내에서 수행되며, 그리고 모든 승산들은 상기 탭들이 상기 지연 라인으로부터 상기 신호를 추출하는 하나 이상의 점들 앞의 지연 라인 내에서 수행되는 디지털 필터링 방법이 제공된다.

따라서, 모든 승산기들은 지연 라인 내에 배열될 수 있다. 따라서, 지연 라인 내의 승산기들의 계수들은 등가인 관용 필터 계수(equivalent conventional filter coefficient)를 구현하기 위하여 결합될 수도 있다. 바꾸어 말하면, 누적적 승산이 사용될 수 있다. 그러나, 두 탭들 사이의 지연 라인에 하나의 승산기를 위치시키는 것은, 지연 라인에 있는 승산기에 선행하는 탭 또는 탭들에 의하여 지연 라인으로부터 추출된 신호가 지연 라인에서의 승산기에 의하여 영향을 받지 않은 채로 있을 수 있다는 것을 의미한다. 이것은 복수의 다른 세트의 필터 계수의 본 발명을 사용하여 줄어든 복잡도로 구현될 수 있도록 한다. 보다 일반적으로, 여러 필터 계수의 세트에 있어서, 필터에서의 승산을 수행하는 데 요구되는 명령의 전체 수가 크게 줄어들 수 있고, 본 발명의 디지털 필터 및 디지털 필터링 방법은 그로 인하여 종래 기술의 등가 필터 및 방법보다 더 빠르고 더 적은 전력을 소모할 수 있다.

상기 지연 라인 내에 승산기들을 배열하게 되면, 필터 계수를 구현하고 복잡도를 더욱 감소시키는 데 누적적 승산이 사용되는 정도를 증가시킬 수 있다. 복수의 승산기가 함께 사용되어, 하나의 등가의 관용 필터 계수를 구현할 수 있고, 각각의 승산기의 계수는 결합하여 등가의 관용 필터 계수를 제공한다. 실제로, 본 발명의 특히 바람직한 실시예에서, 모든 승산기는 탭이 지연 라인으로부터 신호를 추출하는 하나 또는 그 이상의 점 앞의 지연 라인에 배열될 수도 있다. 바꾸어 말하면, 모든 승산은 탭이 지연 라인으로부터 신호를 추출하는 하나 또는 그 이상의 점 앞의 지연 라인에서 수행될 수 있다. 이것은, 지연 라인에 있는 거의 마지막 승산기 또는 승산이 하나 보다 많은 등가 관용 필터 계수에 영향을 미치기 때문에, 특히 효율적이다.

다른 한 편으로, 유연성은 탭에 있는 승산기의 일부를 배열하는 것에 의하여 유지된다. 따라서, 본 발명의 또 다른 실시예에서, 하나 이상의 승산기가 탭이 지연 라인으로부터 신호를 추출하는 점 다음에 있는 탭의 각각에 배열될 수도 있다. 유사하게, 하나 이상의 승산이, 탭이 지연 라인으로부터 신호를 추출하는 점 다음에 있는 탭의 각각에서 수행될 수도 있다. 실제로, 어떤 경우에, 이것은 심지어 승산기가 탭이 지연 라인으로부터 신호를 추출하는 점 바로 앞에 승산기가 있는 때에도 유용할 수 있다. 보다 구체적으로, 승산기 쌍의 하나가 탭의 각각이 지연 라인으로부터 신호를 추출하는 점과 탭의 다른 각각이 바로 앞서는 지연을 가지는 지연 라인으로부터 신호를 추출하는 점 사이의 지연 라인에 있고, 승산기 쌍의 다른 하나는 탭이 지연 라인으로부터 신호를 추출하는 점 다음에 있는 탭의 하나 각각에 배열하도록 한 쌍 이상의 승산기가 배열되는 것이 바람직할 수 있다. 유사하게, 승산 쌍 중 하나가 탭의 하나 각각이 지연 라인으로부터 신호를 추출하는 점과 탭의 다른 각각이 바로 앞서는 지연을 가지는 지연 라인으로부터 신호를 추출하는 점 사이의 지연 라인에 있고, 승산 쌍 중 다른 하나가 탭이 지연 라인으로부터 신호를 추출하는 점 다음에 있는 탭의 각각 하나에 있도록 한 쌍 이상의 승산이 수행되는 것이 바람직할 수 있다.

디지털 필터 및 디지털 필터링 방법의 다른 구체적인 구현은 대부분 원하는 대로 선택될 수 있다. 예를 들어, 디지털 필터 및 디지털 필터링 방법이 캐노닉(canonic) 표현을 사용하는 것이 바람직할지라도, 관용 이진 표현이 사용될 수 있다. 캐노닉 사인드 디지트(CSD: Canonic Signed Digit)로도 알려진 캐노닉 또는 캐노니컬(canonical) (이진) 표현은 이진 표현의 0과 1에 대한 관용 심볼(symbol)뿐만 아니라, -1에 대한 심볼도 사용한다. 이것은 승산에 요구되는 연산의 수를 더욱 줄일 수 있다.

본 발명은 하드웨어 또는 소프트웨어로 구현될 수 있다. 예를 들어, 디지털 필터는 집적회로(IC)를 포함할 수 있다. 이와 달리, 디지털 필터는 디지털 신호 처리기(DSP)와 같은 적합한 처리 수단에서의 처리를 위하여 컴퓨터 소프트웨어를 포함할 수도 있다. 실제로, 본 발명의 추가적인 양태에 의하면, 처리 수단에 의하여 처리될 때 상술한 방법을 실행하기에 적합한 컴퓨터 소프트웨어 또는 컴퓨터 프로그램을 기록한 컴퓨터 판독가능한 기록 매체가 제공된다. 컴퓨터 소프트웨어 또는 컴퓨터 프로그램은 컴퓨터로 판독 가능한 기록매체에 의하여 탑재될 수 있다. 매체는 리드 온리 메모리(ROM: Read Only Memory) 칩(chip)과 같은 물리적 저장 매체가 될 수 있다. 이와 달리, 매체는 DVD-ROM(Digital Versatile Disk) 또는 컴팩트 디스크(CD-ROM: Compact Disk)와 같은 디스크가 될 수도 있다. 그것은 또한 도선을 흐르는 전자 신호, 광학 신호, 또는 위성 등에 전송되는 것과 같은 무선 신호와 같은 신호 등이 될 수도 있다. 본 발명은 또한 소프트웨어나 코드를 실행하는 프로세서, 예컨대 상술한 방법을 실행하도록 구성된 컴퓨터에도 확장된다.

본 디지털 필터는 일반적으로 유한 임펄스 응답(FIR) 필터이다. 유사하게, 본 디지털 필터링 방법은 일반적으로 FIR 필터링 방법이다.

이하, 본 발명의 바람직한 실시 형태는, 첨부된 도면을 참조하여, 실시예에 의해 기술한다.

도 1은 종래 기술의 유한 임펄스 응답(FIR) 필터의 개략도이다.

도 2는 본 발명의 바람직한 제 1 실시 형태에 따른 FIR 필터의 개략도이다.

도 3은 본 발명의 바람직한 제 2 실시 형태에 따른 FIR 필터의 개략도이다.

도 2를 참조하면, 본 발명의 바람직한 제 1 실시 형태에 따른 유한 임펄스 응답(FIR) 필터(20)는 필터(20)에 신호를 입력하기 위한 필터 입력(22)에 직렬로 연결된 네 개의 지연 요소(21a, 21b, 21c, 21d)를 포함하는 지연 라인을 가진다. 필터(20)는 또한 지연 라인에 배열된 네 개의 승산기(24a, 24b, 24c, 24d)를 가진다. 보다 구체적으로, 필터 입력(22)은 제 1 승산기(24a)의 입력에 연결되고, 제 1 승산기(24a)의 출력은 제 1 지연요소(21a)의 입력에 연결되고, 제 1 지연요소(21a)의 출력은 제 2 승산기(24b)의 입력에 연결되고, 제 2 승산기(24b)의 출력은 제 2 지연요소(21b)의 입력에 연결되고, 제 2 지연요소(21b)의 출력은 제 3 승산기(24c)의 입력에 연결되고, 제 3 승산기(24c)의 출력은 제 3 지연요소(21c)의 입력에 연결되고, 제 3 지연요소(21c)의 출력은 제 4 승산기(24d)의 입력에 연결되고, 제 4 승산기(24d)의 출력은 제 4 지연요소(21d)의 입력에 연결된다. 필터(20)는 또한 점이 다른 지연을 가질 때 점에서 지연 라인으로부터 신호를 추출하기 위하여 네 개의 탭(23a, 23b, 23c, 23d)을 가진다. 각각의 탭(23a, 23b, 23c, 23d)은 신호가 다른 지연을 갖는 지연 라인의 점에 연결된다. 보다 구체적으로는, 제 1 탭(23a)은 제 1 지연 요소(21a)의 출력에 연결되고, 제 2 탭(23b)은 제 2 지연 요소(21b)의 출력에 연결되고, 제 3 탭(23c)은 제 3 지연 요소(21c)의 출력에 연결되고, 제 4 탭(23d)은 제 4 지연 요소(21d)의 출력에 연결된다. 가산기(25)가 탭(23a, 23b, 23c, 23d)의 출력에 연결되어, 탭(23a, 23b, 23c, 23d)의 출력을 가산하여 필터 출력(26)을 생성한다.

각각의 승산기(24a, 24b, 24c, 24d)는 각각의 부분 필터 계수(a, b, c, d)를 신호에 승산하기 위하여 배열된다. 승산기(24a, 24b, 24c, 24d)는, 부분 필터 계수(a, b, c, d)가 결합하여 각각의 탭(23a, 23b, 23c, 23d)에 대한 등가의 관용 필 터 계수(A, B, C, D)를 제공하기 위하여, 탭(23a, 23b, 23c, 23d)과 관련하여 배열된다. 이 등가의 관용 필터 계수(A, B, C, D)는, 예컨대 고역통과, 저역통과 또는 대역통과와 같은 FIR 필터(20)의 원하는 특성, 그리고 저지대역의 정확한 주파수 범위에 따라, 관용적인 방법으로 선택된다. 보다 구체적으로는, 상술한 바와 같이, 승산기(24a, 24b, 24c, 24d)는 전부 지연 라인에 배열된다. 제 1 탭(23a)이 지연 라인으로부터 신호를 추출하는 점은 오직 제 1 승산기(24a)(그리고 제 1 지연 요소(21a))에 의하여서만 지연 라인에 선행된다. 제 2 탭(23b)이 지연 라인으로부터 신호를 추출하는 점은 오직 제 1 및 제 2 승산기(24a, 24b)(그리고 제 1 및 제 2 지연 요소(21a, 21b))에 의하여서만 지연 라인에 선행된다. 제 3 탭(23c)이 지연 라인으로부터 신호를 추출하는 점은 오직 제 1, 제 2 및 제 3 승산기(24a, 24b, 24c)(그리고 제 1, 제 2 및 제 3 지연 요소(21a, 21b, 21c))에 의하여서만 지연 라인에 선행된다. 제 4 탭(23d)이 지연 라인으로부터 신호를 추출하는 점은 오직 제 1, 제 2, 제 3 및 제 4 승산기(24a, 24b, 24c, 24d)(그리고 제 1, 제 2, 제 3 및 제 4 지연 요소(21a, 21b, 21c, 21d))에 의하여서만 지연 라인에 선행된다. 이것은 부분 필터 계수가 다음과 같이 결합하여 각각의 탭(23a, 23b, 23c, 23d)에 대하여 등가인 관용 필터 계수(A, B, C, D)를 제공한다는 것을 의미한다: A = a, B = a*b, C = a*b*c, D = a*b*c*d.

작동시, 신호가 필터 입력(22)를 통하여 필터(20)에 입력된다. 제 1 승산기(24a)는 신호에 제 1 부분 필터 계수(a)를 승산하여 제 1 지연 요소(21a)로 출력한다. 제 1 지연 요소(21a)는 제 1 승산기(24a)로부터 승산된 신호를 수신하여, 통상 1 클락 사이클인 제 1 주어진 지연만큼 지연시키고, 제 2 승산기(24b)로 출력한다. 제 1 탭(23a)은 제 1 지연 요소(21a)와 제 2 승산기(24b) 사이에 있는 지연 라인에서 승산되고, 지연된 신호를 추출하여, 가산기(25)로 출력한다. 제 2 승산기(24b)는 지연되고, 승산된 신호에 제 2 부분 필터 계수(b)를 승산하여 제 2 지연 요소(21b)로 출력한다. 제 2 지연 요소(21b)는 제 2 승산기(24b)로부터 지연되고, 두 번 승산된 신호를 수신하여, 마찬가지로 통상 1 클락 사이클인 제 2 주어진 지연만큼 지연시키고, 제 3 승산기(24c)로 출력한다. 제 2 탭(23b)은 제 2 지연 요소(21b)와 제 3 승산기(24c) 사이에 있는 지연 라인에서 두 번 승산되고, 두 번 지연된 신호를 추출하여, 가산기(25)로 출력한다. 제 3 승산기(24c)는 두 번 승산되고, 두 번 지연된 신호에 제 3 부분 필터 계수(c)를 승산하여 제 3 지연 요소(21c)로 출력한다. 제 3 지연 요소(21c)는 제 3 승산기(24c)로부터 세 번 승산되고, 두 번 지연된 신호를 수신하여, 마찬가지로 통상 1 클락 사이클인 제 3 주어진 지연만큼 지연시키고, 제 4 승산기(24d)로 출력한다. 제 3 탭(23c)은 제 3 지연 요소(21c)와 제 4 승산기(24d) 사이에 있는 지연 라인에서 세 번 승산되고, 세 번 지연된 신호를 추출하여, 가산기(25)로 출력한다. 제 4 승산기(24d)는 세 번 승산되고, 세 번 지연된 신호에 제 4 부분 필터 계수(d)를 승산하여 제 4 지연 요소(21d)로 출력한다. 제 4 지연 요소(21d)는 제 4 승산기(24d)로부터 네 번 승산되고, 세 번 지연된 신호를 수신하여, 마찬가지로 통상 1 클락 사이클인 제 4 주어진 지연만큼 지연시키고, 지연 라인을 따라 출력한다. 제 4 탭(23d)은 제 4 지연 요소(21d) 다음에 있는 지연 라인에서 네 번 승산되고, 네 번 지연된 신호를 추출하여, 가산 기(25)로 출력한다. 가산기(25)는 탭(23a, 23b, 23c, 23d)으로부터 다양하게 추출되고, 지연되고, 승산된 신호를 받아 그것들을 모두 가산하여 필터 출력(26)을 생성한다.

특정 필터 계수(A, B, C, D)와 관련하여, 본 발명의 바람직한 제 1 실시 형태의 FIR 필터(20)의 동작을 종래 기술의 FIR 필터(10)의 동작과 비교해 보는 것이 유용하다. 본 실시예에서, 네 개의 필터 계수(A, B, C, D)는 A = 7, B = -21, C = 189, D = 945의 값을 가지도록 선택된다. 종래 기술의 FIR 필터(10)를 보면, 캐노닉 표현(-1이 X로 표현됨)으로, 이 필터 계수(A, B, C, D)는 다음과 같이 표현되고, 후술하는 개수의 연산이 각각의 승산기(14A, 14B, 14C, 14D)에 의하여 수행될 것을 요구한다.

A = 7 = 0000000100X = 2 operations

B = -21 = 00000X01011 = 4 operations

C = 189 = 00011000X01 = 4 operations

D = 945 = 100X0110001 = 5 operations

즉, 필터 계수 A = 7, B = -21, C = 189, D = 945를 위한 종래 기술의 FIR 필터(10)에서의 승산에는 총 15 연산이 요구된다.

본 발명의 바람직한 제 1 실시 형태의 FIR 필터(20)을 사용함으로써, 연산의 수는 현저하게 줄어들 수 있다. 여기서, 부분 필터 계수 a = 7, b = -3, c = -9, d = 5가 결합하여 등가의 관용 필터 계수 A = 7, B = -21, C = 189, D = 945를 구현한다. 보다 구체적으로, A = a이면 7 = 7, B = a*b이면 -21 = 7*-3, C = a*b*c 이면 189 = 7*-3*-9, D = a*b*c*d이면 945 = 7*-3*-9*5이다. 마찬가지로 캐노닉 표현을 사용하여, 부분 필터 계수(a, b, c, d)는 다음과 같이 표현되고, 후술하는 개수의 연산이 각각의 승산기(24a, 24b, 24c, 24d)에 의하여 수행될 것을 요구한다.

a = 7 = 0100X = 2 operations

b = -3 = 00X01 = 2 operations

c = -9 = 1100X = 3 operations

d = 5 = 00101 = 2 operations

즉, 등가의 관용 필터 계수 A = 7, B = -21, C = 189, D = 945를 위한 본 발명의 바람직한 제 1 실시 형태의 FIR 필터(20)에서의 승산에는 총 9 연산이 요구된다. 이것은 계산 복잡도에 있어 주목할만 한 절약을 제공하고, 궁극적으로 본 발명의 제 1 바람직한 실시예의 FIR 필터(20)는 종래 기술의 FIR 필터(10)보다 훨씬 더 빠르고 더 적은 전력을 소모한다.

본 발명은 본 발명의 바람직한 제 1 실시 형태의 FIR 필터(20)의 구조로 제한되지 않는다. 보다 구체적으로, 승산기(24a, 24b, 24c, 24d)의 위치와 개수는 다른 등가의 관용 필터 계수(A, B, C, D)에 적합하도록 변할 수 있다. 예를 들어, 도 3을 참조하면, 본 발명의 바람직한 제 2 실시 형태에 따른 FIR 필터(30)는 3개의 지연 요소(31e, 31f, 31h)를 포함하는 지연 라인을 가진다. 그것도 세 개의 탭(33e, 33f, 33h)를 가지고 있지만, 네 개의 승산기(34e, 34f, 34g, 34h)를 가진다. 두 개의 승산기(34e, 34f)는 지연 라인에 배열되고, 두 개의 승산기(34g, 34h)는 각각의 탭(33f, 33h)에 배열된다. 보다 구체적으로, 필터 입력(32)은 제 1 승산기(34e)의 입력에 연결되고, 제 1 승산기(34e)의 출력은 제 1 지연 요소(31e)의 입력에 연결되고, 제 1 지연 요소(31e)의 출력은 제 2 승산기(34f)의 입력에 연결되고, 제 2 승산기(34f)의 출력은 제 2 지연 요소(31f)의 입력에 연결되고, 제 2 지연 요소(31f)의 출력은 제 3 지연 요소(31h)의 입력에 연결된다. 각각의 탭(33e, 33f, 33h)은 신호가 다른 지연을 갖는 지연 라인의 점에 연결된다. 보다 구체적으로, 제 1 탭(33e)은 제 1 지연 요소(31e)의 출력에 연결되고, 제 2 탭(33f)은 제 2 지연 요소(31f)의 출력에 연결되고, 제 3 탭(33h)은 제 3 지연 요소(31h)의 출력에 연결된다. 제 2 탭(33f)은 제 3 승산기(34g)를 통합하고, 제 3 탭(33h)은 제 4 승산기(34h)를 통합한다. 그리하여, 제 1 및 제 2 승산기(34e, 34f)가 지연 라인에 배열됨에 반하여, 제 3 및 제 4 승산기(34g, 34h)는 탭(33f, 33h)이 지연 라인으로부터 신호를 추출하는 점 다음에, 제 2 및 제 3 탭(33f, 33h)에 각각 배열된다.

각 승산기(33e, 33f, 33g, 33h)는 각각의 부분 필터 계수(e, f, g, h)를 신호에 승산하기 위하여 배열된다. 승산기(33e, 33f, 33g, 33h)는 부분 필터 계수가 결합하여 등가의 관용 필터 계수(E, F, G)를 제공하도록 배열된다. 이 등가의 관용 필터 계수(E, F, G) 또한 예컨대 고역통과, 저역통과 또는 대역통과와 같은 FIR 필터(30)의 원하는 특성, 그리고 저지대역의 정확한 주파수 범위에 따라, 관용적인 방법으로 선택된다. 보다 구체적으로, 제 1 탭(33e)이 지연 라인으로부터 신호를 추출하는 점은 오직 제 1 승산기(34e)(그리고 제 1 지연 요소(31e))에 의하여서만 지연 라인에 선행된다. 제 2 탭(33f)이 지연 라인으로부터 신호를 추출하는 점은 오직 제 1 및 제 2 승산기(34e, 34f)(그리고 제 1 및 제 2 지연 요소(31e, 31f))에 의하여서만 지연 라인에 선행되고, 제 2 탭(33f)은 제 3 승산기(34g)를 통합한다. 제 3 탭(33h)이 지연 라인으로부터 신호를 추출하는 점은 오직 제 1 및 제 2 승산기(34e, 34f)(그리고 제 1, 제 2 및 제 3 지연 요소(31e, 31f, 31h))에 의하여서만 지연 라인에 선행되고, 제 3 탭은 제 4 승산기를 통합한다. 이것은 부분 필터 계수가 다음과 같이 결합하여 탭(33e, 33f, 33h)에 대하여 등가인 관용 필터 계수(E, F, G)를 제공한다는 것을 의미한다: E = e, F = e*f*g, G = e*f*h.

작동시, 신호가 필터 입력(32)를 통하여 필터(30)에 입력된다. 제 1 승산기(34e)는 신호에 제 1 부분 필터 계수(e)를 승산하여 제 1 지연 요소(31e)로 출력한다. 제 1 지연 요소(31e)는 제 1 승산기(34e)로부터 승산된 신호를 수신하여, 통상 1 클락 사이클인 제 1 주어진 지연만큼 지연시키고, 제 2 승산기(34f)로 출력한다. 제 1 탭(33e)은 제 1 지연 요소(31e)와 제 2 승산기(34f) 사이에 있는 지연 라인에서 승산되고, 지연된 신호를 추출하여, 가산기(35)로 출력한다. 제 2 승산기(34f)는 승산되고, 지연된 신호에 제 2 부분 필터 계수(f)를 승산하여 제 2 지연 요소(31f)로 출력한다. 제 2 지연 요소(31f)는 제 2 승산기(34f)로부터 두 번 승산되고, 지연된 신호를 수신하여, 마찬가지로 통상 1 클락 사이클인 제 2 주어진 지연만큼 지연시키고, 제 3 지연 요소(31h)로 출력한다. 제 2 탭(33f)은 제 2 지연 요소(31f)와 제 3 지연 요소(31g) 사이에 있는 지연 라인에서 두 번 승산되고, 두 번 지연된 신호를 추출하고, 제 2 탭(33f)의 제 3 승산기(34g)는 두 번 승산되 고, 두 번 지연된 신호에 제 3 부분 필터 계수(g)를 승산하고, 탭(33f)은 그것을 가산기(35)로 출력한다. 제 3 지연 요소(31h)는 제 2 지연 요소(31f)로부터 두 번 지연되고, 두 번 승산된 신호를 수신하여, 마찬가지로 통상 1 클락 사이클인 제 3 주어진 지연만큼 지연시키고, 지연 라인을 따라 출력한다. 제 3 탭(33h)은 제 3 지연 요소(31h) 다음에 있는 지연 라인에서 두 번 승산되고, 세 번 지연된 신호를 추출하고, 제 3 탭(33h)의 제 4 승산기(34h)는 두 번 승산되고, 세 번 지연된 신호에 제 4 부분 필터 계수(h)를 승산하고, 탭(33h)은 그것을 가산기(35)로 출력한다. 가산기(35)는 탭(33e, 33f, 33h)으로부터 다양하게 지연되고, 승산된 신호를 받아 그것들을 모두 가산하여 필터 출력(36)을 생성한다.

본 발명의 기술된 실시 형태는 본 발명이 어떻게 구현될 수 있는지에 대한 실시예에 불과하다. 기술된 실시 형태에 대한 변형, 변경 및 변화가 당업자에게 일어날 것이다. 이러한 변형, 변경 및 변화는 본 특허청구범위에서 정의된 발명 및 그 균등물의 사상 및 범주 내에서 이루어질 수 있다.

특허청구범위에서 괄호 속의 참조 부호의 포함은 이해를 돕기 위한 것이고, 한정하기 위한 것이 아니다.

본 명세서 및 특허청구범위에서 구성요소에 대한 단수 형태의 표현은 그러한 구성요소의 복수 개의 존재를 배제하지 않는다. 또한, "포함하는"이라는 용어는 열거되지 않은 다른 구성요소 또는 단계의 존재를 배제하지 않는다.

Claims

디지털 필터(20)에 있어서,

연속으로 신호를 지연시키는 복수의 지연 요소(21a, 21b, 21c, 21d)를 가지는 지연 라인과,

상이한 지연을 갖는 점(point)에서 상기 지연 라인으로부터 신호를 추출하는 탭(tap)(23a, 23b, 23c, 23d)과,

상기 신호에 각각의 계수(a, b, c, d)를 승산하는 승산기(24a, 24b, 24c, 24d)와,

상기 탭(23a, 23b, 23c, 23d)으로부터의 출력을 가산하여 필터 출력(26)을 생성하는 가산기(25)를 포함하며,

상기 승산기(24a, 24b, 24c, 24d)의 하나 이상은 상기 탭(23a, 23b, 23c, 23d)의 쌍 각각이 상기 지연 라인으로부터 상기 신호를 추출하는 점들 사이의 상기 지연 라인 내에 배열되며,

모든 상기 승산기(24a, 24b, 24c, 24d)는 상기 탭(23a, 23b, 23c, 23d)이 상기 지연 라인으로부터 신호를 추출하는 하나 이상의 점 앞의 상기 지연 라인 내에 배열되는

디지털 필터.
삭제
삭제
삭제
제 1 항에 있어서,

캐노닉 표현(canonic representation)을 사용하는

디지털 필터.
제 1 항 또는 제 5 항에 따른 디지털 필터인,

유한 임펄스 응답(FIR) 필터.
디지털 필터링 방법에 있어서,

지연 라인을 따라 신호를 연속으로 지연시키는 단계와,

상이한 지연을 갖는 점에서 상기 지연 라인으로부터 탭(23a, 23b, 23c, 23d)의 신호를 추출하는 단계와,

상기 신호에 계수(a, b, c, d)를 승산하는 단계와,

상기 탭(23a, 23b, 23c, 23d)으로부터의 출력을 가산하여 필터 출력(26)을 생성하는 단계를 포함하며,

상기 승산의 적어도 하나는 상기 탭(23a, 23b, 23c, 23d)의 쌍 각각이 상기 지연 라인으로부터 상기 신호를 추출하는 점들 사이의 상기 지연 라인 내에서 수행되며,

모든 상기 승산은 상기 탭(23a, 23b, 23c, 23d)이 상기 지연 라인으로부터 신호를 추출하는 하나 이상의 점 앞의 상기 지연 라인 내에서 수행되는

디지털 필터링 방법.
삭제
삭제
삭제
제 7 항에 있어서,

캐노닉 표현을 사용하는

디지털 필터링 방법.
제 7 항 또는 제 11 항에 따른 디지털 필터링 방법인,

유한 임펄스 응답(FIR) 필터링 방법.
컴퓨터 처리 수단에 의하여 처리될 때 제 7 항 또는 제 11 항의 방법을 실행하는 컴퓨터 소프트웨어를 기록한 컴퓨터 판독가능한 기록매체.