KR100907097B1 - 반도체 테스트용 접속 구조 및 이를 이용한 반도체 테스트장치 - Google Patents

반도체 테스트용 접속 구조 및 이를 이용한 반도체 테스트장치 Download PDF

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Abstract

본 발명은 반도체 테스트 장치의 제1 기능을 수행하는 제1 PCB와 제2 기능을 수행하는 제2 PCB를 연결하기 위한 접속 구조에 관한 것으로, 반도체 테스트를 위한 테스트용 신호를 전송하는 동축 라인; 및 상기 동축 라인의 노출된 양 단부에 각각 배치되어 상기 동축 라인을 상기 제1 PCB 및 상기 제2 PCB에 각각 접속하는 제1 인터페이스 블록 및 제2 인터페이스 블록을 포함하되, 상기 동축 라인은, 상기 테스트용 신호의 전송을 수행하며 상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록의 표면에 노출되는 통신 신호 라인; 상기 통신 신호 라인을 절연하는 유전 부재; 및 상기 유전 부재를 수납하며 그라운드를 제공하는 그라운드 부재를 포함하며, 상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록 각각은, 상기 동축 라인을 수납하며 상기 그라운드 부재와 접속하여 그라운드를 제공하는 하우징; 및 상기 하우징 표면에 상기 제1 PCB 또는 상기 제2 PCB의 그라운드 단자에 접속하기 위한 그라운드 접촉부를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 별도의 그라운드 접지를 위한 과정이 불필요하여 반도체 테스트 장치의 제조가 용이해지며 통신 신호 라인을 유전 부재를 이용하여 절연하고 통신 신호 라인의 두께와 유전 부재의 두께를 이용하여 임피던스를 정합하여 신호 무결성을 향상시켜서 반도체 테스트 장치의 오동작을 감소시킬 수 있다.
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Description

반도체 테스트용 접속 구조 및 이를 이용한 반도체 테스트 장치{INTER-CONNECTING STRUCTURE FOR SEMICONDUCTOR TEST AND SEMICONDUCTOR TESTER USING THE SAME}
도 1은 본 발명에 따른 반도체 테스트용 접속 구조의 예시적인 구성을 나타내는 도면.
도 2는 본 발명에 따른 반도체 테스트용 접속 구조의 동축 라인의 예시적인 구성을 나타내는 도면.
도 3은 본 발명에 따른 반도체 테스트용 접속 구조의 제1 인터페이스 블록의 평면도.
도 4는 본 발명에 따른 반도체 테스트용 접속 구조의 다른 예시적인 구성을 나타내는 도면.
도 5는 본 발명에 따른 반도체 테스트 장치의 예시적인 구성을 나타내는 도면.
도 6은 본 발명에 따른 반도체 테스트 장치의 다른 예시적인 구성을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
110: 동축 라인 120: 통신 신호 라인
130: 유전 부재 140: 그라운드 부재
160: 제1 인터페이스 블록 163: 하우징
166: 그라운드 접촉부 170: 제2 인터페이스 블록
173: 하우징 176: 그라운드 접촉부
200: 소켓 보드 220: 신호 단자
250: 소켓 266: 그라운드 단자
300: 패턴 생성 보드 310: 신호 처리 구성
본 발명은 반도체 테스트용 접속 구조 및 이를 이용한 반도체 테스트 장치에 관한 것으로, 더욱 구체적으로는 통신 신호 라인을 유전 부재를 이용하여 절연하고 통신 신호 라인의 두께와 유전 부재의 두께를 이용하여 임피던스를 정합하여 신호 무결성을 향상시켜서 반도체 테스트 장치의 오동작을 감소시키는 반도체 테스트용 접속 구조 및 이를 이용한 반도체 테스트 장치에 관한 것이다.
반도체 테스트 장치는 제조된 반도체 소자의 불량 여부를 테스트하는 장치이다. 이러한 반도체 테스트 장치는 특히 메모리 소자의 테스트를 위해서 사용되는 경우가 많기 때문에 메모리 소자의 개발 상황, 특히 메모리 소자의 상당 부분을 차지하는 DRAM의 개발 상황에 따라서 설계되어 개발된다.
현재의 DRAM 발전 상황은 EDO(Extended Data Output) 기능을 탑재한 DRAM이 나, SDRAM(Synchronous DRAM), 램버스(Rambus) DRAM에 이어서 DDR(Double Data Rate) DRAM으로 발전되고 있다.
이러한 DRAM을 테스트하기 위해서는 메모리의 고속화에 대응하여 반도체 테스트 장치도 고속 및 고정밀도가 요구된다. 또한 메모리의 대용량화에 따라 테스트 시간이 증가하게 되므로 테스트의 속도 역시 빨라져야 한다. 또한 소형화되고 경제적인 반도체 테스트 장치를 구현하여 테스트 비용을 절감할 수 있어야 한다.
반도체 테스트 장치, 특히 그 중에서도 메모리 테스트 장치는 전형적으로 메모리 컴포넌트 또는 SIMM 또는 DIMM 구성으로 되어 있는 메모리 모듈을 테스트하고 검증하는데 사용된다. 이러한 반도체 테스트 장치는 메모리 모듈 또는 메모리 컴포넌트가 실제 컴퓨터 시스템 등에 장착되어 사용되기 전에 메모리 모듈 또는 컴포넌트 상의 기능상 결함이 존재하는지의 여부를 검출하게 된다.
이러한 반도체 테스트 장치에 있어서 다수의 접속 구조가 사용된다.
이러한 접속 구조는 예컨대 동축 케이블을 이용하여 반도체 테스트 장치의 신호 발생 구성을 테스트를 위한 소켓 구성과 연결하는 용도로 사용될 수 있다.
특히 반도체 소자의 동작 속도가 고속화되면서 접속 구조는 신호의 손실을 최소화하면서 통신 신호를 전달할 수 있도록 구성되어야 한다.
그러나 특히 동축 케이블을 사용하는 경우 동축 케이블의 접지를 위하여 별도의 그라운드를 제공하는 경우 많은 비용이 추가적으로 발생하고 또한 다수의 동축 케이블을 고밀도로 연결 구조에 포함하기 어려운 단점이 있다.
또한 이러한 동축 케이블이 아닌 형태의 소켓이나 인터페이스 보드를 통하여 연결하는 경우에는 소켓 등의 사용에 따라서 임피던스의 오정합이 발생하며 따라서 신호 무결성이 저하된다. 이러한 신호 무결성의 저하는 특히 고속 동작을 수행하는 DDR 3 등의 메모리 소자를 테스트하는 경우 오동작의 원인이 된다.
본 발명의 목적은 통신 신호 라인을 유전 부재를 이용하여 절연하고 통신 신호 라인의 두께와 유전 부재의 두께를 이용하여 임피던스를 정합하여 신호 무결성을 향상시켜서 반도체 테스트 장치의 오동작을 감소시키는 반도체 테스트용 접속 구조 및 이를 이용한 반도체 테스트 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 테스트 장치의 제1 기능을 수행하는 제1 PCB와 제2 기능을 수행하는 제2 PCB를 연결하기 위한 접속 구조에 있어서, 반도체 테스트를 위한 테스트용 신호를 전송하는 동축 라인; 및 상기 동축 라인의 노출된 양 단부에 각각 배치되어 상기 동축 라인을 상기 제1 PCB 및 상기 제2 PCB에 각각 접속하는 제1 인터페이스 블록 및 제2 인터페이스 블록을 포함하되, 상기 동축 라인은, 상기 테스트용 신호의 전송을 수행하며 상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록의 표면에 노출되는 통신 신호 라인; 상기 통신 신호 라인을 절연하는 유전 부재; 및 상기 유전 부재를 수납하며 그라운드를 제공하는 그라운드 부재를 포함하며, 상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록 각각은, 상기 동축 라인을 수납하며 상기 그라운드 부재와 접속하여 그라운드를 제공하는 하우징; 및 상기 하우징 표면에 상기 제1 PCB 또는 상기 제2 PCB의 그라운드 단자에 접속하기 위한 그라운드 접촉부를 포함하는 것을 특징으로 하는 반도체 테스트용 접속 구조를 제공한다.
본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 통신 신호 라인은 탄성을 가질 수 있다.
또한 본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 통신 신호 라인은 포고 핀을 포함할 수 있다.
또한 본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 통신 신호 라인은 상기 제1 PCB 또는 상기 제2 PCB의 신호 단자에 솔더링될 수 있다.
또한 본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 통신 신호 라인은 상기 제1 PCB 또는 상기 제2 PCB의 신호 단자에 탄성 접촉될 수 있다.
또한 본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 그라운드 접촉부는 상기 제1 PCB 또는 상기 제2 PCB의 신호 단자에 솔더링될 수 있다.
또한 본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 그라운드 접촉부는 상기 제1 PCB 또는 상기 제2 PCB의 그라운드 단자에 탄성 접촉될 수 있다.
또한 본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 동축 라인은, 상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록에 의해서 수납되는 부분 이외의 부분을 보호하는 피복을 더 포함할 수 있다.
또한 본 발명에 따른 반도체 테스트용 접속 구조에 있어서, 상기 동축 라인은 "L"자 형태로 구부러진 것일 수 있다.
또한 본 발명은 반도체 테스트 장치로서, 테스트 패턴을 생성하는 패턴 생성 보드와, 테스트될 반도체 소자의 장착을 위한 소켓을 포함하며 상기 패턴 생성 보드로부터의 상기 테스트 패턴을 상기 테스트될 반도체 소자에 인가하는 소켓 보드와,
상기 패턴 생성 보드와 상기 소켓 보드를 연결하는 전술한 본 발명에 따른 반도체 테스트용 접속 구조를 포함하는 반도체 테스트 장치를 제공한다.
본 발명에 따른 반도체 테스트 장치에 있어서, 상기 패턴 생성 보드 또는 상기 소켓 보드는, 상기 반도체 테스트용 접속 구조의 상기 통신 신호 라인 또는 상기 그라운드 접촉부에 대응하여 각각 신호 단자 및 그라운드 단자를 구비할 수 있다.
또한 본 발명에 따른 반도체 테스트 장치에 있어서, 상기 패턴 생성 보드는 상기 반도체 테스트용 접속 구조와 솔더링되어 접속될 수 있다.
또한 본 발명에 따른 반도체 테스트 장치에 있어서, 상기 소켓 보드는 상기 반도체 테스트용 접속 구조와 탄성 접촉될 수 있다.
또한 본 발명에 따른 반도체 테스트 장치에 있어서, 상기 패턴 생성 보드는 수직으로 장착될 수 있다.
이하, 본 발명의 반도체 테스트용 접속 구조 및 이를 이용한 반도체 테스트 장치의 실시예를 첨부한 도면을 참조로 보다 구체적으로 설명한다.
도 1은 본 발명에 따른 반도체 테스트용 접속 구조의 예시적인 구성을 나타내는 도면이다.
도시되듯이 본 발명에 따른 반도체 테스트용 접속 구조(100)는 동축 라인(110)과, 제1 인터페이스 블록(160)과, 제2 인터페이스 블록(170)을 포함한다.
본 발명에 따른 반도체 테스트용 접속 구조(100)는 특히 반도체 테스트 장치의 제1 기능을 수행하는 제1 PCB(도시되지 않음)와 제2 기능을 수행하는 제2 PCB(도시되지 않음)를 연결하기 위한 접속 구조이다.
제2 PCB(도시되지 않음)는 예컨대 반도체 소자의 테스트를 위한 테스트 패턴을 생성하는 패턴 생성 보드일 수 있으며, 제1 PCB(도시되지 않음)는 예컨대 테스트될 반도체 소자, 즉 DUT의 장착을 위한 소켓을 포함하며 패턴 생성 보드로부터의 테스트 패턴을 테스트될 반도체 소자에 인가하는 소켓 보드일 수 있다.
또한 예컨대 실장 테스트를 수행하는 반도체 테스트 장치의 경우에는 제1 PCB(도시되지 않음)는 소켓을 구비하는 소켓 보드일 수 있으며, 제2 PCB((도시되지 않음)는 PC의 머더보드일 수 있다.
본 발명에 따른 반도체 테스트용 접속 구조(100)는 이러한 제1 PCB(도시되지 않음)와 제2 PCB(도시되지 않음)를 연결하기 위한 구성이다.
동축 라인(110)은 반도체 테스트를 위한 테스트용 신호를 전송한다.
테스트용 신호는 예컨대 반도체 소자에 테스트를 위하여 인가되는 패턴 신호일 수 있으며, 또한 반도체 소자로부터 패턴 신호에 대응하여 출력되는 응답 신호일 수도 있다. 또한 기타 테스트를 위해서 사용되는 제어 신호일 수도 있다. 본원 발명의 경우 이러한 테스트용 신호는 예컨대 제1 PCB(도시되지 않음)와 제2 PCB(도시되지 않음) 사이에서 동축 라인(110)을 통하여 통신이 수행된다.
이를 위하여 동축 라인(110) 내에는 통신 신호 라인(120)이 구비되며, 이러한 통신 신호 라인(120)은 도시되듯이 제1 인터페이스 블록(160)과 제2 인터페이스 블록(170)의 표면에 노출된다.
동축 라인(110)의 세부적인 구성에 대해서는 도 2를 참조로 설명한다.
도 2는 본 발명에 따른 반도체 테스트용 접속 구조의 동축 라인의 예시적인 구성을 나타내는 도면이다.
도시되듯이 동축 라인(110)은 통신 신호 라인(120)과, 유전 부재(130)와, 그라운드 부재(130)를 포함하여 구성될 수 있다.
통신 신호 라인(120)은 전술한 테스트용 신호의 전송을 수행하며 제1 인터페이스 블록(160)과 제2 인터페이스 블록(170)의 표면에 노출되어 제1 PCB(도시되지 않음)와 제2 PCB(도시되지 않음)에 접속하도록 구성된다.
통신 신호 라인(120)은 탄성을 가지는 것이 바람직하며, 예컨대 포고 핀 형태를 포함하는 것이 바람직하다.
통신 신호 라인(120)이 탄성을 가지는 경우 본 발명에 따른 반도체 테스트용 접속 구조는 제1 PCB(도시되지 않음) 또는 제2 PCB(도시되지 않음)에 탄성 접촉이 수행될 수 있다.
또한 통신 신호 라인(120)은 제1 PCB(도시되지 않음) 또는 제2 PCB(도시되지 않음)의 신호 단자에 솔더링되거나 또는 탄성 접촉을 통하여 접속이 수행될 수도 있다.
유전 부재(130)는 통신 신호 라인(120)에 대해서 절연을 제공한다. 유전 부 재(130)는 통신 신호 라인(120)을 감싸고 있으며 통신 신호 라인(120)을 통하여 전송되는 신호의 손실을 방지하는 역할을 한다.
유전 부재(130)는 예컨대 테프론 등의 유전 물질을 사용할 수 있다.
이 경우 통신 신호 라인(120)의 두께와 유전 부재(130)의 두께에 따라서 임피던스 값이 결정된다. 따라서 고속 신호를 전송하는 반도체 테스트 장치에서 적절한 임피던스 값을 가지도록 통신 신호 라인(120)의 두께와 유전 부재(130)의 두께가 설정될 수 있다. 예컨대 200 MHz 대역에서 동작하는 반도체 소자를 위해서는 41 Ω 정도의 임피던스 값을 가지도록 통신 신호 라인(120)의 두께와 유전 부재(130)의 두께를 설정할 수 있다.
이와 같이 통신 신호 라인(120)의 두께와 유전 부재(130)의 두께를 고속 반도체 소자의 테스트에 적합하도록 설정하여 테스트용 신호를 전송할 수 있다.
그라운드 부재(140)는 유전 부재(130)를 수납하며 그라운드를 제공한다.
이를 위하여 그라운드 부재(140)는 금속 등의 전도성 물질을 이용하여 구성된다.
한편 동축 라인(110)은 도시되지는 않았지만 피복(도시되지 않음)을 더 포함할 수 있다.
피복(도시되지 않음)은 제1 인터페이스 블록(160) 및 제2 인터페이스 블록(170)에 의해서 수납되는 부분 이외의 부분을 보호하여 외부의 신호와의 간섭을 최소화하도록 구성된다. 이를 위하여 피복(도시되지 않음)은 절연 물질을 이용하여 구성될 수 있다.
다시 도 1을 참조하여 제1 인터페이스 블록(160)과, 제2 인터페이스 블록(170)에 대해서 설명을 하면 다음과 같다.
제1 인터페이스 블록(160)과 제2 인터페이스 블록(170)은 동축 라인(110)의 노출된 양 단부에 각각 배치되며, 동축 라인(110)을 전술한 제1 PCB(도시되지 않음) 및 제2 PCB(도시되지 않음)에 각각 접속하는 기능을 수행한다.
제1 인터페이스 블록(160)과, 제2 인터페이스 블록(170)의 구성은 서로 대응되며, 따라서 제1 인터페이스 블록(160)을 중심으로 설명을 수행한다.
도시되듯이 제1 인터페이스 블록(160)은 하우징(163)과 그라운드 접촉부(166)를 포함한다.
하우징(163)은 동축 라인(110)을 수납하며 동축 라인(110)의 그라운드 부재와 접속하여 그라운드를 제공한다.
이를 위하여 하우징(163)은 금속 등의 전도성 물질을 이용하여 구성될 수 있으며, 전술한 그라운드 부재(140)와 동일한 전도성 물질을 이용하여 구성될 수 있다.
또한 하우징 표면에는 제1 PCB(도시되지 않음)의 그라운드 단자에 접속하기 위한 그라운드 접촉부(166)를 포함한다.
그라운드 접촉부(166)는 예컨대 제1 PCB(도시되지 않음)의 그라운드 단자에 대응하여 솔더링되거나 또는 제1 PCB(도시되지 않음)의 그라운드 단자에 탄성 접촉 되도록 구성된다.
도 3은 본 발명에 따른 반도체 테스트용 접속 구조의 제1 인터페이스 블록의 평면도이다.
도시되듯이 제1 인터페이스 블록(160)을 윗부분에서 보면 동축 라인(110)의 통신 신호 라인(120)과 유전 부재(130)와 그라운드 부재(140)가 표시되어 있으며 또한 제1 인터페이스 블록(160)의 하우징(163)과 그라운드 접촉부(166)가 표시되어 있다. 또한 동축 라인(110)의 경우 통신 신호 라인(120)만이 노출되고 기타 유전 부재(130)와 그라운드 부재(140)는 제1 인터페이스 블록(160)의 표면에 노출되지 않도록 구성하는 것도 가능하다.
도 1 내지 도 3을 참조로 한 본 발명에 따른 반도체 테스트용 접속 구조에서는 2개의 동축 라인(110)이 도시되나, 동축 라인(110)은 필요에 따라서 더 많은 수를 사용할 수도 있음은 물론이다.
한편 제2 인터페이스 블록(170)은 하우징(173)과 그라운드 접촉부(176)를 포함한다.
이러한 하우징(173)과 그라운드 접촉부(176)는 제2 PCB(도시되지 않음)와의 접촉을 제공하는 것을 제외하면 도 1 및 도 3을 참조로 한 제1 인터페이스 블록(160)의 하우징(163)과 그라운드 접촉부(166)와 동일하므로 이에 대해서 상세한 설명은 생략한다.
도 4는 본 발명에 따른 반도체 테스트용 접속 구조의 다른 예시적인 구성을 나타내는 도면이다.
도 4에 도시되는 실시예는 반도체 테스트용 접속 구조(100')의 동축 라인(110)이 "L"자 형태로 구부러져 있으며, 이에 대응하여 제2 인터페이스 블 록(170)이 수직으로 세워진 형태인 점을 제외하면 도 1을 참조로 한 실시예와 동일하므로 이에 대해서 상세한 설명은 생략한다.
도 4를 참조로 본 발명에 따른 반도체 테스트용 접속 구조를 이용하는 경우 반도체 테스트 장치의 설계 유연성을 증가시킬 수 있다.
또한 본 발명은 도 1 내지 도 4를 참조로 설명한 본 발명에 따른 반도체 테스트용 접속 구조를 이용한 반도체 테스트 장치를 제공한다.
이에 대해서 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 반도체 테스트 장치의 예시적인 구성을 나타내는 도면이다.
도시되듯이 본 발명에 따른 테스트 장치는 반도체 테스트용 접속 구조(100)와, 소켓 보드(200)와, 패턴 생성 보드(300)를 포함한다.
반도체 테스트용 접속 구조(100)는 도 1 내지 도 4를 참조로 설명한 본 발명에 따른 반도체 테스트용 접속 구조(100)로서, 패턴 생성 보드(300)와 소켓 보드(200)를 연결한다.
소켓 보드(200)는 테스트될 반도체 소자(도시되지 않음), 즉 DUT의 장착을 위한 소켓(250)을 포함하며 패턴 생성 보드(300)로부터의 테스트 패턴을 테스트될 반도체 소자(도시되지 않음)에 인가한다. 소켓 보드(200)에는 도시되듯이 테스트 패턴 등의 테스트용 신호를 위한 신호 단자(220)를 구비하며, 또한 그라운드 제공을 위한 그라운드 단자(266)를 구비하고 있다.
패턴 생성 보드(300)는 반도체 소자의 테스트를 위한 테스트 패턴을 생성하 는 기능을 수행한다. 또한 테스트 패턴 생성 기능 뿐만 아니라 테스트될 반도체 소자(도시되지 않음)로부터 소켓(250)과 소켓 보드(200)와 반도체 테스트용 접속 구조(100)를 통하여 전송되는 테스트 패턴에 대응한 응답을 수신하여 반도체 소자의 테스트를 수행하는 기능을 포함할 수도 있다.
패턴 생성 보드(300)는 테스트 패턴의 생성 또는 테스트 수행 기능을 위하여 CPU 등의 신호 처리 구성(310)을 포함할 수 있다.
또한 예컨대 ATE 등의 테스트가 아니라 반도체 소자의 실장 테스트를 수행하는 경우라면, 패턴 생성 보드(300)는 PC의 머더 보드일 수 있다.
패턴 생성 보드(300)에는 도시되지는 않지만 테스트 패턴 등의 테스트용 신호를 위한 신호 단자(도시되지 않음)와 그라운드 제공을 위한 그라운드 단자(도시되지 않음)를 구비할 수 있다.
이 경우 패턴 생성 보드(300)는 도시되듯이 반도체 테스트용 접속 구조(100)와 솔더링 형태로 접속될 수 있다. 즉 반도체 테스트용 접속 구조(100)의 통신 라인(110)과 그라운드 접촉부(176)가 삽입 형태로 패턴 생성 보드(300)에 결합되고, 이러한 통신 라인(110)과 그라운드 접촉부(176)가 패턴 생성 보드(300)에 솔더링될 수 있다. 또는 도시되지는 않았지만 삽입 형태를 취하지 않더라도 패턴 생성 보드(300)의 신호 단자(도시되지 않음)와 그라운드 단자(도시되지 않음)에 통신 라인(110)과 그라운드 접촉부(176)가 솔더링될 수도 있다.
또한 소켓 보드(200)는 반도체 테스트용 접속 구조(100)와 탄성 접촉될 수 있다. 즉 소켓 보드(200)는 마모 또는 파손의 위험성이 크므로 자주 교체를 수행하 여야 하는 구성이다. 따라서 소켓 보드(200)는 예컨대 가압 접촉을 수행하는 장치를 이용하여 반도체 테스트용 접속 구조(100)와 탄성 접촉을 수행할 수 있다.
이 경우에도 반도체 테스트용 접속 구조(100)의 통신 라인(110)과 그라운드 접촉부(176)에 대응하여 소켓 보드(200)의 신호 단자(220)와 그라운드 단자(266)가 접속되도록 탄성 접촉이 수행될 수 있다.
도 6은 본 발명에 따른 반도체 테스트 장치의 다른 예시적인 구성을 나타내는 도면이다.
도 6에 도시된 반도체 테스트 장치는 반도체 테스트용 접속 구조(100')의 동축 라인(110)이 "L"자 형태로 구부러져 있으며, 이에 대응하여 제2 인터페이스 블록(170)이 수직으로 세워진 형태인 점을 제외하면 도 5를 참조로 한 실시예와 동일하므로 이에 대해서 상세한 설명은 생략한다.
도 6을 참조로 본 발명에 따른 반도체 테스트 장치를 이용하는 경우 반도체 테스트 장치의 설계 유연성을 증가시킬 수 있다. 즉 수직으로 패턴 생성 보드(300)를 장착하는 경우 반도체 테스트 장치 내에 장착 가능한 패턴 생성 보드(300)의 개수가 수평으로 장착하는 경우에 비해서 크게 증가될 수 있다. 따라서 동시에 테스트 가능한 반도체 소자의 개수 역시 증가시킬 수 있다는 장점이 있다.
비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 다양한 변형이 가능할 것이다.
따라서 본 명세서에 개시된 실시예들은 본 발명을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 사상과 범위가 한정되는 것은 아니다. 본 발명의 범위는 아래의 청구범위에 의해 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 통신 신호 라인을 유전 부재를 이용하여 절연하고 통신 신호 라인의 두께와 유전 부재의 두께를 이용하여 임피던스를 정합하여 신호 무결성을 향상시켜서 반도체 테스트 장치의 오동작을 감소시킬 수 있다.

Claims (14)

  1. 반도체 테스트 장치의 제1 기능을 수행하는 제1 PCB와 제2 기능을 수행하는 제2 PCB를 연결하기 위한 접속 구조에 있어서,
    반도체 테스트를 위한 테스트용 신호를 전송하는 동축 라인; 및
    상기 동축 라인의 노출된 양 단부에 각각 배치되어 상기 동축 라인을 상기 제1 PCB 및 상기 제2 PCB에 각각 접속하는 제1 인터페이스 블록 및 제2 인터페이스 블록
    을 포함하되,
    상기 동축 라인은,
    상기 테스트용 신호의 전송을 수행하며 상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록의 표면에 노출되는 통신 신호 라인;
    상기 통신 신호 라인을 절연하는 유전 부재; 및
    상기 유전 부재를 수납하며 그라운드를 제공하는 그라운드 부재
    를 포함하며,
    상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록 각각은,
    상기 동축 라인을 수납하며 상기 그라운드 부재와 접속하여 그라운드를 제공하는 하우징; 및
    상기 하우징 표면에 상기 제1 PCB 또는 상기 제2 PCB의 그라운드 단자에 접속하기 위한 그라운드 접촉부
    를 포함하는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  2. 제1항에 있어서,
    상기 통신 신호 라인은 탄성을 가지는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  3. 제2항에 있어서,
    상기 통신 신호 라인은 포고 핀을 포함하는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  4. 제1항에 있어서,
    상기 통신 신호 라인은 상기 제1 PCB 또는 상기 제2 PCB의 신호 단자에 솔더링되는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  5. 제1항에 있어서,
    상기 통신 신호 라인은 상기 제1 PCB 또는 상기 제2 PCB의 신호 단자에 탄성 접촉되는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  6. 제1항에 있어서,
    상기 그라운드 접촉부는 상기 제1 PCB 또는 상기 제2 PCB의 신호 단자에 솔더링되는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  7. 제1항에 있어서,
    상기 그라운드 접촉부는 상기 제1 PCB 또는 상기 제2 PCB의 그라운드 단자에 탄성 접촉되는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  8. 제1항에 있어서,
    상기 동축 라인은,
    상기 제1 인터페이스 블록 및 상기 제2 인터페이스 블록에 의해서 수납되는 부분 이외의 부분을 보호하는 피복
    을 더 포함하는 것을 특징으로 하는 반도체 테스트용 접속 구조.
  9. 제1항에 있어서,
    상기 동축 라인은 "L"자 형태로 구부러진 것을 특징으로 하는 반도체 테스트용 접속 구조.
  10. 반도체 테스트 장치로서,
    테스트 패턴을 생성하는 패턴 생성 보드와,
    테스트될 반도체 소자의 장착을 위한 소켓을 포함하며 상기 패턴 생성 보드로부터의 상기 테스트 패턴을 상기 테스트될 반도체 소자에 인가하는 소켓 보드와,
    상기 패턴 생성 보드와 상기 소켓 보드를 연결하는 제1항 내지 제9항 중 어느 한 항에 기재된 반도체 테스트용 접속 구조
    를 포함하는 것을 특징으로 하는 반도체 테스트 장치.
  11. 제10항에 있어서,
    상기 패턴 생성 보드 또는 상기 소켓 보드는,
    상기 반도체 테스트용 접속 구조의 상기 통신 신호 라인 또는 상기 그라운드 접촉부에 대응하여 각각 신호 단자 및 그라운드 단자를 구비하는 것을 특징으로 하는 반도체 테스트 장치.
  12. 제10항에 있어서,
    상기 패턴 생성 보드는 상기 반도체 테스트용 접속 구조와 솔더링되어 접속되는 것을 특징으로 하는 반도체 테스트 장치.
  13. 제10항에 있어서,
    상기 소켓 보드는 상기 반도체 테스트용 접속 구조와 탄성 접촉되는 것을 특징으로 하는 반도체 테스트 장치.
  14. 제10항에 있어서,
    상기 패턴 생성 보드는 수직으로 장착되는 것을 특징으로 하는 반도체 테스트 장치.
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