KR100906307B1 - Method of manufacturing a semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 장벽금속층과 주 금속층 사이에 두 금속의 일정 조성을 갖는 완충층을 형성하여 접착력을 강화하고, 열응력을 완화하여 기공발생을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
The present invention relates to a method for manufacturing a semiconductor device, which forms a buffer layer having a predetermined composition of two metals between a barrier metal layer and a main metal layer to enhance adhesion and to manufacture a semiconductor device that can prevent porosity by relieving thermal stress. Provide a method.

듀얼다마신 구조, 장벽층, 완충층, 열응력Dual damascene structure, barrier layer, buffer layer, thermal stress

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 구조물 12, 30 : 장벽층10: semiconductor structure 12, 30: barrier layer

14 : 하부 금속배선 16, 20 : 층간 절연막14 lower metal wiring 16, 20 interlayer insulating film

18 : 식각 정지막 22 : 비아 홀18: etching stop film 22: via hole

24 : 트랜치 32 : 완충층24: trench 32: buffer layer

34 : 상부 금속배선
34: upper metal wiring

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 구조의 금속 배선 형성방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal wiring having a dual damascene structure.

반도체 소자의 금속 배선공정에서는 공정의 미세화, 빠른 동작 속도 및 높은 신뢰성이 요구됨에 따라 배선용 금속으로 구리(Cu)를 사용하고 있다. 구리의 증착 법으로는 주로 전기도금(Electroplating)방법이 사용되고 있다. 하지만 증착 박막인 구리의 특성상 시간 변화에 따라 비저항 감소와 결정립 크기가 증가 한다. 이는 CMP(Chemical Mechanical Polishing) 공정시, 구리 박막 물성의 불안정성으로 인해 박막제거율에 영향을 미치게 된다. 따라서, 구리 박막의 물성 안정화를 위해 CMP공정 전에 특정 온도에서 열처리 공정을 실시하게 된다. 하지만 이 또한 구리 박막의 급격한 응력 변화를 유도하게 되는 문제점이 발생하게 된다. 가급적 낮은 온도에서 진행 하는 것이 응력 측면에서 유리 하지만 온도가 너무 낮으면 CMP 공정 후 금속 배선의 결함이 많이 발생하여 배선 신뢰성의 악화를 유발하게 된다. 또한 일반적인 구리 다마신 공정에서는 Ta 또는 TaN/Ta를 사용하여 금속 장벽층을 형성한다. Ta와 층간 절연막과는 접착력이 우수하나, 금속 배선과의 접착력은 접착력이 떨어진다. 따라서, 구리 증착 후 박막 물성 안정화를 위한 열처리 공정을 수행하게 되면 냉각구간에서 압축 응력이 작용하여 콘택 및 콘택 모서리에서 기공 및 Ta/구리의 계면 분리가 발생하여 비아 수율에 심각한 저하를 일으키는 문제점이 발생한다.
In the metal wiring process of a semiconductor device, copper (Cu) is used as a metal for wiring as process refinement, fast operation speed, and high reliability are required. Electroplating is mainly used as a method of depositing copper. However, the resistivity decreases and the grain size increases with time due to the characteristics of copper, which is a deposited thin film. This may affect the removal rate of the thin film due to the instability of the copper thin film properties during the chemical mechanical polishing (CMP) process. Therefore, the heat treatment process is performed at a specific temperature before the CMP process to stabilize the properties of the copper thin film. However, this also causes a problem that induces a sudden stress change of the copper thin film. If possible, proceeding at a lower temperature is advantageous in terms of stress, but if the temperature is too low, a large number of metal wiring defects occur after the CMP process, which leads to deterioration of wiring reliability. In addition, a common copper damascene process uses Ta or TaN / Ta to form a metal barrier layer. The adhesion between Ta and the interlayer insulating film is excellent, but the adhesion between metal wiring is poor. Therefore, if the heat treatment process is performed to stabilize the thin film properties after copper deposition, compressive stress acts on the cooling section, causing interfacial separation of the pores and Ta / copper at the contact and contact edges, causing serious degradation in the via yield. do.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 금속장벽층과 금속층 사이에 금속장벽층과 구리와 중간 물성을 갖는 층을 형성하여 열응력을 완화하여 기공 발생을 방지하고, 계면 접착력을 강화할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
Therefore, in order to solve the above problems, a metal barrier layer and a layer having copper and intermediate physical properties are formed between the metal barrier layer and the metal layer to relieve thermal stress, thereby preventing porosity and enhancing interfacial adhesion. Its purpose is to provide a method for manufacturing a semiconductor device.

본 발명에 따른 하부 금속배선을 노출시키는 비아홀과 상기 비아홀보다 넓은 개구부를 갖는 상부 금속 배선용 트랜치를 갖는 듀얼 다마신 패턴이 형성된 반도체 구조물을 제공하는 단계와, 전체 구조의 단차를 따라 장벽층을 증착하는 단계와, 상기 장벽층 상에 완충층을 증착하는 단계와, 상기 완충층 상에 시드층을 증착하는 단계와, 전기도금 방법으로 상기 비아홀과 상기 트랜치를 금속으로 매립하여 상부 금속배선을 형성하는 단계 및 열처리 공정과 상기 상부 금속배선의 평탄화 공정을 실시하여 듀얼 다마신 패턴의 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
Providing a semiconductor structure having a dual damascene pattern having a via hole exposing a lower metal wiring according to the present invention and an upper metal wiring trench having an opening wider than the via hole, and depositing a barrier layer along a step of the entire structure; And depositing a buffer layer on the barrier layer, depositing a seed layer on the buffer layer, filling the via hole and the trench with metal by an electroplating method, and forming an upper metal wiring. And forming a dual damascene pattern metal interconnection by performing a process and a planarization process of the upper metal interconnection.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.                     

도 1a를 참조하면, 하부 금속배선(14)이 형성된 반도체 구조물(10) 상에 하부 금속배선(14)의 확산을 방지하기 위한 확산 방지막(미도시)과, 반도체 구조물(10)과 금속 배선과의 절연을 위한 저유전율의 제 1 층간절연막(16)을 증착한다. 제 1 층간 절연막(16) 상에 식각 정지막(18)과 제 2 층간 절연막(20)을 증착한다. Referring to FIG. 1A, a diffusion barrier layer (not shown) for preventing diffusion of the lower metal interconnection 14 on the semiconductor structure 10 on which the lower metal interconnection 14 is formed, the semiconductor structure 10, and the metal interconnection and A first dielectric interlayer insulating film 16 of low dielectric constant for insulating is deposited. An etch stop film 18 and a second interlayer insulating film 20 are deposited on the first interlayer insulating film 16.

구체적으로, 하부 금속배선(14)은 구리(Cu)를 이용하여 형성하고, 그 주변은 탄탈륨(Ta) 또는 TaN으로 이루어진 제 1 금속 장벽층(12)으로 둘러 쌓여있다. 제 1 및 제 2 층간 절연막(16 및 20)으로는 SiO2를 사용하고, 식각 정지막(18)으로는 SiN 또는 SiC를 사용하여, 상부 금속 배선용 트랜치 형성시 식각 정지 베리어로 사용한다. Specifically, the lower metal wiring 14 is formed using copper (Cu), and the periphery thereof is surrounded by the first metal barrier layer 12 made of tantalum (Ta) or TaN. SiO 2 is used as the first and second interlayer insulating films 16 and 20, and SiN or SiC is used as the etch stop film 18, and is used as an etch stop barrier when forming an upper metal wiring trench.

도 1b를 참조하면, 감광막을 이용한 포토리소그라피(Phot Lithography) 공정을 실시하여 제 2 층간 절연막(18) 상부에 비아 홀(22) 형성을 위한 비아 홀 마스크 패턴(미도시)을 형성한다. 상기 비아 홀 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 층간 절연막(20), 식각 정지막(18) 및 제 1 층간 절연막(16)을 순차적으로 제거하여 비아 홀(22)을 형성한다. Referring to FIG. 1B, a via hole mask pattern (not shown) for forming the via hole 22 is formed on the second interlayer insulating layer 18 by performing a photolithography process using a photosensitive film. An etching process using the via hole mask pattern as an etching mask is performed to sequentially remove the second interlayer insulating layer 20, the etch stop layer 18, and the first interlayer insulating layer 16 to form the via holes 22. .

도 1c를 참조하면, 상기 비아 홀(22) 마스크 패턴을 제거한 다음 전체 구조 상부에 감광막을 도포한다. 포토리소그라피 공정을 실시하여 듀얼 다마신 패턴을 형성하기 위한 트랜치(Trench) 마스크 패턴(미도시)을 형성한다. 상기 트랜치 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 층간절연막(20)을 제거하 여 비아홀(22) 상부에 상부 금속배선용 트랜치(24)를 형성하고, 상기 트랜치 마스크 패턴을 제거한다. 식각공정시 식각 정지막(18)에 대한 제 2 층간 절연막(20)의 식각 선택비를 높게 하여 제 2 층간 절연막(20) 만이 식각되도록 한다. 이는 식각 정지막(18)을 통해 상부 금속 배선용 트랜치(24)의 깊이를 조절할 수 있다.Referring to FIG. 1C, after removing the via hole 22 mask pattern, a photosensitive film is coated on the entire structure. A photolithography process is performed to form a trench mask pattern (not shown) for forming a dual damascene pattern. An etching process using the trench mask pattern as an etch mask is performed to remove the second interlayer insulating layer 20 to form an upper metal wiring trench 24 on the via hole 22, and to remove the trench mask pattern. During the etching process, the etch selectivity of the second interlayer insulating film 20 with respect to the etch stop layer 18 is increased so that only the second interlayer insulating film 20 is etched. This may control the depth of the upper metal wiring trench 24 through the etch stop layer 18.

도 1d를 참조하면, 노출된 계면을 따라서 제 1 및 제 2 층간 절연막(16 및 20)과의 접착 특성이 우수한 제 2 금속 장벽층(30)을 증착하고, 제 2 금속 장벽층(30) 상에 금속물질과의 접착 특성이 우수하고, 열응력을 완화할 수 있는 완충층(32)을 증착한다. 상기 완충층(32) 상부에 시드층(미도시)을 증착한 다음 전기도금 방법으로 상부 금속 배선(34)을 형성한다. 열공정과 CMP를 이용한 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선을 형성한다. Referring to FIG. 1D, a second metal barrier layer 30 having excellent adhesion properties with the first and second interlayer insulating films 16 and 20 is deposited along the exposed interface, and is deposited on the second metal barrier layer 30. The buffer layer 32 which is excellent in the adhesive property with a metal material and can relieve thermal stress is deposited. A seed layer (not shown) is deposited on the buffer layer 32, and then an upper metal wiring 34 is formed by an electroplating method. The thermal process and the planarization process using CMP are performed to form the metal wiring of the dual damascene structure.

구체적으로, 노출된 계면으로는 비아 홀(22) 하부와 측벽, 트랜치(24) 하부와 측벽 뿐만 아니라 제 2 층간 절연막(20)의 상부를 지칭한다. 제 2 금속 장벽층(30)으로는 탄탈륨(Ta) 또는 TaN을 사용하고, 상부 금속 배선(34)으로는 구리(Cu)를 사용한다. 구리와 접착 특성이 우수하고, 열응력을 완화할 수 있는 완충층(32)으로는 탄탈륨과 구리 사이의 탄성율과 열팽창계수를 갖는 물질이어야 하고, 양 금속에 대해 접착력이 우수한 물질을 사용하여야 한다. 제 2 금속 장벽층(30)과 상기 씨드층의 증착은 -100 내지 0℃의 증착 온도 하에서 수행되는 저온 스퍼터링(Sputtering) 방법과, 고밀도 플라즈마 소스(High Density Plasma Source)를 사용하는 스퍼터링 방법을 사용하여 증착한다. Specifically, the exposed interface refers to the upper portion of the second interlayer insulating layer 20 as well as the lower and sidewalls of the via hole 22 and the lower portion and the sidewall of the trench 24. Tantalum (Ta) or TaN is used as the second metal barrier layer 30, and copper (Cu) is used as the upper metal wiring 34. As the buffer layer 32 which is excellent in adhesive properties with copper and can relieve thermal stress, a material having elastic modulus and thermal expansion coefficient between tantalum and copper should be used, and a material having excellent adhesion to both metals should be used. The deposition of the second metal barrier layer 30 and the seed layer uses a low temperature sputtering method performed under a deposition temperature of -100 to 0 ° C, and a sputtering method using a high density plasma source. By deposition.

본 발명의 완충층(32)으로는 탄탈륨과 구리의 비율이 5 : 95wt% 내지 95 : 5wt%인 합금을 사용한다. 탄탈륨과 구리의 비율이 50 : 50wt%인 합금을 이용할 경우 두 금속의 중간값 근처의 열팽창 계수를 갖게 된다. 이는, 탄탄륨의 열팽창 계수는 1℃(도시) 변화시 6.5×10-6m이고, 구리의 열팽창 계수는 1℃ 변화시 16.4×10-6m이고, 콘택홀(비아홀, 트랜치)에 수직으로 걸리는 응력은 계면사이에 존재하는 재료의 열팽창 계수에 비례한다. 따라서, 완충층(32)을 형성하는 합금이 탄탈륨 50%와 구리 50%일 경우 계면에서 콘택홀 방향으로 걸리는 열응력은 현저히 줄어들어 비아 수율 저하를 방지할 수 있다. 완충층(32)은 -100 내지 0℃의 증착 온도 하에서 수행되는 저온 스퍼터링 방법, 고밀도 플라즈마 소스를 사용하는 스퍼터링 방법과, 층덮힘성을 향상하기 위해 원자층증착법 또는 화학 기상증착법을 사용하여 100 내지 600Å의 두께로 증착한다. 완충층(32)은 용해에 의해 제조 하거나, 탄탈륨과 구리 분말을 제조한 다음 이를 혼합하여 소결하여 제조한다. 가장 효과적인 응력과 접착력의 관계를 얻기 위해 완충층(32)의 조성을 연속적으로 변화하게 한다. 유산 연속조성을 얻기 위해 스퍼터링 장비의 챔버 개수를 늘려 목표조성비를 점진적으로 변화하여 연속적 조성변화의(완충층(32)의 단면을 보았을때, 제 2 금속 장벽층(30) 쪽에는 탄탈륨 성분이 많이 분포하고, 금속 배선(34) 쪽으로는 구리성분이 많이 분포되어 있음) 효과를 얻을 수 있다. 제 2 금속 장벽층(30), 완충층(32) 및 시드층은 10e-8의 베이스(Base) 압력하에서 증착도중에 진공이 깨어지지 않도록 인시튜(In-Situ)로 진행한다. 또한 본 발명의 완충층은 하부 금속 배선 형성시에도 제 1 완충층과 하부 금속 배선을 위한 시드층 사이에도 적용할 수 있다. As the buffer layer 32 of the present invention, an alloy in which the ratio of tantalum and copper is 5:95 wt% to 95: 5 wt% is used. When using an alloy with a tantalum-to-copper ratio of 50: 50 wt%, the thermal expansion coefficient is near the median of the two metals. This means that the thermal expansion coefficient of tantalum is 6.5 × 10 −6 m at 1 ° C. change, and the copper expansion coefficient of copper is 16.4 × 10 −6 m at 1 ° C. change, and is perpendicular to the contact hole (via hole, trench). The stress applied is proportional to the coefficient of thermal expansion of the material between the interfaces. Therefore, when the alloy forming the buffer layer 32 is 50% of tantalum and 50% of copper, the thermal stress applied to the contact hole direction at the interface may be significantly reduced to prevent a decrease in the via yield. The buffer layer 32 has a low temperature sputtering method performed under a deposition temperature of -100 to 0 ° C., a sputtering method using a high density plasma source, and an atomic layer deposition method or a chemical vapor deposition method to improve layer covering properties. Deposit to thickness. The buffer layer 32 is prepared by dissolution, or tantalum and copper powder are prepared and then mixed and sintered. The composition of the buffer layer 32 is continuously changed in order to obtain the most effective relationship between stress and adhesion. The number of chambers of the sputtering equipment is gradually increased to obtain a continuous lactic acid composition, and the target composition ratio is gradually changed, so that when the cross section of the buffer layer 32 is observed, a large amount of tantalum components are distributed on the second metal barrier layer 30 side. , The copper component is distributed in the metal wiring 34 side) effect can be obtained. The second metal barrier layer 30, the buffer layer 32 and the seed layer proceed in-situ so that the vacuum does not break during deposition under a base pressure of 10e-8. In addition, the buffer layer of the present invention may be applied between the first buffer layer and the seed layer for the lower metal wiring even when the lower metal wiring is formed.

상술한 바와 같이, 본 발명은 장벽 금속층과 금속배선과의 두금속의 일정 조정을 갖는 완충층을 형성하여 두층의 접착력을 강화하고, 열응력을 완화하여 상부 금속배선과 하부금속 배선사이의 기공 발생을 방지할 수 있다. As described above, the present invention forms a buffer layer having a constant adjustment of the bimetal between the barrier metal layer and the metal wiring to strengthen the adhesion of the two layers, and to reduce the thermal stress to prevent the generation of pores between the upper metal wiring and the lower metal wiring. You can prevent it.

또한, 열응력의 감소로 인해 비아 수율 저하를 방지할 수 있다. In addition, a decrease in the thermal stress may prevent a decrease in the via yield.

Claims (8)

하부 금속배선을 노출시키는 비아홀과 상기 비아홀보다 넓은 개구부를 갖는 상부 금속 배선용 트랜치를 갖는 듀얼 다마신 패턴이 형성된 반도체 구조물을 제공하는 단계;Providing a semiconductor structure having a dual damascene pattern having a via hole exposing a lower metal wiring and an upper metal wiring trench having an opening wider than the via hole; 전체 구조의 단차를 따라 Ta 또는 TaN을 이용하여 장벽층을 증착하는 단계;Depositing a barrier layer using Ta or TaN along the step of the overall structure; 상기 장벽층 상에 완충층을 증착하는 단계;Depositing a buffer layer on the barrier layer; 상기 완충층 상에 Cu를 이용하여 시드층을 증착하는 단계;Depositing a seed layer using Cu on the buffer layer; 전기도금 방법으로 상기 비아홀과 상기 트랜치를 금속으로 매립하여 상부 금속배선을 형성하는 단계; 및Filling the via hole and the trench with a metal by an electroplating method to form an upper metal wiring; And 열처리 공정과 상기 상부 금속배선의 평탄화 공정을 실시하여 듀얼 다마신 패턴의 금속 배선을 형성하는 단계를 포함하고,Performing a heat treatment process and a planarization process of the upper metal wiring to form a metal wiring of a dual damascene pattern; 상기 완충층은 상기 장벽층을 구성하는 물질과 상기 시드층을 구성하는 물질의 합금으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.The buffer layer is a method of manufacturing a semiconductor device, characterized in that made of an alloy of the material constituting the barrier layer and the material constituting the seed layer. 제 1 항에 있어서, The method of claim 1, 상기 완충층은 상기 장벽층을 구성하는 물질과 상기 시드층을 구성하는 물질의 비율이 5 : 95wt% 내지 95 : 5wt%인 합금을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The buffer layer is a method of manufacturing a semiconductor device, characterized in that the alloy of the material constituting the barrier layer and the material constituting the seed layer is 5: 95wt% to 95: 5wt%. 제 1 항에 있어서, The method of claim 1, 상기 완충층은 상기 장벽층을 구성하는 물질과 상기 시드층을 구성하는 물질의 비율이 50 : 50wt%인 합금을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The buffer layer is a method of manufacturing a semiconductor device, characterized in that the alloy of the material constituting the barrier layer and the material constituting the seed layer is 50: 50wt%. 제 1 항에 있어서, The method of claim 1, 상기 완충층은 상기 장벽층 쪽으로 상기 장벽층을 구성하는 물질이 많이 분포하고, 상기 시드층쪽으로 점차적으로 상기 시드층을 구성하는 물질이 많이 분포되어 조성이 연속적으로 변화되는 것을 특징으로 하는 반도체 소자의 제조 방법.The buffer layer is a semiconductor device, characterized in that a large number of materials constituting the barrier layer toward the barrier layer, the material constituting the seed layer gradually distributed to the seed layer gradually changes the composition Way. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 완충층은 저온 스퍼터링 방법, 고밀도 플라즈마를 이용하는 스퍼터링 방법, 원자층증착방법 또는 화학기상 증착 방법을 사용하여 100 내지 600Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.The buffer layer is a low-temperature sputtering method, a sputtering method using a high-density plasma, atomic layer deposition method or a chemical vapor deposition method using a method of manufacturing a semiconductor device, characterized in that for depositing to a thickness of 100 ~ 600Å. 제 1 항에 있어서, The method of claim 1, 상기 장벽층, 상기 완충층 및 상기 시드층은 동일 챔버내에서 인시튜로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the barrier layer, the buffer layer and the seed layer are deposited in situ in the same chamber. 제 1 항에 있어서, The method of claim 1, 상기 듀얼 다미신 패턴이 형성된 구조물을 형성하는 단계는, Forming the structure in which the dual damisin pattern is formed, 반도체 기판 상에 상기 하부 금속 배선을 형성하는 단계;Forming the lower metal wiring on a semiconductor substrate; 상기 하부 금속 배선이 형성된 반도체 기판에 제 1 층간 절연막, 식각 정지막 및 제 2 층간 절연막을 순차적으로 증착하는 단계;Sequentially depositing a first interlayer insulating film, an etch stop film, and a second interlayer insulating film on the semiconductor substrate on which the lower metal wiring is formed; 상기 제 2 층간 절연막, 상기 식각정지막 및 상기 제 1 층간 절연막을 식각하여 상기 하부 금속 배선을 노출시키는 상기 비아홀을 형성하는 단계; 및 Etching the second interlayer insulating layer, the etch stop layer, and the first interlayer insulating layer to form the via holes exposing the lower metal wires; And 상기 제 2 층간 절연막을 식각하여 상기 비아홀 보다 넓은 개구부를 갖는 상기 상부 금속 배선용 상기 트랜치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Etching the second interlayer insulating film to form the trench for upper metal wiring having an opening wider than the via hole.
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