KR100903482B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR100903482B1
KR100903482B1 KR1020070124000A KR20070124000A KR100903482B1 KR 100903482 B1 KR100903482 B1 KR 100903482B1 KR 1020070124000 A KR1020070124000 A KR 1020070124000A KR 20070124000 A KR20070124000 A KR 20070124000A KR 100903482 B1 KR100903482 B1 KR 100903482B1
Authority
KR
South Korea
Prior art keywords
metal layer
hard mask
layer
forming
pattern
Prior art date
Application number
KR1020070124000A
Other languages
English (en)
Other versions
KR20090056724A (ko
Inventor
백인철
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070124000A priority Critical patent/KR100903482B1/ko
Publication of KR20090056724A publication Critical patent/KR20090056724A/ko
Application granted granted Critical
Publication of KR100903482B1 publication Critical patent/KR100903482B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Abstract

실시예는 반도체 소자의 금속배선 형성 방법에 관한 것이다. 실시예에 따른 반도체 소자의 금속배선 형성 방법은, 반도체 기판 상에 금속층을 형성하는 단계, 상기 금속층 상에 하드마스크막을 형성하는 단계, 상기 하드마스크막 상에 더미 금속층을 형성하는 단계, 상기 더미 금속층 상에 포토레지스트 패턴을 형성하는 단계, 상기 더미 금속층 및 상기 하드마스크막의 일부를 식각하여 더미 금속층 패턴 및 예비 하드마스크막을 형성하는 단계, 상기 더미 금속층 패턴을 습식 식각하여 포토레지스트 패턴을 제거하는 단계, 상기 예비 하드마스크막을 식각하여 상기 금속층의 일부를 드러내는 하드마스크를 형성하는 단계 및 상기 금속층을 식각하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
알루미늄 배선, 하드마스크

Description

반도체 소자의 금속배선 형성방법{METHOD FOR MANUFACTURING METAL LINE OF SEMICONDUCTOR DEVICE}
실시예는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.
일반적으로, 로직(Logic) 또는 DRAM 반도체 소자에서 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위하여 적용되는 알루미늄 금속 배선막은 미세 홀에서의 알루미늄 매립 특성의 향상과 배선의 선폭 감소에 따른 배선 신뢰도를 향상시키기 위하여 알루미늄 금속 배선막 상부와 하부에 타이타늄막을 증착시키는 적층의 배선막 구조를 사용한다.
반도체 소자의 집적도가 증가함에 따라 금속배선의 폭 및 굵기가 점차 감소 하는 추세에 있다. 소자의 크기가 감소함에 따라 금속 배선의 선폭도 점점 감소하게 된다.
그러나, RC 딜레이(delay) 감소를 위해서는 금속 배선의 저항이 작아야 한다. 그런데, 금속 배선의 임계치수는 소자의 한계 선폭에 따라 정해지기 때문에 금속 배선의 저항을 감소시키기 위해서는 금속막의 두께가 두꺼워야 한다.
이와 같이 두꺼운 금속막을 식각하여 금속 배선을 형성하기 위해서는 포토레지스트 패턴의 두께가 충분히 두꺼워야 한다.
그러나, 두꺼운 포토레지스트 패턴을 이용하여 작은 선폭의 금속 배선을 패터닝하기 위해서는 가로세로비(Aspect ratio) 너무 커지게 된다. 따라서, 상기 포토레지스트 패턴의 쓰리짐이 발생될 경우 불량이 발생되는 문제점이 있다.
이러한 문제를 해결하기 위해 하드마스크를 사용하는데, 상기 하드마스크를 사용하는 경우 포토 공정에서 조명조건이 완전히 바뀌기 때문에 충분한 공정 마진을 확보할 수 없다.
도 1은 종래 하드마스크를 사용한 경우와 사용하지 않은 경우 금속 배선의 피치와 임계치수(CD)의 관계를 보여주는 그래프이다.
여기서, 금속 배선의 피치가 작은 영역에서는 금속 배선의 임계치수(PEP Target)를 145nm 로 하였고, 피치가 큰 영역에서는 금속 배선의 임계치수(PEP Target)를 155nm로 하여 공정을 진행하였다.
도 1을 참조하면, 하드마스크를 사용한 경우의 곡선(W/HM)과 하드마스크를 사용하지 않고 포토 공정만을 사용한 경우의 곡선(W/O HM)을 보면 하드마스크를 사 용하지 않은 경우 금속 배선의 피치(Pitch) 변화에 대해 임계치수(CD)가 일정하게 나타나지만 하드 마스크를 사용했을 때에는 피치 크기가 증가함에 따라 임계치수(CD)가 감소하는 양상을 보이고 있다.
따라서, 반도체 소자의 금속 배선 형성 공정에 있어서, 하드 마스크를 사용하여 미세 선폭을 구현하면서도 피치 변화에 대해 임계치수의 변화가 없는 공정 개발이 시급하다.
실시예는 하드마스크를 이용하여 금속 배선을 패터닝하여 선폭을 더욱 감소시킬 수 있으며 포토 공정 마진을 확보할 수 있는 반도체 소자의 금속배선 형성 방법을 제공한다.
실시예에 따른 반도체 소자의 금속배선 형성 방법은, 반도체 기판 상에 금속층을 형성하는 단계, 상기 금속층 상에 하드마스크막을 형성하는 단계, 상기 하드마스크막 상에 더미 금속층을 형성하는 단계, 상기 더미 금속층 상에 포토레지스트 패턴을 형성하는 단계, 상기 더미 금속층 및 상기 하드마스크막의 일부를 식각하여 더미 금속층 패턴 및 예비 하드마스크막을 형성하는 단계, 상기 더미 금속층 패턴을 습식 식각하여 포토레지스트 패턴을 제거하는 단계, 상기 예비 하드마스크막을 식각하여 상기 금속층의 일부를 드러내는 하드마스크를 형성하는 단계 및 상기 금속층을 식각하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예는 하드마스크를 이용하여 금속 배선을 패터닝하여 선폭을 더욱 감소시킬 수 있으므로 소자의 집적화에 기여하는 효과가 있다.
또한, 상기 하드마스크를 사용하면서도 포토 공정 마진을 확보할 수 있어 공 정 불량 발생을 줄이고 공정 신뢰성을 향상시키며 수율을 확보할 수 있는 효과가 있다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다. 이하, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명 이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2 내지 도 7은 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 보여주는 단면도들이다.
소정의 하부 구조물이 형성된 반도체 기판(100)에 금속층을 증착한다.
상기 금속층은 제 1 배리어 금속층(111a), 제 1 알루미늄 금속층(110), 제 2 배리어 금속층(112a)이 순서대로 적층되어 형성된 복합층으로 이루어진다.
상기 제 1 및 제 2 배리어 금속층(111a, 112a)은 Ta, TaN, TaAlN, TaSiN, Ti, TiN, WN, TiSiN, TCu 등의 그룹에서 선택되어진 하나의 물질로 이루어질 수 있으며, 여기서는 타이타늄(Ti)으로 설명하도록 한다.
먼저, 도 2에 도시한 바와 같이, 스퍼터링(sputtering) 등의 방법으로 하부 구조물 상에 바텀 배리어(bottom barrier)로서 타이타늄 등으로 제 1 배리어 금속층(111a)을 형성하는데, 약 200℃ 이하에서 아르곤(Ar)을 챔버에 주입하여 약 50Å~500Å 의 두께로 증착한다.
그리고, 스퍼터링 등의 방법으로 상기 제 1 배리어 금속층(111a) 상에 알루미늄 금속층(110a)을 형성하는데, 상기 알루미늄 금속층(110a)은 약 200℃ 이상에서 증착시키며 약 300Å~20000Å의 두께로 형성한다.
이후, 상기 알루미늄 금속층(110a) 상에 상기 제 1 배리어 금속층(111a)과 동일한 방법으로 제 2 배리어 금속층(112a)을 형성하며, 상기 제 2 배리어 금속층(112a)은 약 50Å~500Å 의 두께로 증착한다.
이후, 상기 제 2 배리어 금속층(112a) 상에 하드마스크막(120a)을 형성한다.
상기 하드마스크막(120a)은 실리콘질화막(SiNx), 실리콘산화막(SiOx) 및 실리콘산질화막(SiON) 중 적어도 하나를 포함할 수 있다.
상기 하드마스크막(120a) 상에 더미 금속층(130a)을 형성한다.
상기 더미 금속층(130a)은 Ta, TaN, TaAlN, TaSiN, Ti, TiN, WN, TiSiN, TCu 등의 그룹에서 선택되어진 하나의 물질로 이루어질 수 있으며, 실시예에서는 반사율이 낮은 TiN으로 한다.
상기 하드 마스크막(120a)은 500Å~2000Å의 두께로 형성한다.
도 3에 도시한 바와 같이, 상기 더미 금속층(130a) 상에 포토레지스트막을 형성하고, 선택적으로 노광하여 포토레지스트 패턴(150)을 형성한다.
상기 포토레지스트막은 2000Å~5000Å의 두께로 형성한다.
이때, 상기 포토레지스트 패턴(150) 하부에 더미 금속층(130a)이 형성되어 있으므로, 상기 포토레지스트막의 노광 조건은 하드마스크막에 맞추지 않고 상기 더미 금속층(130a)에 맞추어 조절할 수 있다.
상기 포토 공정은 포토레지스트막의 하부막의 표면 특성에 의해 공정 조건이 변할 수 있는데, 하부막 표면의 광 반사도, 흡광율 등에 따라 노광시 도즈(dose)량이나 초점(Focus)조건을 변경하여 사용한다.
상기 하드마스크막(120a)에 노광 조건을 맞출 경우에 포토 공정 마진이 줄어드는 데 비해, 상기 더미 금속층(130a)에 노광 조건을 맞출 경우 포토 공정 마진을 확보할 수 있는 장점이 있다. 즉, 패턴의 피치가 증가한다 하더라도 패턴의 임계치 수(CD)가 감소하거나 급격히 증가하지 않는다.
상기 포토레지스트 패턴(150)을 마스크로 반응성이온식각(RIE:Reactive Ion Etching) 방법으로 상기 더미 금속층(130a)을 식각하여 더미 금속층 패턴(130)을 형성한다.
이후, 도 4에 도시한 바와 같이, 상기 포토레지스트 패턴(150) 및 상기 더미 금속층 패턴(130a)을 마스크로 반응성이온식각(RIE:Reactive Ion Etching) 방법으로 상기 하드마스크막(120a)을 식각하여 예비 하드마스크막(120b)을 형성한다.
여기서, 상기 포토레지스트 패턴(150) 및 상기 더미 금속층 패턴(130)에 의해 드러난 상기 하드마스크막(120a)을 모두 식각하지 않고 상기 하드마스크막(120a)의 상부면으로부터 일부만을 식각하여 상기 제 2 배리어막(112a) 전면에 상기 예비하드마스크막(120b)이 덮여있도록 한다. 왜냐하면, 상기 더미 금속층 패턴(130)을 습식 식각으로 제거하는데 있어서, 상기 습식 식각액으로부터 상기 제 2 배리어 금속층(112a) 및 알루미늄 금속층(110a)이 손상되는 것을 방지하기 위해서이다.
도 5에 도시한 바와 같이, 상기 예비하드마스크막(120b)이 형성된 상기 반도체 기판(100) 전면을 습식 식각처리하여 드러난 상기 더미 금속층 패턴(130)을 식각한다.
이 습식 식각 공정으로 상기 더미 금속층 패턴(130)이 식각되면서 상기 더미 금속층 패턴(130) 상에 형성된 포토레지스트막 패턴(150)이 리프트오프(lift off) 되어 상기 반도체 기판(100)으로부터 제거된다.
상기 더미 금속층 패턴(130)을 제거함으로써 후속 공정에서 상기 더미 금속층 패턴(130)에 의해 발생된 기생 캐패시턴스에 의한 소자 특성 저하를 방지할 수 있다.
도 6에 도시한 바와 같이, 상기 예비 하드마스크막(120b)을 반응성 이온 식각 방법으로 식각하여 상기 제 2 배리어 금속층(112a) 상에 얇은 두께로 남아있는 막질을 제거하여 하드마스크(120c)를 형성한다.
상기 하드마스크(120c)를 마스크로 상기 제 2 배리어 금속층(112a), 상기 알루미늄 금속층(110a) 및 상기 제 1 배리어 금속층(111a)을 식각하여, 제 1 배리어 금속층 패턴(111), 알루미늄 금속층 패턴(110), 제 2 배리어 금속층 패턴(112)으로 이루어진 금속 배선을 형성한다.
이후, 상기 하드마스크(120c)를 제거한다.
상기와 같이, 금속 배선을 패터닝하기 위해서 하드마스크를 사용함으로써 미세 선폭을 구현할 수 있다. 또한, 미세 선폭의 금속 배선을 형성하면서 RC 딜레이를 방지하기 위하여 금속 배선을 두껍게 형성하게 되는데, 두꺼운 금속막을 패터닝하기 위하여 가로세로비가 큰 높은 포토레지스트 패턴을 형성할 경우 포토레지스트 패턴이 공정 중에 쓰러져 불량을 일으키는 것을 방지할 수 있다.
또한, 상기 하드마스크를 사용하면서도, 더미 금속층을 이용하여 포토레지스트막의 노광 조건을 더미 금속층에 맞춤으로써 포토 공정의 마진을 확보할 수 있으며 공정 중 불량이 발생되는 것을 방지할 수 있다.
즉, 상기 하드마스크에 노광 조건을 맞추게 되면 패턴 피치가 증가할 수록 패턴의 임계치수가 감소되는 문제점이 발생될 수 있는데, 실시예는 더미 금속층을 사용하여 이와 같은 문제점을 해결할 수 있다.
실시예는 하드마스크를 이용하여 금속 배선을 패터닝하여 선폭을 더욱 감소시킬 수 있으므로 소자의 집적화에 기여하는 효과가 있다.
또한, 상기 하드마스크를 사용하면서도 포토 공정 마진을 확보할 수 있어 공정 불량 발생을 줄이고 공정 신뢰성을 향상시키며 수율을 확보할 수 있는 효과가 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 종래 하드마스크를 사용한 경우와 사용하지 않은 경우 금속 배선의 피치와 임계치수(CD)의 관계를 보여주는 그래프이다.
도 2 내지 도 7은 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 보여주는 단면도들이다.

Claims (5)

  1. 반도체 기판 상에 금속층을 형성하는 단계;
    상기 금속층 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 더미 금속층을 형성하는 단계;
    상기 더미 금속층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 더미 금속층 및 상기 하드마스크막의 일부를 식각하여 더미 금속층 패턴 및 예비 하드마스크막을 형성하는 단계;
    상기 더미 금속층 패턴을 습식 식각하여 제거하며, 상기 더미 금속층 패턴 상에 형성된 포토레지스트 패턴을 리프트 오프에 의해 제거하는 단계;
    상기 예비 하드마스크막을 식각하여 상기 금속층의 일부를 드러내는 하드마스크를 형성하는 단계; 및
    상기 금속층을 식각하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1항에 있어서,
    상기 금속층은 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1항에 있어서,
    상기 예비 하드마스크막을 형성하는 단계에 있어서,
    상기 하드마스크막의 상부면으로부터 소정 두께만큼 식각하여 상기 예비 하드마스크막은 상기 금속층의 전면을 덮는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제 1항에 있어서,
    상기 더미 금속층은 Ta, TaN, TaAlN, TaSiN, Ti, TiN, WN, TiSiN, TCu으로 이루어진 그룹에서 선택된 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제 1항에 있어서,
    상기 금속층의 상부 또는 하부에 배리어 금속층을 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
KR1020070124000A 2007-11-30 2007-11-30 반도체 소자의 금속배선 형성방법 KR100903482B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070124000A KR100903482B1 (ko) 2007-11-30 2007-11-30 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070124000A KR100903482B1 (ko) 2007-11-30 2007-11-30 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR20090056724A KR20090056724A (ko) 2009-06-03
KR100903482B1 true KR100903482B1 (ko) 2009-06-18

Family

ID=40988071

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070124000A KR100903482B1 (ko) 2007-11-30 2007-11-30 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR100903482B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794492A (ja) * 1993-06-24 1995-04-07 Nec Corp 半導体装置の製造方法
KR19980045162A (ko) * 1996-12-09 1998-09-15 김광호 반도체장치의 배선형성방법
KR20010026125A (ko) * 1999-09-03 2001-04-06 윤종용 반도체장치의 텅스텐 배선 제조방법
KR20060075886A (ko) * 2004-12-29 2006-07-04 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794492A (ja) * 1993-06-24 1995-04-07 Nec Corp 半導体装置の製造方法
KR19980045162A (ko) * 1996-12-09 1998-09-15 김광호 반도체장치의 배선형성방법
KR20010026125A (ko) * 1999-09-03 2001-04-06 윤종용 반도체장치의 텅스텐 배선 제조방법
KR20060075886A (ko) * 2004-12-29 2006-07-04 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
KR20090056724A (ko) 2009-06-03

Similar Documents

Publication Publication Date Title
US7301216B2 (en) Fuse structure
JP2003023069A (ja) 半導体素子の金属配線層形成方法
US20100099046A1 (en) Method for manufacturing semiconductor device
JP5220361B2 (ja) 半導体ウエハおよび半導体装置の製造方法
US6278147B1 (en) On-chip decoupling capacitor with bottom hardmask
US10424548B2 (en) Method of manufacturing semiconductor device
KR100703025B1 (ko) 반도체 장치에서 금속 배선 형성 방법.
KR100903482B1 (ko) 반도체 소자의 금속배선 형성방법
TWI713093B (zh) 具有鈍化層之半導體裝置及其製造方法
JP2000269325A (ja) 半導体装置およびその製造方法
US8207609B2 (en) Optically transparent wires for secure circuits and methods of making same
US6323067B1 (en) Light absorption layer for laser blown fuses
JP2003282704A (ja) デュアルダマシンによる半導体装置の製造方法
US20090057905A1 (en) Semiconductor Device and Method of Manufacturing the Same
KR20060072232A (ko) 금속-절연체-금속 커패시터의 제조 방법
JP2007073808A (ja) 半導体装置の製造方法及び半導体装置
KR100560307B1 (ko) 반도체 소자 제조방법
KR100380150B1 (ko) 반도체 소자의 금속 배선 형성 방법
US8211806B2 (en) Method of fabricating integrated circuit with small pitch
KR100613385B1 (ko) 반도체 소자의 배선 형성방법
KR100887010B1 (ko) 금속 포토 공정 시 포토 정렬키 형성 방법
US7605444B2 (en) Fuse box reducing damage caused by laser blowing and cross talk
US20070298547A1 (en) Semiconductor device having a composite passivation layer and method of manufacturing the same
US20100015803A1 (en) Method for fabricating semiconductor device using dual damascene process
KR100679828B1 (ko) 금속-절연체-금속 커패시터의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee