KR100898896B1 - 납땜 방법, 다이 본딩용 땜납 펠릿, 다이 본딩 땜납 펠릿의제조 방법 및 전자 부품 - Google Patents

납땜 방법, 다이 본딩용 땜납 펠릿, 다이 본딩 땜납 펠릿의제조 방법 및 전자 부품 Download PDF

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Abstract

전자 부품의 반도체 소자와 기판을 다이 본딩 접합할 때에, 납프리 땜납의 펠릿임에도 불구하고, 보이드의 발생이 적은 펠릿으로 하기 위하여, Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 Sn-30∼50at.％O-5∼15at％P 또는 Sn-10∼30at.％In-40∼60at.％O-5-15at％P 로 이루어지는 보호막을 납땜 가열시에 형성하는 펠릿으로서, 두께가 0.05∼1㎜ 이며, 형상이 대략 기판과 동일하게 되어 있다.

Description

납땜 방법, 다이 본딩용 땜납 펠릿, 다이 본딩 땜납 펠릿의 제조 방법 및 전자 부품 {SOLDERING METHOD, SOLDER PELLET FOR DIE BONDING, METHOD FOR MANUFACTURING SOLDER PELLET FOR DIE BONDING AND ELECTRONIC COMPONENT}
본 발명은, 전자 부품의 반도체 소자와 기판을 접합하는 다이 본딩용 땜납 펠릿 및 반도체 소자와 기판을 땜납으로 접합한 전자 부품에 관한 것이다.
BGA, CSP 등의 고기능 전자 부품은, 반도체 소자와 기판이 접합 재료로 다이 본딩 접합되어 있다. 다이 본딩 접합이란, 실리콘 웨이퍼를 컷트하여 얻어진 반도체 소자를 전자 부품의 기판에 고정시키는 공정을 말한다. 반도체 소자와 기판을 다이 본딩하는 것은, 전자 기기를 사용했을 때에 반도체 소자로부터 발열하여 반도체 자체가 열의 영향으로 기능 열화나 열 손상되는 경우가 있기 때문에, 반도체 소자와 기판을 접합하여 기판으로부터, 반도체 소자로부터 나오는 열을 기판에서 방열한다. 또 다이 본딩 접합은, 반도체 소자로부터 접지시키기 위한 것이기도 하다. 이 다이 본딩용 접합용으로서 일반적으로 사용되는 재료는, 접착성 수지나 땜납이다. 반도체 소자로부터의 방열만을 목적으로 한다면 접착성 수지여도 되지만, 방열과 접지를 목적으로 하는 경우에는 열전도성이 양호하고, 또한, 전기 전도성이 양호한 땜납을 사용한다.
방열을 목적으로 하는 다이 본딩 접합에서는, 반도체 소자와 기판이 완전하게 접합되어 있는 것이 이상적이며, 접합면에 공극 (보이드) 이 있어서는 안 되게 되어 있다. 예를 들어, 접착성 수지로 접합했을 때에, 접착성 수지 중에 작은 기포라도 있으면, 그 기포가 짓눌려서 큰 보이드가 된다. 그 때문에 접착성 수지로는, 접착성 수지 중의 기포를 빼기 위해 접착성 수지를 진공 중에서 교반하여, 내부의 기포를 빼는 탈포 처리를 실시한다. 한편, 땜납을 사용한 접합에서 보이드가 발생하는 것은, 납땜시에 사용하는 플럭스가 기화되고, 그것이 납땜부에 남아 있으면 보이드가 되고, 또 땜납의 젖음성이 나쁘면, 납땜시에 용융된 땜납의 젖지 않는 부분이 생기고, 그것이 보이드가 된다.
일반적으로, 납땜에는 플럭스를 사용하지만, 플럭스를 사용하면 플럭스 잔사가 남고, 그 플럭스 잔사가 흡습하여 부식 생성물을 발생시키거나 절연 저항을 낮추는 원인이 되기 때문에, 높은 신뢰성이 요구되는 전자 기기에는 플럭스를 사용하지 않은 납땜, 즉 플럭스리스로 납땜이 행해지고 있다. 플럭스리스의 납땜은, 땜납을 납땜부에 두고, 그들을 수소와 질소의 혼합 가스 분위기 중에서 가열하는 것이다. 플럭스리스로 납땜을 실시하면, 플럭스의 기화에 의한 보이드 발생의 문제는 없어지지만, 땜납의 젖음성에 크게 영향을 받게된다. 즉, 땜납부에서는 플럭스가 납땜부의 산화물을 환원 제거함과 함께, 용융된 땜납의 표면 장력을 낮추기 때문에, 땜납은 양호하게 널리 젖게 된다. 그러나, 다이 본딩 접합시 플럭스리스로 접합을 실시하면, 혼합 가스 분위기는, 플럭스와 같은 강한 활성을 얻을 수 없다. 따라서, 다이 본딩 접합을 실시하는 경우, 여기에 사용하는 땜납은 땜납 자체로 뛰어난 젖음성을 가져야 한다.
본 출원인은, 다이 본딩용 펠릿 등의 폼 솔더에 대하여, 폼 솔더끼리 부착되지 않도록, 상온에서 고체 물질이 표면에 균일 도포 되어 있는 폼 솔더를 개시하고 있다 (특허 문헌 1).
특허 문헌 1 : 일본 공개특허공보 평9-29478
발명의 개시
발명이 해결하고자 하는 과제
종래, 다이 본딩 접합용으로 사용되던 땜납은, Sn-Pb 계 땜납이었다. 그런데 Sn-Pb 계 땜납은, 납공해의 문제때문에 그 사용이 규제되고 있고, 현재에는 납을 함유하지 않는 소위 「납프리 땜납」이 사용되게 되었다. 이 납프리 땜납이란, Sn 혹은 Sn 주성분에 Ag, Cu, Sb, Bi, In, Ni, Cr, Mo, Ge, Ga, P 등의 제 3 원소를 적절히 첨가한 것이다. Sn-Pb 계 땜납으로는, 젖음성이 뛰어나기 때문에, 플럭스리스로 다이 본딩 접합을 실시해도 보이드의 발생은 적었다. 그러나 납프리 땜납은 Sn-Pb 계 땜납에 비해 젖음성이 떨어지기 때문에, 플럭스리스로 다이 본딩 접합시에는 보이드가 많이 발생하였다. 이와 같이 다이 본딩 접합으로 대량의 보이드가 발생하면, 열방출이 나빠질 뿐만 아니라 접합 강도도 약해져, 제품 사용시의 전기적 발열에 의해 기판 전체가 팽창 수축을 반복하고, 반복 열피로에 의해 접합부에 크랙이 발생하여, 반도체 소자로부터의 열방출을 저해하고 장치의 기능을 저하시킨다. 본 발명은, 젖음성이 떨어지는 납프리 땜납을 사용하고 있음에도 불구하고, 다이 본딩 접합에 있어서 보이드의 발생이 매우 적은 다이 본딩 접합용 땜납 펠릿 및 보이드가 적은 전자 부품을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명자는, Sn 주성분의 납프리 땜납의 표면에, Sn 과 O 와 P 으로 이루어지는 무색 투명한 보호 피막이나, Sn 과 In 과 O 와 P 으로 이루어지는 무색 투명한 보호 피막을 형성함으로써, 땜납 가열시에, 땜납 표면에 강고한 황색으로부터 갈색으로 보이는 SnO2 나 In2O3 의 산화 피막이 형성되는 것을 방지하고, 또한, 가열에 의해 보호막이 용이하게 분쇄되어, 용융 땜납 본래의 유동성, 반응성이 향상되는 것을 밝혀내어 본 발명을 완성시켰다.
본 발명은, 전자 부품의 반도체 소자와 기판을 접합하는 다이 본딩용 땜납 펠릿에 있어서, 그 펠릿은 Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 30∼50원자％ O, 5∼15원자％ P 및 잔부 실질 Sn 으로 이루어지는 보호막 또는 10∼30원자％ In, 40∼60원자％ O, 5∼15원자％ P 및 잔부 실질 Sn 으로 이루어지는 보호막을 납땜 가열시에 형성하는 펠릿으로서, 보호막의 두께는 바람직하게는 0.5∼20㎚, 보다 바람직하게는 1∼5㎚ 가 적합하다. 또한, 전자 부품의 반도체 소자와 기판을 접합하는 다이 본딩용 땜납 펠릿에 있어서, Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 두께 0.5∼20㎚ 이고, 30∼50원자％ O, 5∼15원자％ P 및 잔부 실질 Sn 으로 이루어지는 보호막을 납땜시의 가열에 의해 형성하는 다이 본딩용 땜납 펠릿의 납땜 방법이다.
또 다른 발명은, 전자 부품의 반도체 소자와 기판을 접합하는 다이 본딩용 땜납 펠릿에 있어서, 그 펠릿은 Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 30∼50원자％ O, 5∼15원자％ P 및 잔부 실질 Sn 으로 이루어지는 보호막 또는 10∼30원자％ In, 40∼60원자％ O, 5∼15원자％ P 및 잔부 실질 Sn 으로 이루어지는 보호막을 납땜 가열시에 형성한 펠릿으로, 반도체 소자와 기판을 다이 본딩 접합하고 있고, 또한, 그 접합면에 있어서의 보이드율이 10％ 이하인 것을 특징으로 하는 전자 부품이다.
발명의 효과
본 발명의 다이 본딩 접합용 땜납 펠릿은, 납프리 땜납을 사용하고 있기 때문에, 전자 기기가 고장나 옥외나 지중에 폐기 처분되어도, 산성비에 의해 납이 녹지 않고, 따라서 환경오염을 일으키지 않는다. 또 본 발명의 땜납 펠릿은, 본래 젖음성이 떨어지는 납프리 땜납을 사용하고 있음에도 불구하고, 젖음성이 뛰어나기 때문에 보이드의 발생이 적다. 그리고 본 발명의 전자 부품은, 반도체 소자와 기판간에 보이드가 적기 때문에, 충분한 접합 강도를 얻을 수 있는 신뢰성이 우수한 것이다.
발명을 실시하기 위한 최선의 형태
본 발명에 사용되는 납프리 땜납은, Sn 100％ 및 Sn 주성분의 합금이다. Sn 은 단체로 납프리 땜납으로서 사용하는 경우도 있고, 또 Sn 에 제 3 원소를 첨가하여 사용하는 경우도 있다. 본 발명에 사용하기 바람직한 납프리 땜납은, Sn 계 합금, Sn-Cu 계 합금, Sn-Ag 계 합금, Sn-Ag-Cu 계 합금, Sn-Bi 계 합금 또는 Sn-In 계 합금 중 어느 하나이다. 여기서「계」란, 주요 성분으로 상기 서술한 제 3 원소를 적당히 첨가한 것이다. 예를 들어, Sn-Ag 계란, Sn-Ag 그 자체 외에, 그 합금에 제 3 원소를 적당히 첨가한 것도 포함한다.
본 발명의 다이 본딩용 땜납 펠릿에 사용하는 납프리 땜납에 무색 투명한 30∼50원자％ O, 5∼15원자％ P 및 잔부 실질 Sn 으로 이루어지는 보호막 또는 10∼30원자％ In, 40∼60원자％ O, 5∼15원자％ P 및 잔부 실질 Sn 으로 이루어지는 보호막을 형성하기 위해서는, 미리 땜납 합금에 P 을 0.0001∼0.02질량％ 첨가할 필요가 있다. P 의 첨가량이 0.0001질량％ 보다 적으면, 이의 보호막 형성이 곤란하고, 황색의 SnO2 막의 형성을 억제하는 것이 곤란하며, 그런데 0.02질량％ 보다 많이 첨가하면, 땜납 자체의 액상선 온도가 상승하여 젖음성이 저하됨과 함께, 땜납 조직 내부에 Sn-P 의 화합물이 크게 정출 (晶出) 되고, 기계적 특성이 저하된다.
본 발명의 다이 본딩용 땜납 펠릿은, 두께가 0.05㎜ 보다 얇으면, 접합부인 반도체 소자와 기판 사이에 존재하는 땜납의 양이 너무 적어 접합 강도가 충분하지 않을 뿐만 아니라, 보이드가 발생하기 쉬워진다. 그런데, 펠릿의 두께가 1㎜ 를 초과하면, 땜납의 펠릿량이 너무 많아지고, 접합 후에 잉여 땜납이 반도체 소자로부터 많이 비어져 나와, 불요 지점에 땜납이 부착되거나 그 후의 와이어 본딩시에 와이어에 접촉된다.
또, 본 발명의 다이 본딩용 땜납 펠릿은, 형상이, 접합하는 반도체 소자와 대략 동일하게 되어 있다. 땜납 펠릿이 반도체 소자보다 너무 작으면, 땜납이 반도체 소자 전역에 걸쳐지지 않게 되고, 또한, 보이드도 증가하기 때문에 접합 강도가 약해진다. 그런데, 땜납 펠릿이 반도체 소자보다 너무 크면 소자로부터 비어져 나온 땜납 펠릿 상면에 구속력이 없어지기 때문에, 표면 장력으로 인해 구 형상이 되고, 소자 하부의 땜납량이 저하되며, 결과적으로 열피로에 의한 접합 신뢰성을 저하시키게 될 뿐만 아니라, 소자로부터 비어져 나온 땜납이 불량 지점에 부착되어 단락 사고를 일으키는 원인이 된다.
본 발명의 전자 부품은, 반도체 소자와 기판이, P 을 1∼200ppm 첨가한 합금으로 다이 본딩 접합된 것이고, 접합면에 있어서의 보이드가 차지하는 면적 비율 (보이드율) 이 10％ 이하이다. 일반적으로, 반도체 소자와 기판의 접합면에 있어서의 보이드율이 많으면, 열전도성, 접합 강도를 증가시키기 때문에, 땜납 두께의 증가, 기판의 열팽창의 저감 등 설계를 크게 변경할 필요가 있어, 현대의 파인 피치 실장에 역행하는 것이 된다. 접합 강도도 약해져, 제품 사용시의 전기적 발열에 의해 기판 전체가 팽창 수축을 반복하고, 반복 열피로에 의해 접합부에 크랙이 발생하여 반도체 소자로부터의 열방출을 저해하며, 장치의 기능을 저하시킨다. 그 때문에 본 발명에서는, 보이드율을 10％ 이하로 하였다.
실시예 1
10×10×0.3(mm) 의 반도체 소자를, 30×30×0.3(mm) 의 기판 (니켈 도금한 구리 기판) 에 땜납 펠릿으로 다이 본딩 접합을 실시하였다. 사용한 납프리 땜납은 표 1 과 같고, Sn-Cu-Ni 계 땜납에 P 을 첨가한 것이다. 땜납 펠릿의 형 상을 10×10×0.1(mm) 로 성형하고, 그 땜납 펠릿을 반도체 소자와 기판 사이에 장착하고, 산소 농도가 50ppm 인 수소 질소 혼합 가스 분위기 중에서, 235℃ 이상에서 3 분 동안, 피크 온도 280℃, 총 리플로우 시간 15 분 동안 리플로우를 실시하였다. 표면에 발생한 보호막의 두께와 금속 조성을 xps 로 측정하였다. 또한, 그 다이 본딩 접합한 부분을 투과 X 선 장치로 보이드를 관찰하여, 보이드율을 계측하였다.
실시예 2
10×10×0.3(mm) 의 반도체 소자를, 30×30×0.3(mm) 의 기판 (니켈 도금한 구리 기판) 에 땜납 펠릿으로 다이 본딩 접합을 실시하였다. 사용한 납프리 땜납은 표 1 과 같고, Sn-Ag-Cu 계 땜납에 P 을 첨가한 것이다. 땜납 펠릿의 형상을 10×10×0.1(mm) 로 성형하고, 그 땜납 펠릿을 반도체 소자와 기판 사이에 장착하고, 산소 농도가 50ppm 인 수소 질소 혼합 가스 분위기 중 235℃ 이상에서 3 분 동안, 피크 온도 280℃, 총 리플로우 시간 15 분 동안 리플로우를 실시하였다. 표면에 발생한 보호막의 두께와 금속 조성을 xps 로 측정하였다. 또한, 그 다이 본딩 접합한 부분을 투과 X 선 장치로 보이드를 관찰하여, 보이드율을 계측하였다.
실시예 3
10×10×0.3(mm) 의 반도체 소자를, 30×30×0.3(mm) 의 기판 (니켈 도금한 구리 기판) 에 땜납 펠릿으로 다이 본딩 접합을 실시하였다. 사용한 납프리 땜납은 표 1 과 같고, Sn-In 계 땜납에 P 을 첨가한 것이다. 땜납 펠릿의 형상을 10×10×0.1(mm) 로 성형하고, 그 땜납 펠릿을 반도체 소자와 기판 사이에 장착하고, 산소 농도가 50ppm 인 수소 질소 혼합 가스 분위기 중 235℃ 이상에서 3 분 동안, 피크 온도 280℃, 총 리플로우 시간 15 분 동안 리플로우를 실시하였다. 표면에 발생한 보호막의 두께와 금속 조성을 xps 로 측정하였다. 또한, 그 다이 본딩 접합한 부분을 투과 X 선 장치로 보이드를 관찰하여, 보이드율을 계측하였다.
실시예 1∼3 의 땜납 펠릿 조성, 표면에 발생한 보호막의 두께와 금속 조성 및 보이드율의 계측 결과를 표 1∼3 에 나타낸다.
여기서, 보호막의 두께 및 금속 조성은 xps 에 따르고, 0.2㎚ 단위로 스퍼터링하고, 깊이 방향의 정보를 수집하며, 또 보이드율은, X 선 투과 타입의 단면 관찰 장치를 사용하여 50 배로 측정하였다.
조성 (Wt%) 보호막 조성 (At%) 보호막두께 (nm) 보이드율 (%)
Sn Cu Ni P (ppm) Sn O P
실시예 1 잔류 0.7 0.06 10 48 44 8 1 7.0
실시예 2 잔류 0.7 0.06 50 44 45 11 12 3.5
실시예 3 잔류 0.7 0.06 200 51 35 14 8 4.2
비교예 1 잔류 0.7 0.06 0 40 60 0 0 13.0
비교예 2 잔류 0.7 0.06 400 50 36 14 18 15.0
조성 (Wt%) 보호막 조성 (At%) 보호막두께 (μm) 보이드율 (%)
Sn Cu Ag P (ppm) Sn O P
실시예 1 잔류 0.5 3 10 44 47 9 2 8.0
실시예 2 잔류 0.5 3 50 44 49 7 12 5.8
실시예 3 잔류 0.5 3 150 46 43 11 8 6.2
비교예 1 잔류 0.5 3 0 33 67 0 0 17.0
비교예 2 잔류 0.5 3 400 50 36 14 18 13.0
조성 (Wt%) 보호막 조성 (At%) 보호막두께 (μm) 보이드율 (%)
Sn In P (ppm) Sn O In P
실시예 1 잔류 15 10 12 50 25 13 2 8.0
실시예 2 잔류 15 50 10 55 20 15 11 7.0
실시예 3 잔류 15 150 14 56 22 8 16 6.5
비교예 1 잔류 15 0 15 60 25 0 0 25.0
비교예 2 잔류 15 250 15 45 24 16 15 18.0
표 1∼3 으로부터 알 수 있는 바와 같이, 납프리 땜납에 P 을 첨가한 땜납으로 다이 본딩 접합한 전자 부품은, 그와 동일한 조성으로 P 을 첨가하지 않은 땜납에 비해 보이드율이 40％ 이상이나 적은 것을 알 수 있다. 또 P 을 첨가한 땜납으로 다이 본딩 접합했을 경우에는, 보이드율이 10％ 이하였지만, P 을 첨가하지 않은 땜납으로 다이 본딩 접합했을 경우에는, 보이드율이 10％ 를 초과하였다.
본 발명의 전자 부품을 제조하는 경우에, 보이드를 줄이는 최적의 접합 방법은, 펠릿을 사용하여 수소 질소 혼합 가스 분위기 중에서 다이 본딩 접합을 실시하는 것이지만, 수소 질소 혼합 가스는 고가이기 때문에 다른 접합 방법을 채용하는 것도 가능하다. 즉, 비용 저감을 위하여 수소 질소 혼합 가스를 사용하지 않고 대기 중에서 다이 본딩 접합하는 경우에는 플럭스를 사용해야 하지만, 본 발명의 다이 본딩용 땜납 펠릿은, 플럭스를 사용해도 보이드를 줄일 수 있다. 또한, 본 발명의 전자 부품은, 솔더 페이스트를 사용하여 제조할 수도 있다. 솔더 페이스트는, 땜납 분말과 플럭스를 혼합한 것이고, 별도로 플럭스를 공급하는 번거로움이 없기 때문에, 합리적인 접합을 실시할 수 있다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 전자 부품의 반도체 소자와 기판을 접합하는 다이 본딩용 땜납 펠릿에 있어서, Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 두께 0.5∼20㎚ 이고, 10∼30원자％ In, 40∼60원자％ O, 5∼15원자％ P 및 잔부 Sn 으로 이루어지는 보호막을 납땜 가열시에 형성하는 펠릿으로서, 또한, 기판에 접합하는 반도체 소자와 동일 형상으로 되어 있는 것을 특징으로 하는 다이 본딩용 땜납 펠릿.
  6. 제 5 항에 있어서,
    상기 다이 본딩용 땜납 펠릿의 두께는 0.05∼1㎜ 인 것을 특징으로 하는 다이 본딩용 땜납 펠릿.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 Sn 주성분의 납프리 땜납 합금은, Sn-In 계 합금 또는 Sn-Bi-In 계 합금 중 어느 하나인 것을 특징으로 하는 다이 본딩용 땜납 펠릿.
  8. 전자 부품의 반도체 소자와 기판을 접합하는 다이 본딩용 땜납 펠릿에 있어서, Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 두께 0.5∼20㎚ 이고, 10∼30원자％ O, 5∼15원자％ P 및 잔부 Sn 으로 이루어지는 보호막을 납땜 가열시에 형성하는 펠릿이며, 또한, 기판에 접합하는 반도체 소자와 동일 형상으로 되어 있는 다이 본딩용 땜납 펠릿의 제조 방법에 있어서,
    Cu 0.3∼1.0질량％, Ni 0.01∼0.1질량％, P 0.0001∼0.02질량％ 및 잔부 Sn 으로 이루어지는 땜납 합금을 펠릿 형상으로 성형한 후, 산소 농도 50ppm 이하인 수소 질소 분위기 중 235℃ 이상에서 3 분 동안 피크 온도 280℃ 로 가열하여, 보호막을 형성하는 것을 특징으로 다이 본딩용 땜납 펠릿의 제조 방법.
  9. 전자 부품의 반도체 소자와 기판을 접합하는 다이 본딩용 땜납 펠릿에 있어서, Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 두께 0.5∼20㎚ 이고, 10∼30원자％ O, 5∼15원자％ P 및 잔부 Sn 으로 이루어지는 보호막을 납땜 가열시에 형성하는 펠릿이며, 또한, 기판에 접합하는 반도체 소자와 동일 형상으로 되어 있는 다이 본딩용 땜납 펠릿의 제조 방법에 있어서,
    Ag 3.0∼4.0질량％, Cu 0.3∼1.0질량％, Ni 0.01∼0.1질량％, P 0.0001∼0.02질량％ 및 잔부 Sn 으로 이루어지는 땜납 합금을 펠릿 형상으로 성형한 후, 산소 농도 50ppm 이하인 수소 질소 분위기 중 235℃ 이상에서 3 분 동안 피크 온도 280℃ 로 가열하여, 보호막을 형성하는 것을 특징으로 하는 다이 본딩용 땜납 펠릿의 제조 방법.
  10. In 0.2∼2.0질량％, P 0.0001∼ 0.02질량％ 및 잔부 Sn 으로 이루어지는 땜납 합금을 펠릿 형상으로 성형한 후, 산소 농도 50ppm 이하인 수소 질소 분위기 중 235℃ 이상에서 3 분 동안 피크 온도 280℃ 로 가열하여, 보호막을 형성하는 것을 특징으로 하는 청구항 5 또는 6 의 다이 본딩용 땜납 펠릿의 제조 방법.
  11. 삭제
  12. 반도체 소자와 기판이 Sn 주성분의 납프리 땜납 합금의 표면에, 무색 투명한 10∼30원자％ In, 40∼60원자％ O, 5∼15원자％ P 및 잔부 Sn 으로 이루어지는 보호막을 납땜 가열시에 형성하는 합금으로 다이 본딩 접합되어 있고, 또한, 그 접합면에 있어서의 보이드율이 10％ 이하가 되는 것을 특징으로 하는 전자 부품.
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