KR100897010B1 - 플래시 메모리의 ２상 프로그래밍 - Google Patents

플래시 메모리의 ２상 프로그래밍 Download PDF

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Abstract

데이터를 지시하는 제 1 상태에 메모리 셀을 위치시키고, 이후 데이터를 지시하는 제 2 상태에 같은 또는 다른 셀을 위치시킴으로써 메모리내에 데이터를 저장한다. 다른 셀이 제 2 상태에 위치되면, 양 셀은 동일한 수의 비트를 저장하도록 프로그래밍되고, 이후 바람직하게는 제 1 셀이 소거된다. 바람직하게는, 제 1 셀은 셀의 문턱 전압이 제 1 기준 전압을 초과할 때까지 제 1 전압 펄스열을 인가함으로써 제 1 상태에 위치되고, 제 1 또는 제 2 셀은 셀의 문턱 전압이 제 2 기준 전압을 초과할 때까지 제 2 전압 펄스열을 인가함으로써 제 2 상태에 위치된다.
Figure 112006062613570-pct00001
메모리 셀, 문턱 전압, 기준 전압, 호스트, SLC, MLC

Description

플래시 메모리의 ２상 프로그래밍{TWO-PHASE PROGRAMMING OF A FLASH MEMORY}
본 발명은 플래시 메모리에 관한 것이고, 특히, 신뢰성 손실 없이 플래시 메모리의 유효 프로그래밍 속도를 증가시키는 방법에 관한 것이다.
도 1은 플래시 메모리와 같은 전기적으로 프로그래밍가능한 메모리(EPROM)의 셀내 제로 비트 또는 1비트인, 하나의 비트의 스토리지를 도시하고 있다. 역사적인 이유로, EPROM에 데이터를 저장하는 이러한 프로세스를 EPROM에 "프로그래밍한다"고 한다. 상세하게는, 도 1의 대상인 셀은 싱글 레벨 셀(SLC)이다. 처음에, 셀은 하나의 비트를 나타내는 명목상 문턱 전압(V1)을 갖는다. 예컨대, 플래시 메모리의 블록이 소거된 후, 모든 셀은 명목상의 문턱 전압(V1)을 갖는다. 셀의 초기화에 있어서 부정확성을 피할 수 없기 때문에, 실제 문턱 전압은 분포 곡선(10)에 따라 명목상의 문턱 전압(V1) 주위로 분포된다. 이후, 프로그래밍 전압 펄스의 열이 제로 비트를 저장하는 각 셀에 인가되어, 셀의 문턱 전압이 제로 비트를 나타내는 기준 전압(V0)을 초과할 때까지, 셀의 실리콘 기판으로부터 셀의 산화물층을 통해 셀의 플로팅 게이트로 전자를 주입한다. 핫 인젝션이나 양자 역학적 터널링에 의해 산화물층을 통해 전자가 이동하고, 셀의 구조가 비균일하고, 또한 초기 문턱 전압이 분포 곡선(10)에 따라 분포되어 있기 때문에, 제로 비트를 저장하는 셀의 문턱 전압은 분포 곡선(12)에 따라 상기 V0위에 분포된다.
셀은 그 셀의 문턱 전압과 분포 곡선(10)위에 있지만 V0아래에 있는 기준 전압(VR)을 비교함으로써 판독된다. 셀의 문턱 전압이 VR이하이면, 셀의 내용이 한 비트로서 판독된다. 셀의 문턱 전압이 VR에 있거나 그 이상이면, 셀의 내용은 제로 비트로 판독된다.
시간을 초과하여, 제로 비트를 저장하는 셀의 문턱 전압은 아래로 표류하는 경향이 있다. 도 1에 도시된 바와 같이, 상당한 량의 시간의 경과 후 제로 비트를 저장하도록 프로그래밍되었던 셀의 문턱 전압의 분포를 나타내는 분포 곡선(14)이 점선으로 표시되어 있다. V1, VR 그리고 V0는 이러한 문턱 전압의 표류에도 불구하고 플래시 메모리의 신뢰성을 보존하기 위해 충분히 멀리 떨어져 있도록 선택된다.
셀을 프로그래밍하는데 사용되는 연속하는 전압 펄스사이의 전압차는 두 가지 이유로 비교적 작다. SLC의 도시된 경우에서, 그리고 멀티레벨 셀(MLC, MLC에는, 2n의 전압 밴드가 n개의 비트의 2n개의 가능한 패턴 중 하나에 대응한다)의 최대전압 대역의 경우에, 지나치게 높은 프로그래밍 전압이 셀에 셀의 유효수명을 줄이는 스트레스를 가한다. MLC의 중간 전압 대역의 경우에는, 해당 비트 패턴을 표현하는 전압 대역내에서 적합하도록 분포(12)가 충분히 좁아야한다. 작은 전압 증 분의 사용은 플래시 셀의 어레이의 프로그래밍이 비교적 느린 프로세스임을 의미한다. 따라서, 신뢰성의 손상 없이, 현재 알려진 방법보다 빠른 플래시 메모리 셀을 프로그래밍하는 방법에 대한 필요가 널리 재고되고 있고, 이러한 방법을 제공하는 것이 매우 이로울 수 있다.
본 발명에 따라, (a) 데이터를 지시하는 제 1 상태에 메모리의 셀을 위치시키는 단계; 및 (b) 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 상기 셀을 위치시키는 단계;를 포함하는 메모리에 데이터를 저장하는 방법이 제공된다.
본 발명에 따라, (a) 적어도 하나의 셀; 및 (b) 컨트롤러로서, (i) 데이터를 지시하는 제 1 상태에 상기 적어도 하나의 셀 중 하나를 위치시키고, 그리고 (ii) 상기 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 상기 하나의 셀을 위치시키도록 동작하는 상기 컨트롤러를 포함하는 메모리 장치가 제공된다.
본 발명에 따라, 복수의 셀을 포함하는 메모리내에 데이터를 저장하는 방법으로서, (a) 데이터를 지시하는 제 1 상태에 메모리의 제 1 셀을 위치시키는 단계; 및 (b) 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 메모리의 제 2 셀을 위치시키는 단계;를 포함하고, 여기서 상기 제 1 셀 및 제 2 셀은 동일한 수의 비트를 저장하는 메모리에 데이터를 저장하는 방법이 제공된다.
본 발명에 따라, (a) 셀의 어레이; 및 (b) 컨트롤러로서, (i) 데이터를 지시하는 제 1 상태에 상기 셀중 제 1 셀을 위치시키고, 그리고 (ii) 상기 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 상기 셀중 제 2 셀을 위치시키도록 동작하는 상기 컨트롤러;를 포함하고, 여기서 상기 제 1 셀 및 제 2 셀은 동일한 수의 비트를 저장하는 메모리 장치가 제공된다.
본 발명에 따라, 복수의 셀을 포함하는 메모리를 동작시키는 방법으로서, (a) 셀중 적어도 하나의 각각에 대하여, (i) 특정 비트 패턴을 지시하는 제 1 기준 전압과 상기 각각의 셀의 문턱 전압을 비교하는 단계, 및 (ii) 상기 제 1 기준 전압이상이고 또한 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 상기 문턱 전압을 비교하는 단계; 그리고 (b) 각각의 상기 적어도 하나의 셀에 대하여, 상기 비교결과 상기 각각의 셀의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있으면, 상기 각각의 셀의 상기 문턱 전압이 상기 제 2 기준 전압이상일 때까지 상기 각각의 셀에 적어도 하나의 전압 펄스를 인가하는 단계를 포함하는 메모리 동작 방법이 제공된다.
본 발명에 따라, (a) 적어도 하나의 셀; 및 (b) 특정 비트 패턴을 지시하는 제 1 기준 전압 및 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 문턱 전압의 비교결과 상기 각각의 셀의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있는 각각의 상기 적어도 하나의 셀에 대하여, 상기 각각의 셀의 상기 문턱 전압이 상기 제 2 기준 전압이상일때까지 상기 각각의 셀에 적어도 하나의 전압 펄스를 인가하도록 동작하는 컨트롤러를 포함하는 메모리 장치가 제공된다.
본 발명에 따라, 복수의 셀을 포함하는 메모리를 동작시키는 방법으로서, (a) 셀중 적어도 하나의 각각에 대하여, (i) 특정 비트 패턴을 지시하는 제 1 기준 전압과 상기 각각의 셀의 문턱 전압을 비교하는 단계, 및 (ii) 상기 제 1 기준 전압이상이고 또한 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 상기 문턱 전압을 비교하는 단계; 그리고 (b) 각각의 상기 적어도 하나의 셀에 대하여, 상기 비교결과 상기 각각의 셀의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있으면, 해당하는 다른 셀의 문턱 전압이 상기 제 2 기준 전압이상일 때까지 상기 해당하는 다른 셀에 적어도 하나의 전압 펄스를 인가하는 단계를 포함하는 메모리 동작 방법이 제공된다.
본 발명에 따라, (a) 셀의 어레이; 및 (b) 특정 비트 패턴을 지시하는 제 1 기준 전압 및 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 문턱 전압의 비교결과 상기 각각의 셀의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있는 상기 어레이의 각각의 상기 셀에 대하여, 해당하는 다른 셀의 문턱 전압이 상기 제 2 기준 전압이상일때까지 상기 어레이의 상기 해당하는 다른 셀에 적어도 하나의 전압 펄스를 인가하도록 동작하는 컨트롤러를 포함하는 메모리 장치가 제공된다.
본 발명은 플래시 메모리와 같은 메모리내에 데이터를 저장하는 방법이다. 본 명세서에서 플래시 메모리에 집중하여 설명되고 있지만, 본 발명의 범위는, 예컨대 프로그래밍 전압 펄스열을 사용함으로써, 내부에 저장된 데이터를 지시하는 각 상태로 메모리 셀을 위치시킴으로써 프로그래밍되는, EPROM과 같은 임의의 메모리를 포함한다.
"데이터"는 메모리의 각 셀에 저장된다. "데이터"는 호스트에 의해 셀내에 저장되는 하나 이상의 비트열이다. 셀당 얼마나 많은 비트가 저장되는지는 메모리가 어떻게 구성되는지에 좌우된다. SLC셀은 셀당 한 개의 비트를 저장한다. MLC는 셀당 한 개 이상의 비트를 저장한다. 본 발명이 SLC에 관해 본 명세서에서 설명하고 있지만, 본 발명의 범위는 MLC로 확장된다. 실제, 본 발명은 SLC에서 보다 MLC에서 보다 중요할 수 있는데, MLC의 프로그래밍은 일반적으로 SLC의 프로그래밍보다 더 걸리기 때문이다. 본 발명의 원리를 MLC의 프로그래밍에 적용하는 방법은 당업자에게 자명하다.
보다 상세하게는, 상기한 바와 같이, 프로그래밍되지 않은 상태에서 SLC는 종래 하나의 비트를 저장하는 것으로 해석된다. 마찬가지로, 프로그래밍되지 않은 상태에서 MLC는 종래 하나의 비트열을 저장하는 것으로 해석된다. 본 발명의 방법은 하나의 비트(SLC)가 아니거나 하나의 비트열(MLC)이 아닌 데이터를 저장하기 위하여 메모리 셀을 프로그래밍하는 방법이다.
본 발명의 기본적인 제 1 방법에 따라, 메모리 셀은 데이터를 지시하는 제 1 상태로 셀을 위치시킴으로써 데이터를 저장하도록 프로그래밍된다. 이후 셀은 또한 데이터를 지시하는 제 2 상태로 위치된다. 셀이 데이터를 "지시하는"상태로 있다는 것은, 셀의 문턱 전압과 같은, 셀의 물리적 특성 시험에 따라, 셀이 그 데이터를 저장하는 것으로 해석됨을 의미한다. 데이터는 호스트로부터 수신되고 호스트에 특정 의미를 갖는 논리 데이터이다. 제 1 상태와 제 2 상태는 둘 다 호스트에 동일한 의미를 갖는 같은 정보를 지시한다. 따라서, 본 발명의 범위는, 예컨대, 호스트의 데이터 집합중 하나로부터 제로 비트를 저장하기 위해 SLC를 프로그래밍하고, SLC를 소거하고, 이후 다시 호스트의 데이터 집합중 다른 하나로부터 제로 비트를 저장하기 위해 SLC를 프로그래밍하는 것을 특히 배제하고 있다.
바람직하게는, 셀은 셀의 문턱 전압이 제 1 기준 전압을 초과할 때까지 하나 이상의 프로그래밍 전압 펄스의 제 1 열을 셀에 인가하는 것을 포함하는 단계에 의해 제 1 상태로 위치된다. 마찬가지로, 셀은 셀의 문턱 전압이 제 2의 다른 기준 전압을 초과할 때까지 하나 이상의 프로그래밍 전압 펄스 중 제 2 열을 인가하는 것을 포함하는 단계에 의해 제 2 상태로 위치된다. 보다 바람직하게는, 제 2 기준 전압은 제 1 기준 전압보다 크다.
보다 바람직하게는, 프로그래밍 전압 펄스의 제 1 열은 단조증가하는(monotonically increasing) 복수의 전압 펄스를 포함하고, 프로그래밍 전압 펄스의 제 2 열 또한 단조증가하는 복수의 전압 펄스를 포함한다. 가장 바람직하게는, 제 1 열의 연속하는 전압 펄스는 제 1 공통분(전압 단계 크기)만큼 차이가 나고, 제 2 열의 연속하는 전압 펄스는 제 1 공통분 이하인 제 2 공통분만큼 차이가 난다.
보다 일반적으로는, 제 2 상태로 위치되어 있는 셀은 제 1 상태로 위치되어 있는 셀과 같을 필요가 없다. 본 발명의 기본적인 제 2 방법에 따라, 제 1 메모리 셀은 데이터를 지시하는 제 1 상태로 제 1 셀을 위치시킴으로써 데이터를 저장하도록 프로그래밍된다. 이후, 제 2의 다른 메모리 셀은 데이터를 지시하는 제 2 상태로 제 2 셀을 위치시킴으로써 같은 데이터를 저장하도록 프로그래밍된다. 양 셀은 같은 수의 비트를 저장하도록 프로그래밍된다. 후자의 제한에 의해서, 처음에 SLC로 데이터를 저장하고 이후 동 데이터를 MLC로 압축하는, Lee등의 미국 특허 제 5,930,167호의 발명과 구별된다.
바람직하게는, 이후 제 1 셀은 소거된다.
바람직하게는, 제 1 셀은 제 1 셀의 문턱 전압이 제 1 기준 전압을 초과할 때까지 하나 이상의 프로그래밍 전압 펄스의 제 1 열을 제 1 셀에 인가함으로써 제 1 상태로 위치된다. 마찬가지로, 제 2 셀은 제 2 셀의 문턱 전압이 제 2의 다른 기준 전압을 초과할 때까지 하나 이상의 프로그래밍 전압 펄스열을 제 2 셀에 인가함으로써 제 2 상태로 위치된다. 가장 바람직하게는, 제 2 기준 전압은 제 1 기준 전압보다 크다.
보다 바람직하게는, 프로그래밍 전압 펄스의 제 1 열은 단조증가하는 복수의 전압 펄스를 포함하고, 프로그래밍 전압 펄스의 제 2 열 또한 단조증가하는 복수의 전압 펄스를 포함한다. 가장 바람직하게는, 제 1 열의 연속하는 전압 펄스는 제 1 공통분(전압 단계 크기)만큼 차이가 나고, 제 2 열의 연속적인 전압 펄스는 제 1 공통분보다 작은 제 2 공통분만큼 차이가 난다.
본 발명의 기본적인 제 3 방법은 전력 손실에 의한 앞선 두 방법의 정전으로부터 복구에 유용하고, 또한 도 1에 도시되어 있는 문턱 전압의 시간 초과 표류를 역전시키는데 유용하다. 본 방법은 복수의 메모리 셀을 포함하는 메모리를 동작시키는 방법이다. 본 방법에 따라, 하나 이상의 셀의 문턱 전압이 제 1 기준 전압 및 제 2의 보다 큰 기준 전압과 비교되는데, 상기 양 기준 전압은 동일한 비트 패턴을 지시한다. (기준 전압이 비트 패턴을 "지시한다"는 의미는, 기준 전압이 전압 대역의 하부 경계이고 따라서 셀의 문턱 전압이 그 전압 대역내에 있으면 셀이 그 비트 패턴을 저장하는 것으로 해석되도록 함을 의미한다. 예컨대, 도 1의 기준 전압(VR 및 V0)은 비트 패턴 "0"을 지시하는데, 이는 셀의 문턱 전압과 VR 또는 V0를 비교하여 셀의 문턱 전압이 그 기준 전압을 초과하면 셀이 제로 비트를 저장하는 것으로 해석되기 때문이다. 마찬가지로, 4레벨 MLC의 기준 전압은 비트 패턴 "10", "01" 또는 "00"을 지시할 수 있다.) 문턱 전압이 두 개의 기준 전압사이에 있는 각 셀에 대하여, 프로그래밍 전압의 열이 인가되는 셀의 문턱 전압이 제 2 기준 전압을 초과할 때까지 적어도 하나의 프로그래밍 전압 펄스열이 같은 셀 또는 (대개 프로그래밍되지 않거나 새로이 소거된 셀인) 해당 다른 셀에 인가된다. 프로그래밍 전압열이 해당 다른 셀에 인가되면, 바람직하게는, 문턱 전압이 두 개의 기준 전압사이에 있는 것으로 발견된 셀은 소거된다.
본 발명의 범위는 본 발명의 방법에 따라 동작하는 메모리 장치 또한 포함한다.
도 1은 종래 기술에 따른 EPROM셀내의 데이터 비트의 스토리지를 도시하고 있다.
도 2는 본 발명에 따른 EPROM셀내의 데이터 비트의 스토리지를 도시하고 있다.
도 3 및 4는 본 발명의 메모리 장치의 고레벨 블록도이다.
본 발명은 첨부 도면을 참조한 실시예로써 설명된다.
본 발명은 신뢰성의 손상 없이 종래 기술에 의한 방법보다 큰 유효 속도로 플래시 메모리와 같은 메모리를 프로그래밍하는 방법이다.
본 발명에 따른 메모리 프로그래밍의 원리와 동작은 도면과 이하의 상세한 설명을 참조하여 보다 잘 이해될 수 있다.
본 발명은 플래시 메모리 장치와 같은 메모리 장치의 호스트가 일반적으로 간헐적으로만 메모리 장치와 데이터를 교환한다는 사실을 이용한다. 예컨대, 착탈가능한 플래시 메모리 장치를 구비한 디지털 카메라의 경우, 촬영한 이미지를 플래시 메모리 장치에 기록하는데 연속적으로 카메라를 사용되게 하는 정도의 빠른 속도로 카메라 사용자가 사진을 찍는 것은 드물다. 그럼에도 불구하고, 사진을 찍는 사람들은 때때로 연사간 딜레이가 가능하면 짧도록, 급속 연사로 사진을 찍기를 원한다. 이를 위해서는 사진을 저장하는 플래시 셀이 가능한 빨리 프로그래밍될 필요가 있다. 본 발명의 기본적 생각은, 수정되지 않은 채로 있을 경우 플래시 메모리를 장기간 신뢰성이 없게 할 수 있는 비교적 넓은 문턱 전압 분포를 일으키는 신속하고도 변칙적인 방법으로 플래시 메모리 장치의 플래시 메모리를 프로그래밍하는 것이다. 이후, 플래시 메모리 장치의 호스트가 대기상태인 동안, 플래시 메모리 장치는 장기간 신뢰성을 충분히 획득하기 위해 문턱 전압 분포를 이동하여 고정한다.
도면을 참조하면, 도 2는 본 발명의 원리에 따라 변형된 도 1이다. 도 2는 기준 전압(V0)이 "V0B"로 라벨링되어 있고 새로운 기준 전압, V0A가 분포(14)의 좌측단에 제공된다는 점 외에는 도 1과 같다.
본 발명의 SLC플래시 메모리 장치는 두 개의 프로그래밍 모드를 갖는다. 제 1 모드는 종래 기술의 모드와 같다. 제 2 모드는, 셀의 문턱 전압이 V0A를 초과할 때까지만 제로 비트를 저장할 각 셀에 프로그래밍 전압 펄스의 제 1 열이 인가되는 고속 프로그래밍 모드이다. 이러한 방식으로, 프로그래밍될 필요가 있는 셀은 종래 기술에서보다 빨리 프로그래밍되고, 여기서 프로그래밍 전압 펄스의 제 1 열은 셀의 문턱 전압이 V0B를 초과할 때까지 제로 비트를 저장할 각 셀에 인가될 것이다. V0A>VR이기 때문에, 문턱 전압이 V0A를 초과하는 모든 셀은 제로 비트를 저장하는 것으로서 정확하게 판독됨을 유의하여야 한다. 이후, 플래시 메모리 장치의 호스트가 대기상태인 동안(즉, 플래시 메모리 장치와 데이터를 교환하지 않는 상태)(그러나, 얼마안가서 V0A를 갓 넘은 문턱 전압은 VR아래로 표류했을 수 있다), 플래시 메모리 장치의 온보드 컨트롤러는 고속 프로그래밍 모드로 프로그래밍된 셀을 판독한다. (VR과의 비교에 따라) 제로 비트를 저장하는 모든 셀에 대하여, 셀의 문턱 전압이 V0B와 비교된다. 셀의 문턱 전압이 V0B이하이면, 프로그래밍 전압 펄스의 제 2 열이 셀에 인가되어 셀의 문턱 전압을 V0B이상으로 올린다.
프로그래밍 전압 펄스의 제 2 열의 전압 단계 크기는 종래기술의 전압 단계 크기와 같다. 고속 프로그래밍 모드를 훨씬 더 빨리하기 위해서는, 프로그래밍 전압 펄스의 제 1 열의 전압 단계 크기가 종래 기술의 전압 단계 크기보다 크게 된다. 이것은 종래 기술에 따른 것보다 프로그래밍된 문턱 전압의 분포를 보다 넓게 한다. 예컨대, 도 2에 도시된 바와 같이, 결과적인 문턱 전압 분포는 종래 기술의 분포(12)의 시간에 대한 하방 표류에 의한 분포(14)와 유사할 수 있다. 이렇게 불필요하게 넓은 분포는 고속 프로그래밍 모드의 제 2 상에서 좁혀지게 되고, 여기서 셀의 문턱 전압을 V0B이상으로 올리는데 필요할 때 프로그래밍 전압 펄스의 제 2 열이 셀에 인가된다. 결과적인 문턱 전압 분포는 도 2에 도시된 바와 같이 분포(12)와 유사하다.
몇몇 플래시 기술은, 프로그래밍 전압 펄스의 제 1 열을 사용하여 프로그래밍된 셀에 프로그래밍 전압 펄스의 제 2 열의 인가를 예방하는, 예컨대 부분적인 페이지 프로그래밍의 제한이나 비 순차 페이지 기록에 대한 제한과 같은 제한이 있다. 이러한 플래시 기술을 사용하는 플래시 메모리 장치에서, 프로그래밍 전압 펄스의 제 1 열을 사용하여 프로그래밍된 셀은 종래 기술의 방법을 사용하여 새로운(프로그래밍된 적이 없거나 새로이 소거된) 플래시 셀에 복제되고 따라서 본연적으로 문턱 전압 분포(12)를 나타낸다. 이러한 복제 동작은 복제되고 있는 셀에 저장된 것만큼의 새로운 셀당 비트(본 예에서는 셀당 1비트)를 저장함을 유의해야한다. 상기한 바와 같이, 본 발명의 이러한 면이 본 발명과 미국 특허 제 5,930,167호에 개시되어 있는 발명과 구분짓는다.
본 발명의 플래시 메모리 장치는 고속 프로그래밍 모드의 제 1 및 제 2 상간의 전력 손실을 겪을 수 있다. 따라서, 전원공급시에, 플래시 메모리 장치는 문턱 전압이 V0B이상으로 높아진 임의의 셀이 실제로 V0B이상 높아지게되도록 항상 고속 프로그래밍 모드의 제 2 상으로 들어간다. 이러한 전원공급방법은 정확히 V0B이상이 되도록 프로그래밍되었지만 그 동안에 V0B아래로 표류했던 문턱 전압이 V0B이상으로 다시 높아진다는 부가적 이점을 갖는다. 따라서 문턱 전압의 장기간 하방 표류는 플래시 메모리 장치의 유효 데이터 유지 시간의 제한으로서 소거된다.
도 3은 호스트(30)에 연결된 본 발명의 메모리 장치(20)의 고레벨 블록도이다. 도 3은 Ban의 미국 특허 제 5,404,485호의 도 1을 변형한 것이다. 메모리 장치(20)는 플래시 메모리(24), 고레벨 컨트롤러(22) 및 랜덤액세스메모리(RAM)(26)를 포함한다. 미국 특허 제 5,404,485호의 "플래시 제어(14)"에 대응하는 고레벨 컨트롤러(22)는 미국 특허 제 5,404,485호에 기술되어 있는 바와 같이, RAM(26)의 도움으로 플래시 메모리(24)를 관리한다. 플래시 메모리(24)는 고레벨 컨트롤러(22)로부터 수신된 커맨드를 하드웨어 레벨 커맨드로 변환하는 저레벨 컨트롤러(28)를 포함한다. 예컨대, 저레벨 컨트롤러(28)는 셀을 전압 펄스열로 프로그래밍하기 위한 커맨드를 변환하고, 문턱 전압을 선택하는 등을 수행한다. 저레벨 컨트롤러(28)는 상기한 바와 같이, 본 발명의 두 개의 프로그래밍 모드, 느린 (종래의) 프로그래밍 모드 그리고 고속 프로그래밍 모드에 대응하는 서로 다른 두 종류의 프로그래밍 커맨드를 지원한다. 청구범위에 인용된 "컨트롤러"는 이러한 저레벨 컨트롤러이다.
도 4는 호스트(50)에 연결된, 본 발명의 또 다른 메모리 장치(40)의 고레벨 블록도이다. 도 4의 실시예에서, 메모리 장치(40)는, 도 3에 도시되어 있는 플래시 메모리(20)의 내용들 사이로부터, 저레벨 컨트롤러(28)를 갖는 플래시 메모리(24)만을 포함한다. 호스트(50)의 프로세서(52)는, 미국 특허 제 5,404,485호의 방법을 구현하는, 이스라엘 크파 사바 소재 엠시스템즈 플래시 디스크 파이오니어사의 TrueFFSTM드라이버와 같은 소프트웨어 드라이버를 실행함으로써 컨트롤러(22)를 에뮬레이팅한다.
본 발명이 제한된 몇몇 실시예로 설명되었지만, 본 발명의 많은 변형, 변경 및 기타 응용이 가능함을 이해할 것이다.

Claims (18)

  1. (a) 데이터를 지시하는 제 1 상태에 메모리의 셀을 위치시키는 단계; 및
    (b) 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 상기 셀을 위치시키는 단계를 포함하는 것을 특징으로 하는 메모리에 데이터를 저장하는 방법.
  2. 제 1 항에 있어서, 상기 셀은 상기 셀의 문턱 전압이 데이터를 지시하는 제 1 기준 전압을 초과할 때까지 적어도 하나의 제 1 전압 펄스를 상기 셀에 인가하는 것을 포함하는 단계에 의해 상기 제 1 상태에 위치되고, 상기 셀은 상기 셀의 상기 문턱 전압이 데이터를 지시하는, 상기 제 1 기준 전압과 다른 상기 제 2 기준 전압을 초과할 때까지 적어도 하나의 제 2 전압 펄스를 상기 셀에 인가하는 것을 포함하는 단계에 의해 상기 제 2 상태에 위치되는 것을 특징으로 하는 메모리에 데이터를 저장하는 방법.
  3. 제 2 항에 있어서, 상기 제 2 기준 전압은 상기 제 1 기준 전압이상인 것을 특징으로 하는 메모리에 데이터를 저장하는 방법.
  4. 제 2 항에 있어서, 상기 셀에 단조증가하는(monotonically increasing) 복수의 상기 제 1 전압 펄스가 인가되고 이후 상기 셀에 단조증가하는 복수의 상기 제 2 전압 펄스가 인가되는 것을 특징으로 하는 메모리에 데이터를 저장하는 방법.
  5. 제 4 항에 있어서, 연속적인 상기 제 1 전압 펄스는 공통의 제 1 증분만큼 차이가 나고, 연속적인 상기 제 2 전압 펄스는 공통의 제 2 증분만큼 차이가 나고, 그리고 상기 제 2 증분은 상기 제 1 증분이하인 것을 특징으로 하는 메모리에 데이터를 저장하는 방법.
  6. (a) 적어도 하나의 셀; 및
    (b) 컨트롤러로서,
    (i) 데이터를 지시하는 제 1 상태에 상기 적어도 하나의 셀 중 하나를 위치시키고, 그리고
    (ii) 상기 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 상기 하나의 셀을 위치시키도록 동작하는 상기 컨트롤러;를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 복수의 셀을 포함하는 메모리내에 데이터를 저장하는 방법으로서,
    (a) 데이터를 지시하는 제 1 상태에 메모리의 제 1 셀을 위치시키는 단계; 및
    (b) 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 메모리의 제 2 셀을 위치시키는 단계;를 포함하고,
    상기 제 1 셀 및 상기 제 2 셀은 동일한 수의 비트를 저장하는 것을 특징으로 하는 메모리내에 데이터를 저장하는 방법.
  8. 제 7 항에 있어서,
    (c) 상기 제 1 셀을 소거하는 단계를 더 포함하는 것을 특징으로 하는 메모리내에 데이터를 저장하는 방법.
  9. 제 7 항에 있어서, 상기 제 1 셀은 상기 제 1 셀의 문턱 전압이 데이터를 지시하는 제 1 기준 전압을 초과할 때까지 적어도 하나의 제 1 전압 펄스를 상기 제 1 셀에 인가하는 것을 포함하는 단계에 의해 상기 제 1 상태에 위치되고; 상기 제 2 셀은 상기 제 2 셀의 상기 문턱 전압이 데이터를 지시하는 제 2 기준 전압을 초과할때까지 적어도 하나의 제 2 전압 펄스를 상기 제 2 셀에 인가하는 것을 포함하는 단계에 의해 상기 제 2 상태에 위치되는 것을 특징으로 하는 메모리내에 데이터를 저장하는 방법.
  10. 제 9 항에 있어서, 상기 제 2 기준 전압은 상기 제 1 기준 전압이상인 것을 특징으로 메모리내에 데이터를 저장하는 방법.
  11. 제 9 항에 있어서, 상기 제 1 셀에 단조증가하는 복수의 상기 제 1 전압 펄스가 인가되고 이후 상기 제 2 셀에 단조증가하는 복수의 상기 제 2 전압 펄스가 인가되는 것을 특징으로 하는 메모리내에 데이터를 저장하는 방법.
  12. 제 11 항에 있어서, 연속적인 상기 제 1 전압 펄스는 공통의 제 1 증분만큼 차이가나고, 연속적인 상기 제 2 전압 펄스는 공통의 제 2 증분만큼 차이가 나고, 그리고 상기 제 2 증분은 상기 제 1 증분이하인 것을 특징으로 하는 메모리내에 데이터를 저장하는 방법.
  13. (a) 셀의 어레이; 및
    (b) 컨트롤러로서,
    (i) 데이터를 지시하는 제 1 상태에 상기 셀중 제 1 셀을 위치시키고, 그리고
    (ii) 상기 데이터를 지시하는, 상기 제 1 상태보다 긴 데이터 유지 시간을 갖는 제 2 상태에 상기 셀중 제 2 셀을 위치시키도록 동작하는 상기 컨트롤러;를 포함하고,
    상기 제 1 셀 및 상기 제 2 셀은 동일한 수의 비트를 저장하는 것을 특징으로 하는 메모리 장치.
  14. 복수의 셀을 포함하는 메모리를 동작시키는 방법으로서,
    (a) 셀중 적어도 하나의 각각에 대하여,
    (i) 특정 비트 패턴을 지시하는 제 1 기준 전압과 상기 각각의 셀의 문턱 전압을 비교하는 단계, 및
    (ii) 상기 제 1 기준 전압이상이고 또한 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 상기 문턱 전압을 비교하는 단계; 그리고
    (b) 각각의 상기 적어도 하나의 셀에 대하여, 상기 비교결과 상기 각각의 셀 의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있으면, 상기 각각의 셀의 상기 문턱 전압이 상기 제 2 기준 전압이상일 때까지 상기 각각의 셀에 적어도 하나의 전압 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 동작 방법.
  15. (a) 적어도 하나의 셀; 및
    (b) 특정 비트 패턴을 지시하는 제 1 기준 전압 및 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 문턱 전압의 비교결과 상기 각각의 셀의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있는 각각의 상기 적어도 하나의 셀에 대하여, 상기 각각의 셀의 상기 문턱 전압이 상기 제 2 기준 전압이상일때까지 상기 각각의 셀에 적어도 하나의 전압 펄스를 인가하도록 동작하는 컨트롤러를 포함하는 것을 특징으로 하는 메모리 장치.
  16. 복수의 셀을 포함하는 메모리를 동작시키는 방법으로서,
    (a) 셀중 적어도 하나의 각각에 대하여,
    (i) 특정 비트 패턴을 지시하는 제 1 기준 전압과 상기 각각의 셀의 문턱 전압을 비교하는 단계, 및
    (ii) 상기 제 1 기준 전압이상이고 또한 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 상기 문턱 전압을 비교하는 단계; 그리고
    (b) 각각의 상기 적어도 하나의 셀에 대하여, 상기 비교결과 상기 각각의 셀의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있으면, 해당하는 다른 셀의 문턱 전압이 상기 제 2 기준 전압이상일 때까지 상기 해당하는 다른 셀에 적어도 하나의 전압 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 메모리 동작 방법.
  17. 제 16 항에 있어서,
    (c) 상기 비교결과 상기 문턱 전압이 상기 제 1 기준 전압이상이고 상기 제 2 기준 전압이하인 각각의 상기 적어도 하나의 셀에 대하여, 상기 해당하는 다른 셀의 상기 문턱 전압이 상기 제 2 기준 전압이상일 때까지 상기 해당하는 다른 셀에 상기 적어도 하나의 전압 펄스를 인가하는 상기 단계에 이어서, 상기 각각의 셀을 소거하는 단계를 더 포함하는 것을 특징으로 하는 메모리 동작 방법.
  18. (a) 셀의 어레이; 및
    (b) 특정 비트 패턴을 지시하는 제 1 기준 전압 및 상기 비트 패턴을 지시하는 제 2 기준 전압과 상기 각각의 셀의 문턱 전압의 비교결과 상기 각각의 셀의 상기 문턱 전압이 상기 제 1 기준 전압과 상기 제 2 기준 전압사이에 있는 상기 어레이의 각각의 상기 셀에 대하여, 해당하는 다른 셀의 문턱 전압이 상기 제 2 기준 전압이상일때까지 상기 어레이의 상기 해당하는 다른 셀에 적어도 하나의 전압 펄스를 인가하도록 동작하는 컨트롤러를 포함하는 것을 특징으로 하는 메모리 장치.
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