KR100890217B1 - Method for manufacturing pcb - Google Patents

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장용순
신영환
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Abstract

A manufacturing method of the substrate is provided to cut down the manufacturing cost of the manufacturing process by omitting the step height routing process for the cavity formation. An IO(Input-Output) connector area for the electric component mounting is formed on one side of the first substrate(S10). The first solder resist layer is formed on one side of the first substrate (S20). The second substrate is laminated on one side of the first substrate(S30). The via hole which electrically connects the first substrate and the second substrate is formed(S40). The open surface of the second substrate and the first substrate is metal-plated(S50). The metal plating is removed and the first solder resist layer is exposed(S60). The first solder resist layer is selectively removed and exposes the IO connector area(S70).

Description

기판 제조방법{Method for manufacturing PCB}Substrate manufacturing method {Method for manufacturing PCB}

본 발명은 기판 제조방법에 관한 것이다.The present invention relates to a substrate manufacturing method.

전자제품의 소형화 추세에 맞추어 패키지용 기판도 크기의 감소와 다양한 기능이 요구되고 있다. 이에 대응하기 위해 인쇄회로기판에 캐비티(cavity)를 형성하여 전자소자를 내장하는 기술이 적용되고 있는데, 이러한 캐비티 인쇄회로기판(cavity printed circuit board)은 완성부품의 두께를 줄일 수 있는 방법의 하나로 현재 사용되고 있다. In accordance with the trend of miniaturization of electronic products, package substrates also require reduction in size and various functions. To cope with this, a technology of embedding electronic devices by forming a cavity in a printed circuit board is applied. Such a cavity printed circuit board is one of the ways to reduce the thickness of the finished part. It is used.

도 1 내지 도 2은 종래기술에 따른 기판 제조방법을 나타낸 단면도이다. 캐비티 보호층을 사용하지 않고, 단차가 있는 캐비티를 포함하는 인쇄회로기판을 제조하는 경우의 공정으로서, 도1에 도시된 바와 같이, 제1 기판(1)의 IO단자부(4)가 표면에 드러나 있어, 도2에 도시된 바와 같이, 비아홀을 형성하고, 도금하는 공정에서 IO단자부(4)도 도금이 된다. 이로 인하여, 이후 다시 IO단자부(4)를 형성하기 어려운 문제가 생긴다. 1 to 2 are cross-sectional views showing a substrate manufacturing method according to the prior art. As a process for manufacturing a printed circuit board including a cavity having a step without using a cavity protective layer, as shown in FIG. 1, the IO terminal 4 of the first substrate 1 is exposed on the surface. 2, in the process of forming the via hole and plating, the IO terminal portion 4 is also plated. For this reason, there arises a problem that it is difficult to form the IO terminal portion 4 again.

도 3 내지 도 6은 종래기술에 따른 캐비티 보호층(18)을 사용한 기판 제조방법을 나타낸 단면도이다. 캐비티 보호층(18)은 비아홀의 도금 공정에서 IO단자부가 도금되는 것을 방지하기 위하여 캐비티에 덮개를 덮는 역할을 한다. 3 to 6 are cross-sectional views showing a substrate manufacturing method using the cavity protective layer 18 according to the prior art. The cavity protection layer 18 serves to cover the cavity in order to prevent the IO terminal portion from being plated in the via hole plating process.

도 3을 참고하면, 회로패턴과 전자소자의 전기적 접속을 위한 전자소자 IO단자부(14)를 포함하는 제1 기판(11)과 IO단자부(14)가 드러나도록 캐비티가 형성된 절연체(16), 접착층(17) 및 캐비티 보호층(18)을 적층하여 압착한다. 다음으로, 도 4를 참고하면, 적층된 패키지용 기판의 비아홀을 형성하고 비아홀의 벽면을 포함한 기판의 표면을 도금(19)을 한다. 그 후 도 5에 도시된 바와 같이 도금 층을 포함한 외층의 금속을 식각하여 외층회로패턴을 형성하고 솔더레지스트(20)를 도포한다. 마지막으로, 도 6에 도시된 바와 같이, 캐비티가 형성된 위치에 캐비티 보호층(18)을 드릴(28)로 절단하여 IO단자부(14)를 노출시키는 캐비티 라우팅(cavity routing)공정을 거쳐 작업을 완료한다. Referring to FIG. 3, an insulator 16 having a cavity formed therein so that the first substrate 11 including the electronic device IO terminal part 14 and the IO terminal part 14 for the electrical connection between the circuit pattern and the electronic device and the adhesive layer is exposed. (17) and the cavity protective layer 18 are laminated and pressed. Next, referring to FIG. 4, via holes of the stacked package substrates are formed, and the surface of the substrate including the wall surface of the via holes is plated 19. Thereafter, as illustrated in FIG. 5, the metal of the outer layer including the plating layer is etched to form an outer circuit pattern and the solder resist 20 is coated. Finally, as shown in FIG. 6, the cavity protection layer 18 is cut by the drill 28 at the position where the cavity is formed to complete the operation through a cavity routing process to expose the IO terminal 14. do.

종래방법에 의할 경우, 패키지용 기판의 화학적 처리 공정에서 본딩패드가 손상되는 것을 방지하기 위해 제작완료단계에서 단차 캐비티를 가공 시 제1 기판에 손상이 가지 아니하도록 하기 위해 일정 수준 이상의 단차가 요구되는 바, 높이 조절이 가능한 특수한 라우팅설비가 필요하며, 부분적인 라우팅 공정이 필요하므로, 1장씩만 가공해야 하여, 공정 시간이 오래 걸리게 되는 문제가 있다. According to the conventional method, a level above a certain level is required to prevent damage to the first substrate during machining of the step cavity during the manufacturing step in order to prevent damage to the bonding pad in the chemical treatment process of the package substrate. As a result, a special routing facility capable of height adjustment is required, and since a partial routing process is required, only one sheet needs to be processed, so that there is a problem that the process takes a long time.

본 발명은 캐비티 형성을 위한 단차 라우팅(routing) 공정을 생략하여 제조 공정의 단순화와 제조원가를 절감할 수 있는 기판 제조방법을 제공하는 것이다.The present invention provides a substrate manufacturing method that can simplify the manufacturing process and reduce the manufacturing cost by omitting a step routing process for forming a cavity.

본 발명의 일 측면에 따르면, 일면에 전자소자가 실장용 IO단자부가 형성된 제1 기판을 제공하는 단계; 제1 기판의 일면에 제1 솔더 레지스트층을 형성하는 단계; 제1 기판의 일면에, 전자소자의 실장 위치에 윈도우가 형성된 제2 기판을 적층하는 단계; 제1 기판과 제2 기판을 전기적으로 연결하는 비아를 형성하는 단계; 제1 기판 및 제2기판의 노출면을 금속도금 하는 단계; 제1 기판의 일면에 형성된 금속도금을 제거하여 제1 솔더 레지스트층을 드러내는 단계; 및 제1 솔더 레지스트층을 선택적으로 제거하여 IO단자부를 노출시키는 단계를 포함하는 기판 제조방법이 제공된다.According to an aspect of the present invention, there is provided a method of manufacturing an electronic device, including: providing a first substrate on which an IO terminal portion is mounted; Forming a first solder resist layer on one surface of the first substrate; Stacking a second substrate having a window formed at a mounting position of the electronic device on one surface of the first substrate; Forming a via electrically connecting the first substrate and the second substrate; Metal plating the exposed surfaces of the first substrate and the second substrate; Exposing the first solder resist layer by removing the metal plating formed on one surface of the first substrate; And selectively removing the first solder resist layer to expose the IO terminal portion.

노출된 IO단자부를 도금하는 단계를 더 포함할 수 있고, 도금은 전해 Ni/Au 도금, 무전해 Ni/Au 도금 및 Ni/Pd/Au 도금 중 하나의 방법으로 수행될 수 있다.The method may further include plating the exposed IO terminal part, and the plating may be performed by one of electrolytic Ni / Au plating, electroless Ni / Au plating, and Ni / Pd / Au plating.

제1 기판은 일면에 IO단자부를 포함하는 제1 회로층이 형성된 것일 수 있고, IO단자부를 노출 시키는 단계 이전에, 제2 기판의 노출면에 제2 회로패턴을 형성하거나, 제1 기판의 타면에 제3 회로패턴을 형성할 수 있다.The first substrate may have a first circuit layer including an IO terminal portion formed on one surface thereof, and before the exposing the IO terminal portion, a second circuit pattern is formed on the exposed surface of the second substrate or the other surface of the first substrate. A third circuit pattern can be formed on the substrate.

제1 기판의 타면 또는 제2 기판의 노출면에 제2 솔더 레지스트층을 더 형성할 수 있고, 제2 기판을 적층할 때, 제2 기판과 제1 기판과의 사이에, 접착층을 개재하여 적층할 수 있으며, 접착층은 본딩시트(bonding sheet) 또는 프리프레그(prepreg)일 수 있다.A second solder resist layer may be further formed on the other surface of the first substrate or the exposed surface of the second substrate, and when laminating the second substrate, the second substrate is laminated via the adhesive layer between the second substrate and the first substrate. The adhesive layer may be a bonding sheet or a prepreg.

IO단자부와 전기적으로 연결되도록 제1 기판의 일면에, 전자소자를 실장하여 패키지 기판을 완성할 수 있다.The package substrate may be completed by mounting an electronic device on one surface of the first substrate to be electrically connected to the IO terminal part.

본 발명에 따르면, 기판을 제조하는데 있어서 비아홀의 도금공정에 따른 IO단자가 손상되는 것을 방지할 수 있고, 캐비티 형성을 위한 단차 라우팅 공정을 생략하여 제조원가를 절감하고, 제조공정을 단순화할 수 있다.According to the present invention, it is possible to prevent damage to the IO terminal due to the plating process of the via hole in manufacturing the substrate, and to reduce the manufacturing cost and simplify the manufacturing process by omitting the step routing process for forming the cavity.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 발명에 따른 기판 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명 하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.An embodiment of a substrate manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings, in the description with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals and duplicate description thereof It will be omitted.

도 7은 본 발명의 일 실시예에 따른 기판 제조방법을 나타낸 순서도이고, 도 8내지 도 14는 본 발명의 일 실시예에 따른 기판 제조방법을 나타낸 단면도이다. 도 8내지 도 14를 참고하면, 기판(30,32), 접착층(34), 회로패턴(36,38,39), 솔더 레지스트(40,42), IO단자부(46), IO단자 도금층(48) 및 전자소자(50)가 도시되어 있다.7 is a flowchart illustrating a substrate manufacturing method according to an embodiment of the present invention, Figures 8 to 14 are cross-sectional views showing a substrate manufacturing method according to an embodiment of the present invention. 8 to 14, the substrates 30 and 32, the adhesive layer 34, the circuit patterns 36 and 38 and 39, the solder resists 40 and 42, the IO terminal portion 46, and the IO terminal plating layer 48 are described. ) And the electronic device 50 are shown.

본 실시예에 따르면, 전자소자(50)가 실장되는 IO단자부(46)를 캐비티 보호층이 없이도 안정적으로 형성이 가능하여, 캐비티를 형성하기 위한 단차 라우팅 공정을 생략하여 제조원가를 절감하고, 제조공정을 단순화할 수 있다.According to the present embodiment, the IO terminal portion 46 on which the electronic device 50 is mounted can be stably formed without a cavity protection layer, thereby reducing manufacturing costs by omitting a step routing process for forming a cavity, Can be simplified.

일면에 전자소자 실장용 IO단자부가 형성된 제1 기판(30)을 준비한다(S10). 제1 기판(30)의 회로패턴의 층은 다양하게 가능하며, 도 8 내지 도 14에 도시된 본 실시예에서의 제1 기판(30)은 제1 회로패턴(36) 및 제3 회로패턴(39)을 포함하는 4층 회로패턴으로 된 다층 기판이다. In operation S10, a first substrate 30 on which one surface of an IO terminal for mounting an electronic device is formed is prepared. The circuit pattern layer of the first substrate 30 can be variously formed, and the first substrate 30 in the present embodiment shown in FIGS. 8 to 14 includes the first circuit pattern 36 and the third circuit pattern ( It is a multilayer substrate made of a four-layer circuit pattern including 39).

다음으로, 제1 기판의 일면에 제1 솔더 레지스트층(40)을 형성한다(S20). 제1회로패턴(36)을 포함하여, IO단자부(46)까지 제1 솔더 레지스트층에 의해 덮이게 되며, 비아홀 벽면을 도금하거나, 기판의 표면을 가공할 때, 제1 회로패턴(36) 및 IO단자부(46)를 보호하기 위하여 제1 솔더레지스트를 도포한다. Next, the first solder resist layer 40 is formed on one surface of the first substrate (S20). Including the first circuit pattern 36, the IO terminal portion 46 is covered by the first solder resist layer, and when the via hole wall is plated or the surface of the substrate is processed, the first circuit pattern 36 and In order to protect the IO terminal portion 46, a first solder resist is applied.

제1 솔더레지스트(40)는 기판 전체에 도포하는 것도 가능하며, 전자소자(50)가 실장되는 부위와 상응하여, 제2 기판(32) 적층 시 드러나는 제1 기판(30) 부위 만 도포하는 것도 가능하다. The first solder resist 40 may be applied to the entire substrate, or corresponding to the portion where the electronic device 50 is mounted, or to apply only the portion of the first substrate 30 that is exposed when the second substrate 32 is stacked. It is possible.

다음으로, 도 8에 도시된 바와 같이, 제1 기판(30)에 전자소자(50)의 실장 부위와 상응하는 위치에 윈도우가 형성된 제2 기판(32)을 적층한다(S30). 전자소자(50)가 제1 기판(30)에 실장 될 수 있도록 제2 기판(32)은 전자소자(50)의 실장 부위에 윈도우가 형성되어있다. 본 실시예에서는 캐비티 보호층이 없더라도, 제1 솔더 레지스트(40)에 의해 IO단자부(46)의 보호가 가능하다.Next, as shown in FIG. 8, a second substrate 32 having a window formed on the first substrate 30 at a position corresponding to the mounting portion of the electronic device 50 is stacked (S30). A window is formed in the mounting portion of the electronic device 50 so that the electronic device 50 may be mounted on the first substrate 30. In the present embodiment, even if there is no cavity protective layer, the IO terminal portion 46 can be protected by the first solder resist 40.

이때, 제2 기판(32)에 제1 기판(30)의 사이에 접착층(34)을 개재하여 적층할 수 있다. 이러한 접착층(34)은 제2 기판의 윈도우와 상응하는 개구부가 형성되어 있으며, 제1 기판(30)과 제2 기판(32)을 안정적으로 고정시켜주는 역할을 한다. 접착층(34)은 본딩시트(bonding sheet)나 프리프레그(prepreg)와 같은 열경화성 수지로 이루어질 수 있으며, 제1 기판(30)과 제2 기판(32)을 고정이 가능한 재질이라면 다양하게 이용할 수 있다.In this case, the second substrate 32 may be stacked between the first substrate 30 via the adhesive layer 34. The adhesive layer 34 has an opening corresponding to the window of the second substrate, and serves to stably fix the first substrate 30 and the second substrate 32. The adhesive layer 34 may be made of a thermosetting resin such as a bonding sheet or a prepreg, and may be variously used as long as the material may fix the first substrate 30 and the second substrate 32. .

다음으로, 제1 기판과 제2 기판을 전기적으로 연결하는 비아홀을 형성하고(S40), 제1 기판(30) 및 제2 기판(32)의 노출면을 금속도금 한다(S50). 도 9에 도시된 바와 같이, 금속도금에 의해 제1 기판(30)과 제2 기판(32)의 표면 및 비아홀의 벽면도 도금(37)이 되어 기판의 회로패턴 층간에 전기적으로 연결된다. Next, a via hole for electrically connecting the first substrate and the second substrate is formed (S40), and exposed surfaces of the first substrate 30 and the second substrate 32 are metal plated (S50). As shown in FIG. 9, the surfaces of the first substrate 30 and the second substrate 32 and the wall surfaces of the via holes are also plated by metal plating 37 to be electrically connected between the circuit pattern layers of the substrate.

다음으로, 도 10에 도시된 바와 같이, 금속도금(37)을 제거하여 제1 솔더 레지스트층(40)을 노출시킨다(S60). 이때, 제2 기판(32)의 노출면에 제2 회로패턴(38)을 형성하거나, 제1 기판(30)의 타면에 제3 회로패턴(39)을 형성할 수 있다(S62). 제2 회로패턴(38) 및 제3 회로패턴(39) 형성 시 금속도금(37)된 층 이외 에 원래 제1 기판(30) 또는 제2 기판(32)의 표면에 형성되어 있던 금속도 같이 제거하여 절연층이 드러나도록 한다. 이러한 공정은 제1 솔더 레지스트층(40)을 노출시키는 공정과 동시에도 가능하며, 각각 별도로 진행할 수 도 있다. Next, as shown in FIG. 10, the metal plating 37 is removed to expose the first solder resist layer 40 (S60). In this case, the second circuit pattern 38 may be formed on the exposed surface of the second substrate 32 or the third circuit pattern 39 may be formed on the other surface of the first substrate 30 (S62). When the second circuit pattern 38 and the third circuit pattern 39 are formed, the metal that was originally formed on the surface of the first substrate 30 or the second substrate 32 is removed in addition to the metal plating layer 37. To expose the insulating layer. This process may be performed simultaneously with the process of exposing the first solder resist layer 40, or may be performed separately.

기판의 외각에 드러난 회로패턴층을 보호하기 위하여 제2 솔더 레지스트층(42)을 형성할 수 있다(S64). 외각 회로패턴이 표면으로 드러나야 하는 경우에는 제2 솔더 레지스트층(42)을 선택적으로 형성하여, 제2 회로패턴(38) 또는 제3 회로패턴(39)이 표면에 드러나게 한다. In order to protect the circuit pattern layer exposed on the outer surface of the substrate, a second solder resist layer 42 may be formed (S64). When the outer circuit pattern is to be exposed to the surface, the second solder resist layer 42 is selectively formed so that the second circuit pattern 38 or the third circuit pattern 39 is exposed on the surface.

다음으로, 도 12에 도시된 바와 같이, 제1 기판(30)의 전자소자(50)와 전기적으로 접속되는 IO단자부(46) 부위의 제1 솔더 레지스트(40)를 선택적으로 제거하여 IO단자부(46)를 노출 시킨다(S70). 기판의 표면으로 노출된 IO단자부(46)는 전자소자(50)와 접속하는 부위로서, 전자소자(50)와 기판간의 전기적 연결 통로가 되는 부분이 된다. 제1 솔더 레지스트(40)의 제거 방법으로는 레이저 방식 등 IO단자부(46)의 손상을 최소화 하며, 제1 솔더 레지스트(40)를 부분적으로 제거할 수 있는 당업자에게 자명한 방법이 이용될 수 있다. Next, as shown in FIG. 12, the first solder resist 40 in the portion of the IO terminal portion 46 electrically connected to the electronic element 50 of the first substrate 30 is selectively removed to remove the IO terminal portion ( 46) to expose (S70). The IO terminal portion 46 exposed to the surface of the substrate is a portion that is connected to the electronic device 50 and becomes a portion that serves as an electrical connection path between the electronic device 50 and the substrate. As a method of removing the first solder resist 40, damage to the IO terminal part 46, such as a laser method, may be minimized, and a method obvious to a person skilled in the art that partially removes the first solder resist 40 may be used. .

다음으로, 도 13에 도시된 바와 같이, IO단자부(46)의 노출면을 도금할 수 있다(S75). 이러한 도금공정은 IO단자부(46)와 전자소자(50)의 접촉성을 높이기 위함이며, 산화를 막을 수 있어, IO단자부(46)의 부식을 방지할 수 있다. 도금공정은 전해 도금이든 무전해 도금이든 전기적 연결성을 높이는 방법이라면 이용 가능하며, 예로서, 전해 Ni/Au 도금, 무전해 Ni/Au 도금 및 Ni/Pd/Au 도금 중 하나의 방법으로 수행될 수 있다. Next, as shown in FIG. 13, the exposed surface of the IO terminal unit 46 may be plated (S75). This plating process is to increase the contact between the IO terminal portion 46 and the electronic device 50, and can prevent oxidation, thereby preventing corrosion of the IO terminal portion 46. The plating process may be used as long as it improves electrical connectivity, whether electrolytic plating or electroless plating. For example, the plating process may be performed by one of electrolytic Ni / Au plating, electroless Ni / Au plating, and Ni / Pd / Au plating. have.

다음으로, IO단자부(46)와 전기적으로 접속되도록 제1 기판(30)의 일면에, 전자소자(50)를 실장 할 수 있다(S80). 도 14를 참조하면, 전자소자가 와이어에 의해 IO단자부와 전기적으로 연결되어 있다. 이러한 와이어는 금과 같은 전기전도성이 높은 금속이 이용될 수 있다. Next, the electronic device 50 may be mounted on one surface of the first substrate 30 so as to be electrically connected to the IO terminal portion 46 (S80). Referring to FIG. 14, an electronic device is electrically connected to an IO terminal part by a wire. The wire may be a metal with high electrical conductivity such as gold.

기판을 제조하는데 있어서 제1 회로패턴이 제1 솔더 레지스트에 의해 보호되는 바, 별도의 커버층이 필요 없고, 캐비티 형성을 위한 단차 라우팅 공정의 생략이 가능함으로써, 제조원가를 절감하고 제조공정을 단순화할 수 있다. In manufacturing the substrate, the first circuit pattern is protected by the first solder resist, which eliminates the need for a separate cover layer and eliminates the step routing process for cavity formation, thereby reducing manufacturing costs and simplifying the manufacturing process. Can be.

이상 본 발명의 바람직한 실시예에 따른 인쇄회로기판 제조방법에 대해 설명하였으며, 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.The printed circuit board manufacturing method according to the preferred embodiment of the present invention has been described above, and many embodiments other than the above-described embodiment exist within the claims of the present invention.

도 1 내지 도 2은 종래기술에 따른 기판 제조방법을 나타낸 단면도.1 to 2 is a cross-sectional view showing a substrate manufacturing method according to the prior art.

도 3 내지 도 6은 종래기술에 따른 기판 제조방법을 나타낸 단면도.3 to 6 is a cross-sectional view showing a substrate manufacturing method according to the prior art.

도 7는 본 발명의 일 실시예에 따른 기판 제조방법을 나타낸 순서도.7 is a flow chart showing a substrate manufacturing method according to an embodiment of the present invention.

도 8 내지 도 14는 본 발명의 일 실시예에 따른 기판 제조방법을 나타낸 단면도.8 to 14 are cross-sectional views showing a substrate manufacturing method according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

30 : 제1 기판30: first substrate

32 : 제2 기판32: second substrate

34 : 접착층34: adhesive layer

36 : 제1 회로패턴36: first circuit pattern

38 : 제2 회로패턴38: second circuit pattern

39 : 제3 회로패턴39: third circuit pattern

40 : 제1 솔더 레지스트층40: first solder resist layer

42 : 제2 솔더 레지스트층42: second solder resist layer

46 : IO단자부46: IO terminal part

48 : IO단자 도금층48: IO terminal plating layer

50 : 전자소자50: electronic device

Claims (10)

일면에 전자소자 실장용 IO단자부가 형성된 제1 기판을 제공하는 단계;Providing a first substrate on which one surface of an electronic terminal mounting unit is mounted; 상기 제1 기판의 일면에 제1 솔더 레지스트층을 형성하는 단계;Forming a first solder resist layer on one surface of the first substrate; 상기 제1 기판의 일면에, 상기 전자소자의 실장 위치에 윈도우가 형성된 제2 기판을 적층하는 단계;Stacking a second substrate having a window formed at a mounting position of the electronic device on one surface of the first substrate; 상기 제1 기판과 상기 제2 기판을 전기적으로 연결하는 비아홀을 형성하는 단계;Forming a via hole electrically connecting the first substrate and the second substrate; 상기 제1 기판 및 상기 제2기판의 노출면을 금속도금 하는 단계;Metal plating the exposed surfaces of the first substrate and the second substrate; 상기 제1 기판의 일면에 형성된 금속도금을 제거하여 제1 솔더 레지스트층을 노출시키는 단계; 및Exposing a first solder resist layer by removing metal plating formed on one surface of the first substrate; And 상기 제1 솔더 레지스트층을 선택적으로 제거하여 IO단자부를 노출시키는 단계를 포함하는 기판 제조방법.Selectively removing the first solder resist layer to expose an IO terminal portion. 제1항에 있어서,The method of claim 1, 노출된 상기 IO단자부를 도금하는 단계를 더 포함하는 기판 제조방법.The method of manufacturing a substrate further comprising the step of plating the exposed IO terminal. 제2항에 있어서,The method of claim 2, 상기 도금하는 단계는,The plating step, 전해 Ni/Au 도금, 무전해 Ni/Au 도금 및 Ni/Pd/Au 도금 중 하나의 방법으로 수행되는 것을 특징으로 하는 기판 제조방법.A method for manufacturing a substrate, characterized in that performed by one of electrolytic Ni / Au plating, electroless Ni / Au plating and Ni / Pd / Au plating. 제1항에 있어서,The method of claim 1, 상기 제1 기판은 일면에 IO단자부를 포함하는 제1 회로층이 형성된 것을 특징으로 하는 기판 제조방법.The first substrate is a substrate manufacturing method, characterized in that the first circuit layer including an IO terminal portion formed on one surface. 제1항에 있어서,The method of claim 1, 상기 IO단자부를 노출 시키는 단계 이전에,Before exposing the IO terminal part, 상기 제2 기판의 노출면에 제2 회로패턴을 형성하는 단계를 더 포함하는 기판 제조방법.And forming a second circuit pattern on the exposed surface of the second substrate. 제1항에 있어서,The method of claim 1, 상기 IO단자부를 노출 시키는 단계 이전에,Before exposing the IO terminal part, 상기 제1 기판의 타면에 제3 회로패턴을 형성하는 단계를 더 포함하는 기판 제조방법.And forming a third circuit pattern on the other surface of the first substrate. 제1항에 있어서,The method of claim 1, 상기 제1 기판의 타면 또는 상기 제2 기판의 노출면에 제2 솔더 레지스트층을 형성하는 단계를 더 포함하는 기판 제조방법.And forming a second solder resist layer on the other surface of the first substrate or the exposed surface of the second substrate. 제1항에 있어서,The method of claim 1, 상기 제2 기판을 적층하는 단계는,Stacking the second substrate, 상기 제2 기판과 상기 제1 기판과의 사이에, 접착층을 개재하여 적층하는 단계인 것을 특징으로 하는 기판 제조방법.And laminating the adhesive layer between the second substrate and the first substrate via an adhesive layer. 제8항에 있어서,The method of claim 8, 상기 접착층은 본딩시트(bonding sheet) 또는 프리프레그(prepreg)인 것을 특징으로 하는 기판 제조방법.The adhesive layer is a substrate manufacturing method, characterized in that the bonding sheet (bonding sheet) or prepreg (prepreg). 제1항에 있어서, The method of claim 1, 상기 IO단자부와 전기적으로 연결되도록 상기 제1 기판의 일면에, 상기 전자 소자를 실장하는 단계를 더 포함하는 기판 제조방법. And mounting the electronic device on one surface of the first substrate to be electrically connected to the IO terminal part.
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