KR100866402B1 - 반도체 장치 및 반도체 장치 제조 방법 - Google Patents

반도체 장치 및 반도체 장치 제조 방법 Download PDF

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Abstract

일면 상에는 프레스 가공된 리드 프레스 홈이, 타면 상에는 상기 리드 프레스 홈에 대응하고 반도체 소자 배치 영역을 구획하는 리드 프레스 돌기가 형성된 리드 도전성 기판을 제공하는 기판 제공 단계; 상기 리드 프레스 돌기 상에 본딩 패드를 형성하는 본딩 패드 형성 단계; 상기 반도체 소자 배치 영역에 반도체 소자를 배치하는 소자 배치 단계; 상기 반도체 소자와 상기 본딩 패드를 전기적 소통을 시키는 본딩 단계; 상기 반도체 소자가 배치된 상기 리드 도전성 기판의 타면에 절연 수지를 형성하는 수지 형성 단계; 상기 리드 프레스 홈 외측 영역을 제거하여 상기 리드 프레스 홈을 포함하는 리드를 형성하는 리드 형성 단계; 상기 리드 도전성 기판을 사전 설정된 위치에서 소우 블레이드를 사용하여 소잉하는 소잉 단계;를 포함하는 반도체 장치 제조 방법 및 이에 의한 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치 제조 방법{Semiconductor device and Method for manufacturing semiconductor device}
도 1은 본 발명의 일실시예에 따른 반도체 장치의 개략적인 단면도이다.
도 2는 본 발명의 일실시에에 따른 반도체 장치의 개략적인 저면도이다.
도 3 내지 도 5는 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 기판 제공 단계를 도시하는 상태도이다.
도 6은 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 본딩 패드 형성 단계를 도시하는 상태도이다.
도 7은 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 소자 배치 단계를 도시하는 상태도이다.
도 8은 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 본딩 단계를 도시하는 상태도이다.
도 9는 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 수지 형성 단계를 도시하는 상태도이다.
도 10 내지 도 13은 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 리소그라피 단계, 에칭 단계를 도시하는 상태도이다.
도 14 및 도 15는 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 변형 예를 도시하는 상태도이다.
도 16은 본 발명의 일실시예에 따른 반도체 장치 제조 방법의 소잉 단계를 도시하는 상태도이다.
도 17은 본 발명의 일실시예에 따른 반도체 장치의 변형예를 도시하는 개략적인 상태도이다.
도 18은 본 발명의 일실시예에 따른 반도체 장치의 또 다른 변형예를 도시하는 개략적인 저면도이다.
*도면의 주요부분에 대한 부호의 설명*
10...반도체 장치 100...반도체 소자
200...리드 201...리드 프레스 홈
202...리드 프레스 돌기 300...본딩부
310...본딩 와이어 320...본딩 패드
400...절연 수지
본 발명은 반도체 장치 및 반도체 장치 제조 방법에 관한 것으로, 반도체 장치의 측면에 리드를 돌출시키지 않고 실장면측에 리드를 형성하는 반도체 장치 및 반도체 제조 방법에 관한 것이다.
컴퓨터, 이동통신단말기 등과 같은 각종 전자 제품 군의 컴팩트화로 인하, 이에 사용되는 반도체 패키지의 소형화에 대한 설계 요구가 끊임없이 요구되고 있다. 따라서, 반도체 패키지는 종래의 DIP(Dual In-Line Package)와 같은 삽입 실장형에서 QFN(Quad Flat Non-lead) 및 BGA(Ball Grid Array)와 같은 표면 실장형으로 전환되고 있다. 이중, QFN 패키지는 반도체 패키지의 크기와 무게를 현저하게 줄임과 동시에 높은 품질과 신뢰도를 제공한다는 점에서 다양한 연구가 진행되고 있다.
하지만, 종래 기술에 따른 QFN 패키지는 와이어 본딩 과정에서 불량이 발생할 가능성이 높다는 문제점이 수반되었다. 즉, 종래 기술에 따른 QFN 패키지 중 하프 에칭을 통한 리드 형성 과정에서 형성된 리드의 구조적 성질이 불균일하게 될 수도 있다는 문제점이 수반되었다. 예를 들어, 반도체 패키지에 수용되는 반도체 칩은 와이어 본딩 등을 통하여 리드와 전기적 소통을 이루는데, 리드의 높이와 같은 구조적 성질이 불균일한 경우 본딩 과정에서 불량품이 발생할 가능성이 커져 생산성이 저하될 수도 있었다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 불량률을 저감시킬 수 있는 구조의 반도체 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명은, 일면 상에는 프레스 가공된 리드 프레스 홈이, 타면 상에는 상기 리드 프레스 홈에 대응하고 반도체 소자 배치 영역을 구획하는 리드 프레스 돌기가 형성된 리드 도전성 기판을 제공하는 기판 제공 단계; 상기 리드 프레스 돌기 상에 본딩 패드를 형성하는 본딩 패드 형성 단계; 상기 반도체 소자 배치 영역에 반도체 소자를 배치하는 소자 배치 단계; 상기 반도체 소자와 상기 본딩 패드를 전기적 소통을 시키는 본딩 단계; 상기 반도체 소자가 배치된 상기 리드 도전성 기판의 타면에 절연 수지를 형성하는 수지 형성 단계; 상기 리드 프레스 홈 외측 영역을 제거하여 상기 리드 프레스 홈을 포함하는 리드를 형성하는 리드 형성 단계; 상기 리드 도전성 기판을 사전 설정된 위치에서 소우 블레이드를 사용하여 소잉하는 소잉 단계;를 포함하는 반도체 장치 제조 방법을 제공한다.
상기 반도체 장치 제조 방법에 있어서, 상기 소자 배치 단계는: 상기 반도체 소자 배치 영역에 소자 접착부를 형성하는 접착부 제공 단계와, 상기 소자 접착부에 상기 반도체 소자를 안착시키는 소자 안착 단계를 포함할 수도 있고, 상기 소자 접착부로 접착 시트를 사용할 수도 있다. 또한, 상기 접착 시트로 도전성 접착 시트를 사용할 수도 있다.
또한, 상기 리드 형성 단계는: 상기 리드 도전성 기판의 일면에 포토 레지스트를 형성하는 포토 레지스트 형성 단계와, 상기 리드 프레스 홈을 포함하는 리드를 형성하기 위하여 사전 설정된 위치에 관통구를 구비하는 마스크를 사용하여 노광하고 현상하는 리소그라피 단계와, 상기 리드 도전성 기판의 일면을 에칭하는 에칭 단계와, 상기 포토 레지스트를 제거하는 포토 레지스트 스트립 단계를 포함할 수도 있고, 상기 리드에 리드 도금막을 형성하는 리드 도금 단계를 더 포함할 수도 있다. 또한, 상기 리드에 솔더볼을 배치하는 솔더볼 배치 단계를 더 구비할 수도 있으며, 상기 반도체 소자의, 상기 리드와 동일 평면 상에 방열 패드를 배치하는 방열 패드 부착 단계를 더 구비할 수도 있다.
본 발명의 다른 일면에 따르면, 반도체 소자와, 상기 반도체 소자의 반도체 소자 전극 단자와 전기적 소통을 이루는 리드와, 상기 리드의 일면을 노출시키되 상기 반도체 소자와 상기 리드를 감싸는 절연 수지를 구비하는 반도체 장치에 있어서, 상기 리드의 노출된 일면에는 프레스 가공된 리드 프레스 홈을, 그리고 상기 리드의 상기 리드 프레스 홈에 대응되는 면에는 리드 프레스 돌기를 구비하는 것을 특징으로 하는 반도체 장치를 제공할 수도 있고, 상기 리드의 사이로 상기 반도체 소자에 대응하는 위치에 방열 패드가 더 구비될 수도 있다.
이하에서는 본 발명에 따른 반도체 장치 제조 방법 및 반도체 장치에 대하여 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 일실시에에 따른 반도체 장치(10)의 개략적인 단면도가 도시되어 있고, 도 2에는 본 발명의 일실시예에 따른 반도체 장치(10)의 저면도가 도시되어 있다. 반도체 장치(10)는 반도체 소자(100), 리드(200), 절연 수지(400)를 구비하는데, 반도체 소자(100)와 리드(200)는 전기적 소통을 이루고 절연 수지(400)는 리드(200)의 외부 전기 요소와의 전기적 소통을 위하여 리드(200)의 일면을 노출시키되 반도체 소자(100)와 리드(200)를 감싸도록 배치되는데, 절연 수지(400)는 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 에폭시계 합성 수지 등으로 형성될 수도 있다.
반도체 소자(100)의 일면 상에는 복수 개의 반도체 소자 전극 단자(101)가 구비되는데, 반도체 소자 전극 단자(101)는 반도체 소자(100)의 외측에 배치된 복수 개의 리드(200)와 전기적 소통을 이룬다. 반도체 소자(100)의 다른 일면에는 소자 접착부(110)가 형성될 수도 있는데, 소자 접착부(110)는 하기되는 리드(200)와 이격되어 배치된다. 소자 접착부(110)는 반도체 장치(10)의 제조 과정에서 반도체 소자(100)를 지지하기 위하여 반도체 소자(100)를 위치 고정시킬 수 있는 접착력을 제공하는 범위에서 다양한 변형이 가능하다. 소자 접착부(110)는 에폭시계, 아크릴계, 실리콘고무계와 같은 절연선 접착부를 형성할 수도 있고, 은 페이스트(Ag paste)와 같은 도전성 접착부로 형성될 수도 있는데, 소자 접착부(110)가 도전성 재료로 사용되는 경우 반도체 소자(100)에서 발생되는 열을 보다 원활하게 전달하여 배출하기 용이하여 반도체 소자(100)의 작동 성능을 향상시킬 수 있다는 점에서, 이와 같은 구조를 취하는 것이 바람직하다. 또한, 소자 접착부(110)는 도전성 시트로 형성될 수도 있는데, 소자 접착부(110)가 도전성 시트로 형성되는 경우 반도체 소자(100)의 위치 고정 공정을 신속하게 원활하게 수행할 수 있다는 점에서 바람직하다. 본 발명의 일실시예에서 소자 접착부(110)는 반도체 장치(10)의 반도체 소자(100) 다른 일면(배면)에 부착되어 있는 것으로 도시되었으나, 제조 과정에서 제거될 수도 있는 등 다양한 변형이 가능하다.
리드(200)는 도 2에 도시된 바와 같이, 반도체 소자(100)의 주위에 반도체 소자(100)를 둘러싸는 단일 열의 배치를 이루는 것으로 도시되었으나, 본 발명이 이에 국한되는 것은 아니다. 즉, 도 18에 도시된 바와 같이 리드(200)는 복수 개의 열을 이루며 반도체 소자(100)의 외주에 배치되는 구성을 취할 수도 있고, 리 드(200)의 크기도 설계 사양에 따라 다양한 구성을 취할 수도 있다. 리드(200)는 도전성 재료, 예를 들어 구리, 구리 합금 및 철-니켈 합금 등의 재료로 형성되는 것이 바람직하다. 리드 프레스 홈(201)과 리드 프레스 돌기(202)를 구비하는데, 리드 프레스 홈(201)은 프레스 가공을 통하여 형성되고 리드 프레스 돌기(202)는 리드 프레스 홈(201)을 형성하기 위한 프레스 가공시 리드 프레스 홈(201)이 형성되는 면의 반대면에 리드 프레스 홈(201)에 대응하여 돌출 형성된다. 리드 프레스 돌기(202)는 상기한 바와 같이 반도체 소자(100) 및 소자 접착부(110)로부터 이격되어 형성된다.
반도체 소자(100)와 리드(200)는 본딩부(300)에 의하여 전기적 소통을 이루는데, 본딩부(300)는 본딩 와이어(310)와 본딩 패드(320)를 구비하는데, 본딩 패드(320)의 크기는 설계 사양에 따라 크기 및 두께가 변화될 수 있다. 본딩 패드(320)는 리드(200)의 리드 프레스 돌기(202) 일면 상에 형성 된다. 본딩 패드(320)는 Au, Ag, Pt 등의 재료로 형성될 수 있는데, 본딩 패드(320)는 실크 스크린 방식을 통하여 리드(200)의 리드 프레스 돌기(202) 일면 상에 도포 형성될 수도 있다. 본딩 와이어(310)의 일단은 반도체 소자(100)의 반도체 소자 전극 단자(101)에, 그리고 본딩 와이어(310)의 타단은 본딩 패드(320)에 연결됨으로써, 반도체 소자(100)와 리드(200) 간의 전기적 소통이 이루어진다.
한편, 본 발명의 일실시예에 따른 반도체 장치(10)의 리드(200)는 리드(200)의 산화로 인한 부식을 방지하기 위하여 리드 도금막(210)이 형성되는 구조를 취할 수도 있는데, 리드 도금막(210)은 Au 등과 같은 도전성 재료로 형성된다. 리드 프 레스 홈(201) 내측까지의 효과적인 리드 도금막(210) 형성을 위하여, 무전해 도금법에 의하여 형성되는 것이 바람직하다.
또한, 본 발명의 일실시예에 따른 반도체 장치(10)는 하측에 방열 패드가 더 구비되는 구성을 취할 수도 있다. 즉, 반도체 장치(10)의 일면으로 반도체 소자(100)가 배치된 위치에 대응되는 영역에 방열 패드부(500, 도 17 참조)가 배치될 수 있는데, 방열 패드부(500)는 방열 패드(510)와, 방열 패드(510)를 부착 지지하기 위한 방열 패드 접착부(520)가 구비된다. 방열 패드(510)는 열용량이 우수한 전도성 도체로 형성하여 반도체 소자(100)로부터 발생되어 전도된 열을 흡수하고 이를 외부로 즉시 방출하는 역할을 담당하여 반도체 소자(100)의 냉각 효과를 증대시킴으로써 반도체 소자(100)를 포함하는 반도체 장치(10)의 작동 성능을 증대시킬 수 있다. 여기서, 방열 패드(510)를 반도체 장치(10)에 장착시키는 방열 패드 접착부(520)는 우수한 접착력을 가지되 반도체 소자(100)로부터 발생되는 열을 보다 우수하게 전도하기 위하여 도전 시트와 같은 열전도가 우수한 재료로 형성되는 것이 바람직하다.
이하에서는, 도 3 내지 도 17을 참조하여 본 발명에 따른 반도체 장치(10)의 제조 방법에 대하여 설명한다. 본 발명의 일실시예에 따른 반도체 장치 제조 방법은, 기판 제공 단계, 본딩 패드 형성 단계, 소자 배치 단계, 본딩 단계, 수지 형성 단계, 리드 형성 단계 및 소잉 단계를 포함한다.
먼저, 도 3 내지 도 5에 도시된 리드 도전성 기판(1a)을 제공하는 기판 제공 단계가 실행된다. 도 3에 도시된 바와 같이, 원 리드 도전성 기판(1)이 제공되는데, 원 리드 도전성 기판(1)은 동(Cu), 동 합금, 철-니켈 합금과 같은 가공성이 우수한 도전성 기판으로 형성된다. 원 리드 도전성 기판(1)은 프레스 장치(20)에 제공된다. 프레스 장치(20)는 자세하게 도시되지는 않았으나, 프레스 장치(20)는 프레스 가동부(21)와 프레스 선반(23)을 구비하는데, 프레스 가동부(21)는 프레스 선반(23)을 향하여 설정된 압력으로 가한다. 프레스 가동부(21)와 프레스 선반(23) 사이에는 프레스 프레임(25,27)이 배치되는데, 프레스 프레임(25,27)은 프레스 프레임 상부(25)와 프레스 프레임 하부(27)로 구성된다. 프레스 프레임 상부(25)와 프레스 프레임 하부(27)의 서로를 향한 일면에는 프레임 상부 요홈(26)과 프레임 하부 돌기(28)가 형성된다.
원 리드 도전성 기판(1)은 프레스 프레임 상부(25) 및 프레스 프레임 하부(27)의 사이에 배치되고, 프레스 가동부(21)에는 설정된 압력이 가해진다. 프레스 가동부(21)에 의하여 가해지는 압력에 의하여 원 리드 도전성 기판(1)은, 일면에 프레스 가공되어 요홈 형성되는 리드 프레스 홈(201a)과, 타면 상에 리드 프레스 홈(201a)에 대응하는 리드 프레스 돌기(202a)을 구비하는 리드 도전성 기판(1a)으로 변화된다. 리드 도전성 기판(1a)에 형성되는 리드 프레스 홈(201a)과 리드 프레스 돌기(202a)는 서로 대응되어 형성되는데, 리드 프레스 돌기(202a)가 형성되는 리드 도전성 기판(1a)의 일면에는 하기되는 반도체 소자(100)가 배치되는데, 반도체 소자(100)는 리드 프레스 돌기(202a)에 의하여 구획되는 반도체 소자 배치 영역에 배치된다. 여기서, 요홈이 프레스 프레임 상부(25)에 그리고 프레스 프레임 하부(27)가 하부에 배치되는 것으로 도시되는 것으로 도시되었으나, 이는 일예일 뿐 본 발명의 리드 도전성 기판을 형성하는데 프레스 장치의 구성이 본 발명을 특정하는 것은 아니다. 또한, 프레임 상부 요홈(26) 및 프레임 하부 돌기(28)의 크기 및 인가되는 압력은 원 리드 도전성 기판(1)의 재료적 특성을 고려하여 천공되지 않도록 적절한 값을 가지도록 설계되는 것이 바람직하다.
또 한편, 도 5의 리드 도전성 기판(1a)에 4개의 리드 프레스 홈(201a) 및 리드 프레스 돌기(202a)가 배치되는 것으로 도시되었으나, 이는 본 발명의 설명을 용이하게 하기 위한 것으로 이에 한정되는 것은 아니다. 즉, 평면 상에서 보았을 때, 리드 프레스 홈(201a) 및 리드 프레스 돌기(202a)는 다수 개의 열을 이루며 배열되는 구조를 취할 수도 있다. 따라서, 리드 프레스 돌기(202a)에 의하여 구획되는 반도체 소자 배치 영역은 복수 개의 행과 열을 이루는 구조를 취할 수도 있다.
기판 제공 단계가 실행된 후, 리드 프레스 돌기(202a) 상에 본딩 패드(320)를 형성하는 본딩 패드 형성 단계가 실행된다. 즉, 도 6에 도시된 바와 같이, 리드 도전성 기판(1a)의 타면에 형성된 리드 프레스 돌기(202a)의 상면에는 Au와 같은 도전성 재료로 형성되는 본딩 패드(320)가 형성된다. 본딩 패드(320)는 다양한 방식에 의하여 형성될 수도 있으나, 돌출된 구조의 리드 프레스 돌기(202a)에만 선택적으로 형성하여야 한다는 점에서 실크 스크린 방식을 통하여 형성하는 것이 바람직하나, 본 발명에 따른 본딩 패드 형성이 이에 국한되는 것은 아니다.
본딩 패드가 형성된 후, 리드 도전성 기판(1a)의 일면에는 반도체 소자(100)가 배치되는데, 소자 배치 단계는 접착부 제공 단계와 소자 안착 단계를 포함한다. 접착부 제공 단계에서 도 7에 도시된 바와 같이, 리드 프레스 돌기(202a)에 의하여 구획되는 반도체 소자 배치 영역에는 소자 접착부(110)를 배치한다. 소자 접착부(110)는 은 페이스트(Ag paste)와 같은 열전도성이 우수한 도전성 재료가 도포되어 형성될 수도 있다. 이와 같이, 열 전도성이 좋은 도전성 재료로 형성됨으로써 하기되는 바와 같이 소자 접착부에 의하여 반도체 소자(100)로부터 발생하는 열 방출을 보다 용이하게 할 수도 있다. 또한, 소자 접착부는 페이스트 타입이 아닌 접착 시트로 형성하여, 본 발명에 따른 반도체 장치의 조립성을 향상시킬 수도 있는데, 접착 시트 타입으로 형성되는 소자 접착부가 도전성 접착 시트로 구현될 수도 있음은 상기한 바로부터 명백하다.
반도체 소자 배치 영역에 소자 접착부를 형성하는 접착부 제공 단계가 실행된 후, 소자 접착부에 반도체 소자(100)를 안착시키는 소자 안착 단계가 실행된다. 즉, 도 7에 도시된 바와 같이, 소자 접착부(110)의 상부에 반도체 소자(100)를 배치하여 안착시켜 리드 도전성 기판(1a) 상에 안착시킨다. 이와 같이 소자 접착부(110) 상에 반도체 소자(100)가 배치되어 리드 도전성 기판 상에 하나 이상의 반도체 소자(100)가 부착됨으로써, 제조 공정 상 발생하는 원치 않는 진동 내지 외력에 의하여 반도체 소자(100)의 배치 위치가 변화되는 것이 방지된다.
소자 배치 단계가 실행된 후, 반도체 소자와 본딩 패드를 전기적 소통시키는 본딩 단계가 실행된다. 도 8에 도시된 바와 같이, 반도체 소자(100)의 일면 상에는 복수 개의 반도체 소자 전극 단자(101)가 구비되는데, 각각의 반도체 소자 전극 단자(101)는 리드 프레스 돌기(202a) 상에 형성된 본딩 패드(320)와 전기적으로 소 통되는데, 전기적 소통은 Au와 같은 재료로 형성되는 본딩 와이어(310)를 통하여 이루어진다.
그런 후, 리드 도전성 기판(1a)의 타면, 즉, 반도체 소자(100)가 배치된 일면 측에 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 에폭시계 수지 등의 절연 수지(400a)로 몰딩되는 수지 형성 단계가 실행된다. 즉, 도 9에 도시된 바와 같이, 에폭시계 수지 등의 절연 수지(400a)에 의하여 리드 도전성 기판(1a)의 타면으로 반도체 소자(100)가 배치된 일면 측으로 반도체 소자(100), 리드 프레스 돌기(202a), 본딩 패드(320) 및 본딩 와이어(310)를 포함하는 모든 구성 요소를 포획하여 몰딩하도록 형성된다.
수지 형성 단계가 실행된 후, 리드 프레스 홈의 외측 영역을 제거하여 리드 프레스 홈을 포함하는 리드를 형성하는 리드 형성 단계가 실행된다. 도 10 내지 도 13에 도시된 바와 같은 포토 리소그라피 및 에칭 방식에 의하여 리드 형성 단계가 실행될 수 있는데, 리드 형성 단계는 포토 레지스트 형성 단계와, 리소그라피 단계와, 에칭 단계와, 포토 레지스트 스트립 단계를 포함한다. 먼저, 도 10에 도시된 바와 같이, 리드 도전성 기판의 일면, 즉 절연 수지(400a)가 배치된 면의 다른 면에 포토 레지스트(30)가 형성된다. 그런 후, 포토 레지스트(30)가 형성된 리드 도전성 기판(1a)의 일면과 마주하도록 마스크(31)를 배치하는데, 마스크(31)에는 리드를 형성하기 위한 패턴을 갖는 관통구(32)가 구비된다. 그런 후, 마스크(31)를 사이에 두고 포토 레지스트(30)의 반대 측에 자외선 광원(미도시)로부터 자외선을 방출하여 포토 레지스트(30)를 노광시킨다. 이때, 노광된 포토 레지스 트(30)에 대하여 노광 후 열처리(post exposure bake)가 수행될 수도 있다.
한편, 노광된 포토 레지스트(30)를 현상함으로써 패턴화된 포토 레지스트(30a)를 형성할 수 있다. 그런 후, 패턴화된 포토 레지스트(30a)가 형성된 리드 도전성 기판(1a)의 일면을 에칭하는 에칭 단계를 실행한다. 에칭 단계는 스퍼터링과 같은 물리적 식각에 의하여 이루어질 수도 있고, 화학적 식각에 의하여 이루어질 수도 있고, RIE와 같은 물리 화학적 식각에 의하여 이루어질 수도 있는데, 설계 사양에 적합한 방식을 선택하여 이루어진다. 에칭 단계에 의하여 패턴화된 포토 레지스트(30a)를 제외한 영역은 식각된다. 에칭 단계는 소자 접착부(110)가 노출될 때까지 진행됨으로써 반도체 소자(100)의 외주, 구체적으로 소자 접착부(110)의 외주에 배치되는 복수 개의 리드(200)가 완전하게 분리될 수 있도록 한다. 이때, 경우에 따라 소자 접착부(110)를 제거하기 위한 별도의 공정이 이루어질 수도 있다.
그런 후, 패턴화된 포토 레지스트(30a)를 제거하는 포토 레지스트 스트립 단계가 실행되어 도 13에 도시된 바와 같이 절연 수지(400a) 측에 리드 프레스 돌기(202)를, 그리고 반대 측에 리드 프레스 홈(201)을 구비하는 리드(200)를 형성할 수도 있다. 여기서, 포토 레지스트(30)는 노볼락 수지 등과 같은 포지티브 포토 레지스트(30)를 사용하는 경우에 대하여 기술되는데, 이는 본 발명을 설명하기 위한 일예일뿐 본 발명에 따른 포토 레지스트(30) 및 마스크(31)가 이와 같은 구성에 한정되는 것은 아니다.
한편, 본 발명에 따른 반도체 장치 제조 방법은 리드 도금 단계를 더 포함할 수도 있다. 즉, 도 14에 도시된 바와 같이, 동, 동합금, 철-니켈 금속 합금과 같은 재료로 형성되는 리드의 산화로 인한 전기적 소통의 문제를 방지하기 위하여 리드는 Au와 같은 도전성 재료로 도금하기 위한 단계가 더 실행될 수 있다. 리드에 리드 도금막(210)을 형성하는 리드 도금 단계는 무전해 도금 방식에 의하여 이루어질 수 있다. 또한, 리드(200)에 솔더볼(220)을 더 배치하는 솔더볼 배치 단계가 더 실행될 수도 있다.
이와 같이, 리드 프레스 홈(201)을 구비하는 리드(200)가 형성된 후, 소잉 단계가 실행된다. 즉, 도 17에 도시된 바와 같이, 소잉 단계 전의 반도체 장치를 소잉 장치(미도시)의 선반 상에 고정 배치하고, 소잉 장치(미도시)의 소잉 블레이드(40)를 사용하여 사전 설정된 위치를 따라 소잉하여 개개의 반도체 장치(10)로 분할하는데, 소잉 블레이드(40)에 의하여 분할된 반도체 장치(10)는 각각의 절연 수지(400)를 갖는다.
또 한편, 본 발명에 따른 반도체 장치 제조 방법은 소잉 단계 전에 방열 패드를 부착하는 방열 패드 부착 단계를 더 구비할 수도 있다. 즉, 도 15(도 13 및 도 14의 경우에도 적용 가능함)과 같은 분할전 반도체 장치의 일면, 구체적으로 절연 수지(400a)의 반대면으로 소자 부착부(110)(또는 소자 부착부(110)가 제거되는 경우 반도체 소자(110)의 배면)에 방열 패드 접착부(520)를 형성하고 방열 패드 접착부(520)에 방열 패드(510)를 부착시킨다. 그런 후, 소잉 단계를 실행함으로써, 방열 패드(510)를 구비하는 반도체 장치(10b)를 형성할 수 있다. 방열 패드(510)는 열용량이 우수한 전도성 도체로 형성하여 반도체 소자(100)로부터 발생되어 전 도된 열을 흡수하고 이를 외부로 즉시 방출하는 역할을 담당하여 반도체 소자(100)의 냉각 효과를 증대시킴으로써 반도체 소자(100)를 포함하는 반도체 장치(10)의 작동 성능을 증대시킬 수 있다. 여기서, 방열 패드(510)를 반도체 장치(10)에 장착시키는 방열 패드 접착부(520)는 우수한 접착력을 가지되 반도체 소자(100)로부터 발생되는 열을 보다 우수하게 전도하기 위하여 도전 시트와 같은 열전도가 우수한 재료로 형성되는 것이 바람직하다.
상기 실시예들은 본 발명을 설명하기 위한 일예들로, 본 발명이 이에 국한되는 것은 아니다. 즉, 소자 접착부와 방열 패드 접착부는 도전성 시트 이외에 도전성 페이스트로 형성될 수도 있고, 리드 형성 단계에서 네거티브 포토레지스트가 사용될 수도 있는 등, 리드 프레스 홈 및 리드 프레스 돌기를 갖는 리드를 구비하는 반도체 장치 및 이를 제조하는 방법을 제공하는 범위에서 다양한 변형이 가능하다.
상기한 바와 같은 구성을 갖는 본 발명에 따른 반도체 장치 제조 방법 및 반도체 장치은 다음과 같은 효과를 갖는다.
첫째, 본 발명에 따른 반도체 장치 제조 방법은, 원 리드 도전성 기판을 프레스 가공하여 리드 프레스 돌기를 갖는 리드를 형성하여 반도체 장치를 형성함으로써, 반도체 장치 내부에 배치되는 반도체 소자와 리드 간의 본딩 와이어를 통한 연결을 보다 용이하게 이루어 불량률을 줄이고 제조 속도를 증대시켜 생산성을 향상시킬 수 있는 반도체 장치 제조 방법 및 반도체 장치를 제공한다.
둘째, 본 발명에 따른 반도체 장치 제조 방법은, 제조시 반도체 소자를 부착시키는 소자 접착부를 전도성 재료로 사용하여 반도체 소자로부터 발생되는 열을 보다 신속하고 원활하게 배출시켜 반도체 소자의 작동 성능을 향상시키는 반도체 장치의 제조 방법 및 반도체 장치를 제공할 수도 있다.
셋째, 본 발명에 따른 반도체 장치 제조 방법은, 리드 프레스 돌기와 반도체 소자의 반도체 소자 전극 단자 간의 높이차 내지 거리를 거의 균일하게 형성함으로써 확고한 본딩 과정을 이루도록 함으로써 생산성을 증대시킬 수 있는 구조의 반도체 장치를 제조하는 방법 및 반도체 장치를 제공할 수도 있다.
본 발명은 도면에 도시된 일실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 일면 상에는 프레스 가공된 리드 프레스 홈이, 타면 상에는 상기 리드 프레스 홈에 대응하고 반도체 소자 배치 영역을 구획하는 리드 프레스 돌기가 형성된 리드 도전성 기판이 제공되는 기판 제공 단계;
    상기 리드 프레스 돌기 상에 본딩 패드를 형성하는 본딩 패드 형성 단계;
    상기 반도체 소자 배치 영역에 반도체 소자를 배치하는 소자 배치 단계;
    상기 반도체 소자와 상기 본딩 패드를 전기적 소통을 시키는 본딩 단계;
    상기 반도체 소자가 배치된 상기 리드 도전성 기판의 타면에 절연 수지를 형성하는 수지 형성 단계;
    상기 리드 프레스 홈 외측 영역을 제거하여 상기 리드 프레스 홈을 포함하는 리드를 형성하는 리드 형성 단계;
    상기 리드 도전성 기판을 사전 설정된 위치에서 소우 블레이드를 사용하여 소잉하는 소잉 단계;를 포함하는 반도체 장치 제조 방법.
  2. 제 1항에 있어서,
    상기 소자 배치 단계는:
    상기 반도체 소자 배치 영역에 소자 접착부를 형성하는 접착부 제공 단계와,
    상기 소자 접착부에 상기 반도체 소자를 안착시키는 소자 안착 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2항에 있어서,
    상기 소자 접착부로 접착 시트를 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 3항에 있어서,
    상기 접착 시트로 도전성 접착 시트를 사용하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 1항에 있어서,
    상기 리드 형성 단계는:
    상기 리드 도전성 기판의 일면에 포토 레지스트를 형성하는 포토 레지스트 형성 단계와,
    상기 리드 프레스 홈을 포함하는 리드를 형성하기 위하여 사전 설정된 위치에 관통구를 구비하는 마스크를 사용하여 노광하고 현상하는 리소그라피 단계와,
    상기 리드 도전성 기판의 일면을 에칭하는 에칭 단계와,
    상기 포토 레지스트를 제거하는 포토 레지스트 스트립 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 5항에 있어서,
    상기 리드에 리드 도금막을 형성하는 리드 도금 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 6항에 있어서,
    상기 리드에 솔더볼을 배치하는 솔더볼 배치 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 5항에 있어서,
    상기 반도체 소자의, 상기 리드와 동일 평면 상에 방열 패드를 배치하는 방열 패드 부착 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 삭제
  10. 삭제
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* Cited by examiner, † Cited by third party
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JP2001024135A (ja) 1999-07-07 2001-01-26 Mitsui High Tec Inc 半導体装置の製造方法
KR20030008616A (ko) * 2001-07-19 2003-01-29 삼성전자 주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
KR20050045627A (ko) * 2003-11-12 2005-05-17 삼성전자주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024135A (ja) 1999-07-07 2001-01-26 Mitsui High Tec Inc 半導体装置の製造方法
KR20030008616A (ko) * 2001-07-19 2003-01-29 삼성전자 주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법
KR20050045627A (ko) * 2003-11-12 2005-05-17 삼성전자주식회사 리드 프레임을 이용한 범프 칩 캐리어 패키지 및 그의제조 방법

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