KR100866124B1 - Method for forming capacitor of semiconductor device - Google Patents

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Abstract

본 발명은 스토리지 듀얼 노드 브릿지 현상을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은 반도체 기판 상에 두껍게 증착된 산화막을 식각하여 깊은 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 상에 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서, 상기 깊은 콘택홀을 형성하는 단계는 기판이 놓여지는 전극(Electrode) 온도를 -10∼10℃로 유지하면서 압력을 15mTorr 이하, 탑 파워 및 바텀 파워를 각각 2000∼2200W로 하는 조건에서 O2, C5F8 및 Ar 혼합 플라즈마로 산화막을 식각하여 보잉(Bowing) 프로파일을 갖도록 하는 것을 특징으로 한다. 본 발명에 따르면, 깊은 콘택홀은 보잉 프로파일을 가지므로 그 하부 면적의 확보에 유리하고, 이를 통해, 스토리지 노드 듀얼 브릿지 현상을 억제할 수 있으며, 또한, 종래의 버티컬 프로파일을 가진 콘택홀보다 넓은 면적을 확보할 수 있는 바, 이 결과로서, 상기 콘택홀 표면에 하부 전극 형성시 종래의 그것과 비교하여 더 높은 캐패시턴스를 확보할 수 있다. The present invention discloses a method for forming a capacitor of a semiconductor device capable of preventing the storage dual node bridge phenomenon. The disclosed method includes etching a thick deposited oxide film on a semiconductor substrate to form a deep contact hole, forming a bottom electrode on the contact hole surface, and forming a dielectric film and a top electrode on the bottom electrode. In the method of forming a capacitor of a semiconductor device comprising the step of forming a, the step of forming a deep contact hole is a pressure of 15mTorr or less, while maintaining the electrode (Electrode) temperature on which the substrate is placed at -10 ~ 10 ℃ The oxide film is etched by O 2 , C 5 F 8 and Ar mixed plasma under the condition that the power and the bottom power are 2000 to 2200 W, respectively, so as to have a bowing profile. According to the present invention, since the deep contact hole has a boeing profile, it is advantageous to secure the lower area thereof, thereby suppressing the storage node dual bridge phenomenon, and also having a larger area than a contact hole having a conventional vertical profile. As a result, when the lower electrode is formed on the contact hole surface, it is possible to secure a higher capacitance compared to the conventional one.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}Method for forming capacitor of semiconductor device

도 1a 내지 도 1c는 깊은 콘택홀 형성 기술이 적용된 종래의 캐패시터 형성방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views illustrating a conventional capacitor forming method to which a deep contact hole forming technique is applied.

도 2a 내지 도 2c는 깊은 콘택홀의 형성 기술이 적용된 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 단면도.2A to 2C are cross-sectional views illustrating a capacitor forming method according to an embodiment of the present invention to which a deep contact hole forming technique is applied.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

201 : 반도체 기판 203 : 콘택 플러그201: semiconductor substrate 203: contact plug

205 : 산화막 207 : 폴리실리콘막205: oxide film 207: polysilicon film

209 : 감광막 패턴 210 : 콘택홀209: photosensitive film pattern 210: contact hole

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 캐패시턴스(Capacitance)를 증가시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다. The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device capable of increasing capacitance.

반도체 소자의 고성능화가 요구됨에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 상기 캐패시터는 하부전극과 상부전극 사이에 유전체막이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하고, 전극들간의 간격에 반비례한다. As high performance semiconductor devices are required, various techniques for obtaining a high capacity capacitor have been proposed. Here, the capacitor has a structure in which a dielectric film is interposed between the lower electrode and the upper electrode, the capacitance of which is proportional to the surface area of the electrode and the dielectric constant of the dielectric film and inversely proportional to the distance between the electrodes.

상기 캐패시터 하부 전극의 캐패시턴스를 증가시키기 위해서는 하부전극이 형성되는 콘택홀의 면적을 증가시켜야 한다. 따라서, 상기 콘택홀의 면적을 증가시키기 위하여 깊은 콘택홀을 형성하는 여러가지 기술들이 제안되고 있다. In order to increase the capacitance of the capacitor lower electrode, the area of the contact hole in which the lower electrode is formed must be increased. Therefore, various techniques for forming a deep contact hole have been proposed to increase the area of the contact hole.

이하에서는 도 1a 및 도 1b를 참조해서 깊은 콘택홀의 형성 기술이 적용된 종래의 캐패시터 형성방법을 설명하도록 한다. Hereinafter, a conventional capacitor forming method to which a deep contact hole forming technique is applied will be described with reference to FIGS. 1A and 1B.

먼저, 도 1a에 도시된 바와 같이, 콘택플러그(3)를 포함한 소정의 하지층을 구비한 반도체 기판(1) 상에 20000Å 정도의 두께로 두껍게 산화막(5)을 증착하고, 그런다음, 상기 산화막(5) 상에 하드마스크용 폴리실리콘막(7)을 증착한다. First, as shown in FIG. 1A, an oxide film 5 is deposited to a thickness of about 20000 Å on a semiconductor substrate 1 having a predetermined base layer including a contact plug 3. Then, the oxide film is deposited. The polysilicon film 7 for hard mask is deposited on (5).

다음으로, 상기 폴리실리콘막(7) 상에 캐패시터 하부전극이 형성될 영역을 한정하는 감광막 패턴(9)을 형성하고, 상기 감광막 패턴(9)을 이용해서 폴리실리콘막(7)을 식각한다. Next, a photosensitive film pattern 9 is formed on the polysilicon film 7 to define a region where the capacitor lower electrode is to be formed, and the polysilicon film 7 is etched using the photosensitive film pattern 9.

그 다음, 도 1b에 도시된 바와 같이, 상기 식각된 폴리실리콘막(7) 및 잔류된 감광막 패턴(9)을 이용해서 상기 산화막(5)을 식각하여 캐패시터 하부전극이 형성될 깊은 콘택홀(10)을 형성한다. Next, as shown in FIG. 1B, the oxide layer 5 is etched using the etched polysilicon layer 7 and the remaining photoresist pattern 9 to form a deep contact hole 10 in which a capacitor lower electrode is formed. ).

여기서, 상기 산화막(5)은 기판의 전극 온도 20∼40℃로 유지시키면서 대략 13mTorr의 압력 및 1800W 정도의 바텀(Bottom) 파워로 식각하며, 이를 통해, 버티컬(Verticle) 프로파일을 갖는 깊은 콘택홀(10)을 형성한다. Here, the oxide film 5 is etched at a pressure of about 13 mTorr and a bottom power of about 1800 W while maintaining the electrode temperature of the substrate at 20 to 40 ° C., thereby deep contact holes having a vertical profile (Verticle profile). 10) form.                         

이후, 도시하지는 않았지만, 상기 감광막 패턴 및 폴리실리콘막을 제거한 상태에서, 상기 콘택홀 표면 상에 캐패시터 하부전극을 형성하고, 그런다음, 상기 하부전극 상에 유전체 및 상부전극을 차례로 형성하여 캐패시터를 완성한다. Subsequently, although not shown, in the state where the photoresist pattern and the polysilicon layer are removed, a capacitor lower electrode is formed on the contact hole surface, and then a dielectric and an upper electrode are sequentially formed on the lower electrode to complete the capacitor. .

그러나, 전술한 캐패시터 형성방법은 버티컬 프로파일은 갖는 깊은 콘택홀을 형성한 후에, 상기 깊은 콘택홀 표면에 캐패시터의 하부전극을 형성하는 바, 상기 깊은 콘택홀은 버티컬 프로파일의 특성으로 인하여 충분한 면적을 확보하는데 한계가 있으며, 이에 따라, 상기 캐패시터 하부전극도 충분한 캐패시턴스를 확보하는 데 있어서 한계가 있다.However, in the above-described capacitor forming method, after forming a deep contact hole having a vertical profile, a lower electrode of the capacitor is formed on the surface of the deep contact hole, and the deep contact hole has a sufficient area due to the characteristic of the vertical profile. As a result, the capacitor lower electrode also has a limit in securing sufficient capacitance.

또한, 버티컬(Verticle) 프로파일을 갖는 콘택홀을 형성하기 위한 식각조건은 산화막의 식각속도를 감소시키며, 이에 따라, 식각시간이 증가하므로 산화막 표면이 불균일해지고, 뿐만 아니라, 상기 콘택홀 바닥 면적을 감소시켜 스토리지 노드 듀얼 브릿지(Storage Node Dual Bridge) 현상을 야기시킨다.In addition, the etching conditions for forming a contact hole having a vertical profile reduce the etching speed of the oxide layer, and thus, the etching time increases, thereby making the surface of the oxide layer uneven, and also reducing the contact hole bottom area. To cause a Storage Node Dual Bridge phenomenon.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 캐패시턴스를 증가시키면서, 동시에, 스토리지 노드 듀얼 브릿지 현상을 억제할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데, 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a capacitor of a semiconductor device capable of suppressing the storage node dual bridge phenomenon while increasing the capacitance while being devised to solve the above problems.

상기와 같은 목적을 달성하기 위한 본 발명의 방법은 반도체 기판 상에 두껍게 증착된 산화막을 식각하여 깊은 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 상에 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서, 상기 깊은 콘택홀을 형성하는 단계는 기판이 놓여지는 전극(Electrode) 온도를 -10∼10℃로 유지하면서 압력을 15mTorr 이하, 탑 파워 및 바텀 파워를 각각 2000∼2200W로 하는 조건에서 O2, C5F8 및 Ar 혼합 플라즈마로 산화막을 식각하여 보잉(Bowing) 프로파일을 갖도록 하는 것을 특징으로 한다. The method of the present invention for achieving the above object comprises the steps of forming a deep contact hole by etching a thick deposited oxide film on a semiconductor substrate, forming a lower electrode on the contact hole surface, and the lower electrode The method of forming a capacitor of a semiconductor device comprising sequentially forming a dielectric film and an upper electrode on the substrate, wherein forming the deep contact hole maintains an electrode temperature at which a substrate is placed at -10 to 10 ° C. While the pressure is 15mTorr or less, and the top power and the bottom power 2000 to 2200W, the oxide film is etched with O 2 , C 5 F 8 and Ar mixed plasma to have a bowing profile.

여기서, 상기 산화막은 18000∼21000Å의 두께로 증착하고, 상기 O2, C5F8 및 Ar 가스는 1.33 : 1 : 20의 혼합 비율로 사용되며, 그리고, 상기 C5F8 가스의 유량은 10∼30sccm이고, Ar 가스의 유량은 290∼310sccm이다.Here, the oxide film is deposited to a thickness of 18000 to 21000 kPa, the O 2 , C 5 F 8 and Ar gas are used in a mixing ratio of 1.33: 1: 20, and the flow rate of the C 5 F 8 gas is 10 The flow rate of Ar gas is 290 to 310 sccm.

또한, 상기 보잉 프로파일을 갖는 깊은 콘택홀은 상단으로부터 3000∼7000Å의 깊이에서 보잉이 일어나며, 그 하단의 프로파일은 기판과 60∼80°의 각도를 갖는다. 상기 보잉 프로파일을 갖는 깊은 콘택홀들간의 최대 간격은 500∼700Å이고, 최소 간격은 800∼1000Å이다.In addition, the deep contact hole having the boeing profile occurs at a depth of 3000 ~ 7000 ∼ from the upper end, the lower end of the profile has an angle of 60 to 80 ° with the substrate. The maximum spacing between the deep contact holes with the boeing profile is 500-700 ms and the minimum distance is 800-1000 ms.

본 발명에 따르면, 상기 보잉 프로파일을 갖는 콘택홀 표면에 하부전극을 형성하는 경우에는 버티컬 프로파일을 갖는 콘택홀과 비교하여 넓은 면적을 확보할 수 있으므로, 종래의 그것과 비교하여 캐패시턴스를 증가시킬 수 있다.According to the present invention, when the lower electrode is formed on the contact hole surface having the boeing profile, a large area can be secured compared to the contact hole having the vertical profile, and thus the capacitance can be increased as compared with the conventional one. .

또한, 본 발명의 깊은 콘택홀은 보잉 프로파일을 가지므로 하부 면적의 확보가 용이하고, 이를 통해, 상기 하부 면적에 의한 스토리지 노드 듀얼 브릿지 현상을 방지할 수 있다. In addition, since the deep contact hole of the present invention has a boeing profile, it is easy to secure a lower area, thereby preventing the storage node dual bridge phenomenon due to the lower area.

(실시예) (Example)                     

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2b를 참조하여 본 발명의 실시예에 따른 깊은 콘택홀 기술이 적용된 캐패시터 형성방법을 설명하도록 한다. 2A and 2B, a method of forming a capacitor to which a deep contact hole technology is applied according to an embodiment of the present invention will be described.

도 2a를 참조하면, 콘택플러그(203)를 포함한 소정의 하지층을 구비한 반도체 기판(201) 상에 18000∼21000Å 정도의 두께로 두껍게 산화막(205)을 증착하고, 그런다음, 상기 산화막(205) 상에 하드마스크용 폴리실리콘막(207)을 증착한다.Referring to FIG. 2A, an oxide film 205 is deposited to a thickness of about 18000 to 21000 GPa on a semiconductor substrate 201 having a predetermined underlayer including a contact plug 203, and then the oxide film 205. The polysilicon film 207 for hard mask is deposited on ().

다음으로, 상기 폴리실리콘막(207) 상에 캐패시터 하부전극이 형성될 영역을 한정하는 감광막 패턴(209)을 형성하고, 상기 감광막 패턴(209)을 식각장벽으로 이용해서 폴리실리콘막(207)을 식각한다. Next, a photosensitive film pattern 209 is formed on the polysilicon film 207 to define a region where the capacitor lower electrode is to be formed, and the polysilicon film 207 is formed using the photosensitive film pattern 209 as an etch barrier. Etch it.

도 2b를 참조하면, 상기 식각된 폴리실리콘막(207) 및 잔류된 감광막 패턴 (209)을 이용해서 상기 산화막(205)을 식각하여 캐패시터의 하부전극이 형성될 깊은 콘택홀(210)을 형성한다. Referring to FIG. 2B, the oxide layer 205 is etched using the etched polysilicon layer 207 and the remaining photoresist pattern 209 to form a deep contact hole 210 in which a lower electrode of the capacitor is to be formed. .

여기서, 상기 산화막(205)의 식각은 상기 산화막(205) 두께에 대해 40∼50％의 과도 식각 타겟을 정하고, 기판이 놓여지는 전극 온도를 -10∼10℃로 유지하면서 압력을 15mTorr 이하, 탑 파워 및 바텀 파워를 2000∼2200W로 하는 조건에서 O2, C4F8 및 Ar 가스의 혼합 비율이 1.33 : 1 : 20 인 혼합 플라즈마로 수행함으로써, 보잉(Bowing) 프로파일을 갖는 깊은 콘택홀(210)을 형성한다.Here, the etching of the oxide film 205 determines the transient etching target of 40-50% with respect to the thickness of the oxide film 205, and maintains the pressure at 15 mTorr or less while maintaining the electrode temperature at which the substrate is placed at -10 to 10 ° C. Deep contact hole 210 having a bowing profile by performing a mixed plasma having a mixing ratio of O 2 , C 4 F 8 and Ar gas at a ratio of 1.33: 1: 20 at a power and bottom power of 2000 to 2200 W. ).

이때, 상기 C5F8 가스의 유량은 10∼30sccm이고, Ar 가스의 유량은 290∼310 sccm이다. 특히, 상기 C5F8 가스의 과도한 사용은 산화막 식각시에 폴리머의 과다 발생을 유발하므로, 전술한 바와 같이, 상기 C5F8 가스의 유량은 10∼30sccm으로 한다.At this time, the flow rate of the C 5 F 8 gas is 10 to 30 sccm, the flow rate of Ar gas is 290 to 310 sccm. In particular, the excessive use of the C 5 F 8 gas causes excessive generation of the polymer during the etching of the oxide film. As described above, the flow rate of the C 5 F 8 gas is set to 10 to 30 sccm.

또한, 상기 보잉 프로파일을 갖는 깊은 콘택홀(210)은 상단으로부터 3000∼7000Å의 깊이(A)에서 보잉이 일어나며, 그 하단(B) 프로파일은 기판과 60∼ 80°의 각도를 갖는다. In addition, the deep contact hole 210 having the bowing profile has a bowing at a depth (A) of 3000 ~ 7000 으로부터 from the top, the bottom (B) profile has an angle of 60 to 80 ° with the substrate.

그리고, 상기 산화막(205)에 대한 과도 식각 타겟의 설정으로 인하여 상기 보잉 프로파일을 갖는 깊은 콘택홀(210)들간의 최대 간격(C)은 500∼700Å이고, 최소 간격(D)은 800∼1000Å이다.In addition, due to the setting of the transient etching target for the oxide film 205, the maximum distance C between the deep contact holes 210 having the boeing profile is 500 to 700 μs, and the minimum distance D is 800 to 1000 μs. .

이후, 도시하지는 않았지만, 상기 감광막 패턴 및 폴리실리콘막을 제거한 상태에서, 상기 콘택홀 표면 상에 캐패시터 하부전극을 형성하고, 그런다음, 상기 하부전극 상에 유전체 및 상부전극을 차례로 형성하여 본 발명의 캐패시터를 완성한다.Subsequently, although not shown, in the state where the photoresist pattern and the polysilicon layer are removed, a capacitor lower electrode is formed on the contact hole surface, and then a dielectric and an upper electrode are sequentially formed on the lower electrode, thereby allowing the capacitor of the present invention. To complete.

이 경우, 본 발명의 하부전극은 보잉 프로파일을 가지게 되어 종래의 버티컬 프로파일을 가진 하부전극과 비교하여 면적확보가 용이하고, 그 결과로서, 캐패시턴스의 확보가 유리하다.In this case, the lower electrode of the present invention has a boeing profile, which makes it easier to secure an area as compared with the lower electrode having a conventional vertical profile. As a result, it is advantageous to secure the capacitance.

이상에서와 같이, 본 발명은 깊은 콘택홀이 보잉 프로파일을 가지므로 종래의 버티컬 프로파일을 가진 콘택홀과 비교하여 넓은 면적을 확보할 수 있으며, 이 를 통해, 후속의 하부전극 형성시 상대적으로 높은 캐패시턴스를 확보할 수 있다.As described above, according to the present invention, since the deep contact hole has a boeing profile, a large area can be secured compared to a contact hole having a conventional vertical profile, whereby a relatively high capacitance is formed in subsequent lower electrode formation. Can be secured.

또한, 본 발명의 깊은 콘택홀은 보잉 프로파일을 가지므로 하부 면적의 확보에 유리하고, 이를 통해, 스토리지 노드 듀얼 브릿지 현상을 억제할 수 있다. In addition, since the deep contact hole of the present invention has a boeing profile, it is advantageous to secure a lower area, whereby the storage node dual bridge phenomenon can be suppressed.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시 할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims (7)

반도체 기판 상에 두껍게 증착된 산화막을 식각하여 깊은 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 상에 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전체막 및 상부전극을 차례로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법에 있어서,Etching a thick deposited oxide film on the semiconductor substrate to form a deep contact hole, forming a lower electrode on the contact hole surface, and sequentially forming a dielectric film and an upper electrode on the lower electrode. In the method of forming a capacitor of a semiconductor device comprising: 상기 깊은 콘택홀을 형성하는 단계는 기판이 놓여지는 전극(Electrode) 온도를 -10∼10℃로 유지하면서 압력을 15mTorr 이하, 탑 파워 및 바텀 파워를 각각 2000∼2200W로 하는 조건에서 O2, C5F8 및 Ar 혼합 플라즈마로 산화막을 식각하여 보잉(Bowing) 프로파일을 갖도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. Forming the deep contact hole is O 2 , C under the condition that the pressure is 15mTorr or less, the top power and the bottom power 2000 to 2200W, respectively, while maintaining the electrode temperature at which the substrate is placed at -10 to 10 ° C. A method of forming a capacitor of a semiconductor device, characterized in that the oxide film is etched with 5 F 8 and Ar mixed plasma to have a bowing profile. 제 1 항에 있어서, 상기 산화막은 18000∼21000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The method of forming a capacitor of a semiconductor device according to claim 1, wherein the oxide film is deposited to a thickness of 18000 to 21000 kPa. 제 1 항에 있어서, 상기 O2, C5F8 및 Ar 가스는 1.33 : 1 : 20의 혼합 비율로 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The method of claim 1, wherein the O 2 , C 5 F 8 and Ar gases are used in a mixing ratio of 1.33: 1: 20. 제 3 항에 있어서, 상기 C5F8 가스의 유량을 10∼30sccm으로 해서, Ar 가스의 유량은 290∼310sccm으로 하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The method for forming a capacitor of a semiconductor device according to claim 3, wherein the flow rate of the C 5 F 8 gas is set to 10 to 30 sccm, and the flow rate of Ar gas is set to 290 to 310 sccm. 제 1 항에 있어서, 상기 보잉 프로파일을 갖는 깊은 콘택홀은 상단으로부터 3000∼7000Å의 깊이에서 보잉이 일어나는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The method of claim 1, wherein the deep contact hole having the boeing profile has a bowing at a depth of 3000 to 7000 으로부터 from an upper end thereof. 제 1 항에 있어서, 상기 보잉 프로파일을 갖는 깊은 콘택홀은 그 하단 프로파일이 기판과 60∼80°의 각도를 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The method of claim 1, wherein the deep contact hole having the boeing profile has an angle of 60 ° to 80 ° with a bottom profile thereof. 제 1 항에 있어서, 상기 보잉 프로파일을 갖는 깊은 콘택홀들간의 최대 간격은 500∼700Å이고, 최소 간격은 800∼1000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The method of claim 1, wherein the maximum spacing between the deep contact holes having the bowing profile is 500 to 700 microseconds, and the minimum distance is 800 to 1000 microseconds.
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