KR100265564B1 - Method for forming contact hole - Google Patents

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Abstract

본 발명은 콘택홀 형성방법에 관한 것으로, 셀 영역과 주변회로 영역을 갖는 실리콘 기판을 제공하는 단계; 상기 실리콘 기판 상에 절연막을 도포하는 단계; 상기 절연막을 식각하여 셀 영역 및 주변회로 영역에 제1콘택홀들을 형성하는 단계; 절연막 상에 제1폴리를 증착한 후에, 제1폴리를 패터닝하여 셀 영역에 형성된 제1콘택홀 부분에는 캐패시터 하부전극을 형성하고, 주변회로 영역에 형성된 제1콘택홀에는 스페이서를 형성하는 단계; 전체 상부에 PSG막을 증착하는 단계; 상기 PSG막을 식각하여 PSG막 패턴들을 형성하되, 셀 영역에서는 제1콘택홀을 매립시킴은 물론 캐패시터 하부전극 상에도 소정 두께가 잔류된 형태가 되도록 하고, 주변회로 영역에서는 제1콘택홀에만 매립된 형태가 되도록 하는 단계; 전체 상부에 제2폴리를 증착한 후에, 셀 영역에 증착된 제2폴리 부분을 식각하여 캐패시터 하부전극 및 PSG막 패턴의 양측부에 폴리 스페이서를 형성하는 단계; 상기 셀 영역의 PSG막 패턴을 제거하는 단계; 전체 상부에 유전체 및 제3폴리를 증착한 후에, 상기 제3폴리 및 유전체를 식각하여 셀 영역에 캐패시터를 형성함과 동시에, 주변회로 영역에 잔류되어 있는 제2폴리를 제거하는 단계; 전체 상부에 BPSG막을 증착하는 단계; 주변회로 영역 상에 증착된 BPSG막 부분을 식각하여 PSG막 패턴을 노출시키는 단계; 및 노출된 PSG막 패턴을 제거하는 단계를 포함한다.The present invention relates to a method for forming a contact hole, comprising: providing a silicon substrate having a cell region and a peripheral circuit region; Applying an insulating film on the silicon substrate; Etching the insulating layer to form first contact holes in a cell region and a peripheral circuit region; After depositing the first poly on the insulating layer, patterning the first poly to form a capacitor lower electrode in the first contact hole portion formed in the cell region, and forming a spacer in the first contact hole formed in the peripheral circuit region; Depositing a PSG film over the whole; The PSG layer is etched to form PSG layer patterns, and the first contact hole is filled in the cell region as well as a predetermined thickness remains on the capacitor lower electrode, and the peripheral circuit region is embedded only in the first contact hole. To form; After depositing the second poly over the entirety, etching the second poly portion deposited in the cell region to form poly spacers on both sides of the capacitor lower electrode and the PSG film pattern; Removing the PSG film pattern of the cell region; After depositing the dielectric and the third poly on the whole, etching the third poly and the dielectric to form a capacitor in the cell region and simultaneously removing the second poly remaining in the peripheral circuit region; Depositing a BPSG film on the whole; Etching the portion of the BPSG film deposited on the peripheral circuit area to expose the PSG film pattern; And removing the exposed PSG film pattern.

Description

콘택홀 형성방법How to Form Contact Holes

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 상·하층 배선들간의 접속공인 콘택홀 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact hole, which is a connection hole between upper and lower wirings.

최근, 반도체 제조 기술의 발달과 더불어 반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시턴스를 요구하는 반도체 메모리 소자의 고집적화가 요청되었다.In recent years, as the demand for semiconductor memory devices increases rapidly with the development of semiconductor manufacturing technology, high integration of semiconductor memory devices that require high capacitance is required.

이에 따라, 반도체 메모리 소자의 고집적화에 대한 고용량을 제공하기 위하여, 캐패시터의 제조시 전극 사이에 고유전율을 갖는 유전체를 형성하거나, 전극의 면적을 확대시키는 방법등이 제안되었다.Accordingly, in order to provide a high capacity for high integration of semiconductor memory devices, a method of forming a dielectric having a high dielectric constant between electrodes when manufacturing a capacitor, or increasing the area of an electrode has been proposed.

상기에서, 전극 면적을 확장시키는 방법으로는 전극의 형태를 변경시키거나, 또는, 절연막의 두께를 증가시켜 그에 해당하는 만큼의 전극 면적을 증가시키는 방법이 실시되고 있다.In the above, the method of expanding the electrode area is performed by changing the shape of the electrode or increasing the thickness of the insulating film to increase the electrode area by the corresponding amount.

그러나, 상기와 같이 고용량의 캐패시턴스를 얻기 위한 종래의 기술에서는 셀 영역에 다수의 적층 패턴들이 형성되기 때문에 종방향으로의 단차가 증대되는 것에 기인하여, 도 1에 도시된 바와 같이, 주변회로 영역에서의 콘택홀(C) 형성이 제대로 이루어지지 못하는 문제점이 발생되는 문제점이 있었다.However, in the conventional technology for obtaining a high capacitance as described above, due to the increase in the step in the longitudinal direction because a plurality of stacked patterns are formed in the cell region, as shown in FIG. 1, in the peripheral circuit region. There was a problem that the problem that the contact hole (C) formation is not made properly.

또한, 상대적으로 단차가 증가되는 주변회로 영역에 콘택홀을 형성하기 위하여 과도 식각 공정을 실시해야 하는데, 이 경우에는 실리콘 기판의 손실이 증가되어 결과적으로는 반도체 소자의 특성이 저하되는 문제점이 있으며, 아울러, 콘택홀 형성 공정에 대한 재현성이 불량한 문제점이 있었다.In addition, in order to form a contact hole in a peripheral circuit region where the step height is relatively increased, an over-etching process must be performed. In this case, a loss of a silicon substrate is increased, and as a result, characteristics of a semiconductor device are deteriorated. In addition, there was a problem of poor reproducibility of the contact hole forming process.

따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 단차가 큰 주변회로 영역에서의 콘택홀 형성을 용이하게 실시할 수 있는 콘택홀 형성방법을 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a contact hole in which a contact hole can be easily formed in a peripheral circuit region having a large step.

도 1은 종래 콘택홀 형성방법의 문제점을 설명하기 위한 도면.1 is a view for explaining the problem of the conventional method for forming a contact hole.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 콘택홀 형성방법을 설명하기 위한 일련의 공정 단면도.2A to 2H are cross-sectional views of a series of processes for explaining a method for forming a contact hole according to an embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

11 : 실리콘 기판 12 : 절연막11 silicon substrate 12 insulating film

13 : 제1감광막 패턴 14a,14b,14c : 제1콘택홀13: first photoresist pattern 14a, 14b, 14c: first contact hole

15 : 제1폴리 15a : 하부전극15: first poly 15a: lower electrode

16 : PSG막 17 : 제2폴리16 PSG film 17 second poly

17a : 스페이서 18 : ONO막17a: spacer 18: ONO film

19 : 제3폴리 20 : BPSG막19: third poly 20: BPSG film

21 : 제2감광막 패턴 21 : 제2콘택홀21: second photosensitive film pattern 21: the second contact hole

30 : 캐패시터 40 : 딥 콘택홀30: Capacitor 40: Deep Contact Hole

SR : 셀 영역 CR : 주변회로 영역SR: Cell Area CR: Peripheral Circuit Area

상기와 같은 목적을 달성하기 위한 본 발명의 콘택홀 형성방법은, 셀 영역과 주변회로 영역에 소정 패턴들이 형성된 실리콘 기판을 제공하는 단계; 상기 패턴들을 피복하도록 실리콘 기판 전면에 절연막을 도포하는 단계; 상기 절연막의 소정 부분들을 식각하여 상기 셀 영역의 소정 부분과 주변회로 영역의 소정 부분들을 노출시키는 제1콘택홀들을 형성하는 단계; 상기 제1콘택홀들이 형성된 절연막 상에 제1폴리를 증착한 후에, 상기 제1폴리를 패터닝하여 셀 영역에 형성된 제1콘택홀의 내벽 및 이에 인접된 절연막 상에 캐패시터의 하부전극을 형성함과 동시에 상기 주변회로 영역에 형성된 제1콘택홀의 내벽에는 스페이서를 형성하는 단계; 상기 구조물 상에 PSG막을 증착하는 단계; 상기 PSG막을 식각하여 PSG막 패턴들을 형성하되, 셀 영역에서는 제1콘택홀을 완전히 매립시킴과 동시에 절연막 상에 형성된 캐패시터 하부전극 부분 상에도 소정 두께가 잔류되어 있는 형태가 되도록 형성하고, 주변회로 영역에서는 제1콘택홀에만 매립된 형태로 형성하는 단계; 전체 상부에 제2폴리를 증착한 후에, 셀 영역에 증착된 제2폴리 부분을 식각하여 캐패시터 하부전극 및 PSG막 패턴의 양측부에 폴리 스페이서를 형성하는 단계; 상기 셀 영역의 PSG막 패턴을 제거하는 단계; 전체 상부에 유전체 및 제3폴리를 증착한 후에, 상기 제3폴리 및 유전체를 식각하여 셀 영역에 캐패시터를 형성함과 동시에, 상기 주변회로 영역에 잔류되어 있는 제2폴리를 제거하여 PSG막 패턴을 노출시키는 단계; 전체 상부에 BPSG막을 증착하는 단계; 상기 주변회로 영역 상에 증착된 BPSG막 부분을 식각하여 PSG막 패턴을 노출시키는 단계; 및 상기 노출된 PSG막 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a contact hole, the method including: providing a silicon substrate having predetermined patterns formed in a cell region and a peripheral circuit region; Applying an insulating film to the entire surface of the silicon substrate to cover the patterns; Etching first portions of the insulating layer to form first contact holes exposing predetermined portions of the cell region and predetermined portions of the peripheral circuit region; After depositing the first poly on the insulating film on which the first contact holes are formed, the first poly is patterned to form a lower electrode of the capacitor on the inner wall of the first contact hole formed in the cell region and the insulating film adjacent thereto. Forming a spacer on an inner wall of the first contact hole formed in the peripheral circuit region; Depositing a PSG film on the structure; The PSG layer is etched to form PSG layer patterns, and the cell region is formed so as to completely fill the first contact hole and to have a predetermined thickness remaining on the lower electrode portion of the capacitor formed on the insulating layer. Forming a buried only in the first contact hole; After depositing the second poly over the entirety, etching the second poly portion deposited in the cell region to form poly spacers on both sides of the capacitor lower electrode and the PSG film pattern; Removing the PSG film pattern of the cell region; After depositing the dielectric and the third poly on the whole, the third poly and the dielectric are etched to form a capacitor in the cell region, and the second poly remaining in the peripheral circuit region is removed to remove the PSG film pattern. Exposing; Depositing a BPSG film on the whole; Etching a portion of the BPSG film deposited on the peripheral circuit region to expose a PSG film pattern; And removing the exposed PSG film pattern.

본 발명에 따르면, 얕은 깊이로된 콘택홀을 PSG막으로 매립시킨 상태에서 후속 공정을 진행한 후에, 상기 PSG막을 제거함으로써, 재현성있게 깊은 깊이로된 콘택홀을 용이하게 형성할 수 있다.According to the present invention, after a subsequent process is performed in a state where a shallow depth of contact hole is filled with a PSG film, the PSG film is removed, thereby making it possible to easily form a deeply reproducing contact hole.

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 콘택홀 형성방법을 설명하기 위한 일련의 공정 단면도로서, 이를 설명하면 다음과 같다.2A to 2H are a series of cross-sectional views for describing a method for forming a contact hole according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, 셀 영역(SR)과 주변회로 영역(CR)으로 구분되는 실리콘 기판(11) 상에 소정의 패턴을 형성한 상태에서, 전체 상부에 절연막(12)을 도포한다. 이때, 도시되지는 않았으나, 셀 영역(SR)에는 다수의 패턴들이 형성되기 때문에 절연막(12)의 높이는 셀 영역(SR)이 주변회로 영역(CR) 보다 높게 된다.As illustrated in FIG. 2A, an insulating layer 12 is coated on the entire upper portion of the silicon substrate 11 in a state in which a predetermined pattern is formed on the silicon substrate 11 divided into the cell region SR and the peripheral circuit region CR. At this time, although not shown, since the plurality of patterns are formed in the cell region SR, the height of the insulating layer 12 is higher than the peripheral circuit region CR.

이어서, 절연막(12) 상에 감광막의 도포, 노광 및 현상 공정을 실시하여 상기 절연막(12)의 소정 부분들을 노출시키는 제1감광막 패턴(13)을 형성한 상태에서, 식각 공정을 실시하여 셀 영역(SR)의 소정 부분, 예를 들어, 캐패시터가 형성될 부분, 및 주변회로 영역(CR)의 소정 부분을 노출시키는 제1콘택홀들(14a, 14b, 14c)을 형성한다.Subsequently, in the state where the first photoresist layer pattern 13 is formed on the insulation layer 12 to expose the predetermined portions of the insulation layer 12 by applying, exposing and developing the photoresist layer. First contact holes 14a, 14b, and 14c exposing a predetermined portion of the SR, for example, a portion where a capacitor is to be formed, and a predetermined portion of the peripheral circuit region CR are formed.

이때, 상기 제1콘택홀들(14a, 14b, 14c)을 형성하기 위한 식각 공정시에는 CHF3/CF4가스를 이용하며, 파워는 800 내지 1,800W로 하고, 압력은 150 내지 400mT 정도로 한다.In this case, in the etching process for forming the first contact holes 14a, 14b, and 14c, CHF 3 / CF 4 gas is used, the power is 800 to 1,800W, and the pressure is about 150 to 400mT.

다음으로, 도 2b에 도시된 바와 같이, 식각 마스크로 사용된 제1감광막 패턴을 제거한 상태에서, 내부에 제1콘택홀들(14a, 14b, 14c)이 형성된 절연막(12) 상에 제1폴리(15)를 500 내지 2,000Å 두께로 증착한 후, 이를 패터닝하여 셀 영역의 제1콘택홀(14a) 내벽 및 이에 인접된 절연막(12) 부분 상에 캐패시터의 하부전극(15a)을 형성한다. 이때, 식각 가스로는 Cl2가스를 이용하며, 파워는 300 내지 1,000W, 압력은 50 내지 200mT 정도로 한다.Next, as shown in FIG. 2B, in a state where the first photoresist layer pattern used as an etching mask is removed, the first poly is formed on the insulating layer 12 having the first contact holes 14a, 14b, and 14c formed therein. (15) is deposited to a thickness of 500 to 2,000 Å, and then patterned to form the lower electrode 15a of the capacitor on the inner wall of the first contact hole 14a and the portion of the insulating film 12 adjacent thereto. In this case, Cl 2 gas is used as the etching gas, and the power is about 300 to 1,000 W and the pressure is about 50 to 200 mT.

한편, 상기한 식각 공정에서 주변회로 영역(CR)에 형성되어 있는 제1콘택홀들(14b, 14c)의 양측벽에는 제1폴리(15)가 잔류되며, 이러한 제1폴리(15)는 스페이서의 역할을 하게 된다.In the etching process, the first poly 15 remains on both sidewalls of the first contact holes 14b and 14c formed in the peripheral circuit region CR, and the first poly 15 is a spacer. It will play the role of.

이어서, 도 2c에 도시된 바와 같이, 전체 상부에 매립 특성이 우수한 PSG막(16)을 두껍게, 바람직하게는, 3,500 내지 5,000Å 두께로 도포한 후, 상기 절연막(12) 표면이 노출되도록 CHF3/CF4가스를 이용하며, 파워는 500 내지 1,000W, 압력은 100 내지 200mT로 하여 상기 PSG막(16)을 식각한다.Subsequently, as illustrated in FIG. 2C, the PSG film 16 having excellent embedding properties is thickly applied to the entire upper portion, preferably, 3,500 to 5,000 mm thick, and then the surface of the insulating film 12 is exposed to CHF 3. The PSG film 16 is etched using / CF 4 gas with a power of 500 to 1,000 W and a pressure of 100 to 200 mT.

이 결과, PSG막(16)은 셀 영역(SR)에 형성되어 있는 캐패시터의 하부전극(14a) 상부에 일부가 잔류되며, 아울러, 주변회로 영역(CR)에 형성되어 있는 제1콘택홀들(14b, 14c)은 상기 PSG막(16)에 의해 완전히 매립된다.As a result, a part of the PSG film 16 remains on the lower electrode 14a of the capacitor formed in the cell region SR, and the first contact holes formed in the peripheral circuit region CR. 14b and 14c are completely embedded by the PSG film 16.

다음으로, 도 2d에 도시된 바와 같이, 전체 상부에 제2폴리(17)를 제1폴리(15)와 동일한 두께로 도포하고, 이어서, 상기 제1폴리(15)와 동일한 식각 조건으로 제2폴리(17)를 식각하여 캐패시터의 하부전극(15a) 및 PSG막(16)의 측부에 제2폴리로된 스페이서(17a)를 형성한다. 이때, 하부전극(15a) 상에 잔류된 PSG막(16)은 노출되며, 주변회로 영역(CR)은 제2폴리(17)로 피복된다.Next, as shown in FIG. 2D, the second poly 17 is applied to the entire upper portion at the same thickness as the first poly 15, and then the second poly 17 is etched under the same etching conditions as the first poly 15. The poly 17 is etched to form a spacer 17a made of a second poly on the side of the lower electrode 15a of the capacitor and the PSG film 16. At this time, the PSG film 16 remaining on the lower electrode 15a is exposed, and the peripheral circuit region CR is covered with the second poly 17.

이어서, 도 2e에 도시된 바와 같이, 셀 영역(SR)의 노출된 PSG막을 50:1 HF 용액 내에서 제거한다. 이에 따라, 셀 영역(SR)의 하부전극(15a)은 노출된다. 이때, 주변회로 영역(CR)의 제1콘택홀들(14b, 14c)에 매립된 PSG막(16)은 제2폴리(17)가 식각 장벽의 역할을 하기 때문에 제거되지 않는다.Then, as shown in FIG. 2E, the exposed PSG film of the cell region SR is removed in a 50: 1 HF solution. Accordingly, the lower electrode 15a of the cell region SR is exposed. At this time, the PSG film 16 embedded in the first contact holes 14b and 14c of the peripheral circuit region CR is not removed because the second poly 17 serves as an etching barrier.

계속해서, 도 2f에 도시된 바와 같이, 전체 상부에 유전체로서 ONO막(18)을 증착하고, 이 상부에 제3폴리(19)를 연속 증착한 후, 공지된 식각 공정을 실시하여 셀 영역에 캐패시터(30)를 형성한다. 이때, 상기 제3폴리(19)의 식각시에는 주변회로 영역(CR)에 증착되어 있는 제2폴리도 함께 제거한다.Subsequently, as shown in FIG. 2F, the ONO film 18 is deposited as a dielectric on the whole, and the third poly 19 is continuously deposited on the top, and then a known etching process is performed to the cell region. The capacitor 30 is formed. In this case, when the third poly 19 is etched, the second poly deposited on the peripheral circuit region CR is also removed.

그리고 나서, 도 2g에 도시된 바와 같이, 전체 상부에 표면 평탄화가 달성되도록 BPSG막(20)을 4,000 내지 8,000Å 두께로 도포하고, 상기 주변회로 영역에 도포된 BPSG막 부분 상에 제2감광막 패턴(21)을 형성한다. 이때, 제2감광막 패턴(21)은 제1콘택홀들(14b, 14c)내에 매립된 PSG막(16) 상부의 BPSG막 부분을 노출시키도록 형성된다.Then, as illustrated in FIG. 2G, the BPSG film 20 is applied to a thickness of 4,000 to 8,000 Å so that the surface planarization is achieved over the entire upper portion, and the second photoresist film pattern is applied to the BPSG film portion applied to the peripheral circuit area. 21 is formed. In this case, the second photoresist layer pattern 21 is formed to expose a portion of the BPSG layer on the PSG layer 16 embedded in the first contact holes 14b and 14c.

이후, 도 2h에 도시된 바와 같이, 제2감광막 패턴을 식각 마스크로 하여 PSG막이 노출될 때까지 BPSG막(20)을 선택적으로 식각한 후, 이어서, 주변회로 영역의 제1콘택홀내에 매립된 PSG막을 제거한다. 이때, BPSG막(20)의 식각은 C2F6가스를 이용하며, 파워는 1,800 내지 3,000W, 압력은 5 내지 15mT로 하는 식각 조건으로 실시하면, PSG막은 50:1 HF 용액 내에서 제거한다.Thereafter, as illustrated in FIG. 2H, the BPSG film 20 is selectively etched using the second photoresist pattern as an etching mask until the PSG film is exposed, and then embedded in the first contact hole of the peripheral circuit region. Remove the PSG film. At this time, the etching of the BPSG film 20 uses C 2 F 6 gas, power is 1800 to 3,000W, pressure is carried out under the etching conditions of 5 to 15mT, PSG film is removed in a 50: 1 HF solution. .

그런 다음, 식각 마스크로 사용된 제2감광막 패턴을 제거한다. 이때, BPSG막(20)과 PSG막(16)의 식각 선택비는 1:7 정도로 한다.Then, the second photoresist pattern used as the etching mask is removed. At this time, the etching selectivity of the BPSG film 20 and the PSG film 16 is about 1: 7.

이 결과, 주변회로 영역(CR)에는 액티브 영역 및 폴리 부분을 노출시키는 딥 콘택홀(40)이 형성된다.As a result, the deep contact hole 40 exposing the active region and the poly portion is formed in the peripheral circuit region CR.

상기와 같은 본 발명의 콘택홀 형성 공정을 이용하는 경우에는 소정 깊이로된 콘택홀 내부를 PSG막으로 매립시킨 상태에서, 상기 PSG막 상에 재차 소정 두께의 제2콘택홀을 형성한 후에, 상기 PSG막을 제거하는 방법으로 딥(Deep) 콘택홀을 형성하기 때문에 상기 딥 콘택홀을 쉽고 안정적으로 형성할 수 있다.In the case of using the above-described contact hole forming process of the present invention, the second contact hole having a predetermined thickness is again formed on the PSG film while the inside of the contact hole having a predetermined depth is filled with the PSG film. Since the deep contact hole is formed by removing the film, the deep contact hole can be easily and stably formed.

이상에서와 같이, 본 발명은 딥 콘택홀을 용이하면서도 안정적으로 형성할 수 있기 때문에 소자의 불량이 발생되는 것을 방지할 수 있으며, 아울러, 고집적 반도체 소자의 제조시에 용이하게 적용시킬 수 있다.As described above, since the deep contact hole can be easily and stably formed, the present invention can prevent the occurrence of device defects, and can be easily applied in the manufacture of highly integrated semiconductor devices.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.

Claims (6)

셀 영역과 주변회로 영역에 소정 패턴들이 형성된 실리콘 기판을 제공하는 단계;Providing a silicon substrate having predetermined patterns formed in a cell region and a peripheral circuit region; 상기 패턴들을 피복하도록 실리콘 기판 전면에 절연막을 도포하는 단계;Applying an insulating film to the entire surface of the silicon substrate to cover the patterns; 상기 절연막의 소정 부분들을 식각하여 상기 셀 영역의 소정 부분과 주변회로 영역의 소정 부분들을 노출시키는 제1콘택홀들을 형성하는 단계;Etching first portions of the insulating layer to form first contact holes exposing predetermined portions of the cell region and predetermined portions of the peripheral circuit region; 상기 제1콘택홀들이 형성된 절연막 상에 제1폴리를 증착한 후에, 상기 제1폴리를 패터닝하여 셀 영역에 형성된 제1콘택홀의 내벽 및 이에 인접된 절연막 상에 캐패시터의 하부전극을 형성함과 동시에 상기 주변회로 영역에 형성된 제1콘택홀의 내벽에는 스페이서를 형성하는 단계;After depositing the first poly on the insulating film on which the first contact holes are formed, the first poly is patterned to form a lower electrode of the capacitor on the inner wall of the first contact hole formed in the cell region and the insulating film adjacent thereto. Forming a spacer on an inner wall of the first contact hole formed in the peripheral circuit region; 상기 구조물 상에 PSG막을 증착하는 단계;Depositing a PSG film on the structure; 상기 PSG막을 식각하여 PSG막 패턴들을 형성하되, 셀 영역에서는 제1콘택홀을 완전히 매립시킴과 동시에 절연막 상에 형성된 캐패시터 하부전극 부분 상에도 소정 두께가 잔류되어 있는 형태가 되도록 형성하고, 주변회로 영역에서는 제1콘택홀에만 매립된 형태로 형성하는 단계;The PSG layer is etched to form PSG layer patterns, and the cell region is formed so as to completely fill the first contact hole and to have a predetermined thickness remaining on the lower electrode portion of the capacitor formed on the insulating layer. Forming a buried only in the first contact hole; 전체 상부에 제2폴리를 증착한 후에, 셀 영역에 증착된 제2폴리 부분을 식각하여 캐패시터 하부전극 및 PSG막 패턴의 양측부에 폴리 스페이서를 형성하는 단계;After depositing the second poly over the entirety, etching the second poly portion deposited in the cell region to form poly spacers on both sides of the capacitor lower electrode and the PSG film pattern; 상기 셀 영역의 PSG막 패턴을 제거하는 단계;Removing the PSG film pattern of the cell region; 전체 상부에 유전체 및 제3폴리를 증착한 후에, 상기 제3폴리 및 유전체를 식각하여 셀 영역에 캐패시터를 형성함과 동시에, 상기 주변회로 영역에 잔류되어 있는 제2폴리를 제거하여 PSG막 패턴을 노출시키는 단계;After depositing the dielectric and the third poly on the whole, the third poly and the dielectric are etched to form a capacitor in the cell region, and the second poly remaining in the peripheral circuit region is removed to remove the PSG film pattern. Exposing; 전체 상부에 BPSG막을 증착하는 단계;Depositing a BPSG film on the whole; 상기 주변회로 영역 상에 증착된 BPSG막 부분을 식각하여 PSG막 패턴을 노출시키는 단계; 및Etching a portion of the BPSG film deposited on the peripheral circuit region to expose a PSG film pattern; And 상기 노출된 PSG막 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 콘택홀 형성방법.And removing the exposed PSG film pattern. 제 1 항에 있어서, 상기 절연막은 CHF3/CF4가스를 이용하며, 파워는 800 내지 1,800W로 하고, 압력은 150 내지 400mT로 하는 식각 조건으로 식각하는 것을 특징으로 하는 콘택홀 형성방법.The method of claim 1, wherein the insulating layer uses CHF 3 / CF 4 gas and is etched under an etching condition in which the power is 800 to 1,800 W and the pressure is 150 to 400 mT. 제 1 항에 있어서, 상기 PSG막은 3,500 내지 5,000Å 두께로 도포하는 것을 특징으로 하는 콘택홀 형성방법.The method of claim 1, wherein the PSG film is applied to a thickness of 3,500 to 5,000mm3. 제 1 항에 있어서, 상기 PSG막의 제거는 50:1 HF 용액 내에서 실시하는 것을 특징으로 하는 콘택홀 형성방법.The method of claim 1, wherein the PSG film is removed in a 50: 1 HF solution. 제 1 항에 있어서, 상기 BPSG막은 4,000 내지 8,000Å 두께로 도포하는 것을 특징으로 하는 콘택홀 형성방법.The method of claim 1, wherein the BPSG film is applied in a thickness of 4,000 to 8,000 kPa. 제 1 항에 있어서, 상기 BPSG막의 식각은 C2F6가스를 이용하며, 파워는 1,800 내지 3,000W, 압력은 5 내지 15mT로 하는 식각 조건으로 실시하는 것을 특징으로 하는 콘택홀 형성방법.The method of claim 1, wherein the etching of the BPSG film using a C 2 F 6 gas, the power is 1,800 to 3,000W, the pressure is 5 to 15mT contact hole forming method, characterized in that the etching.
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