KR100407987B1 - Method for manufacturing capacitor in semiconductor device - Google Patents
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Abstract
본 발명은 절연층을 식각하여 캐패시터 하부 전극의 형성 공간을 마련할 때 원하는 부분이 완전히 식각되도록 하여 캐패시터의 용량을 증가시키는 반도체 소자의 캐패시터의 제조 방법에 관한 것으로, 그 제조 방법은 반도체 기판상에 제 1 산화층과 상기 제 1 산화층보다 식각 속도가 느린 제 2 산화층을 차례로 형성하는 단계와, 캐패시터 하부 전극이 형성될 영역의 상기 제 1 산화층과 상기 제 2 산화층을 식각하되 1차로 주식각 공정을 실시한 다음 CHF4가스를 포함하는 분위기에서 1200~1700의 바텀 파워로 2차 과도식각 공정을 실시하여 수직 프로파일의 홀을 형성하는 단계와, 홀 내부에 캐패시터의 하부 전극을 형성하는 단계와, 상기 캐패시터의 하부 전극상에 유전층과 상기 유전층상에 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어진다.The present invention relates to a method for fabricating a capacitor of a semiconductor device in which a desired portion is fully etched when the insulating layer is etched to form a space for forming a capacitor lower electrode, thereby increasing the capacity of the capacitor. Sequentially forming a first oxide layer and a second oxide layer having a lower etching speed than that of the first oxide layer, and etching the first oxide layer and the second oxide layer in a region where a capacitor lower electrode is to be formed, and performing a stock angle process primarily. And performing a second transient etching process with a bottom power of 1200 to 1700 in an atmosphere containing CHF 4 gas to form a vertical profile hole, forming a lower electrode of the capacitor inside the hole, and And forming a dielectric layer on the lower electrode and an upper electrode of the capacitor on the dielectric layer.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 절연층을식각하여 캐패시터 하부 전극의 형성 공간을 마련할 때 원하는 부분이 완전히 식각되도록 하여 캐패시터의 용량을 증가시키는 반도체 소자의 캐패시터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device in which a desired portion is fully etched when the insulating layer is etched to form a space for forming a capacitor lower electrode, thereby increasing the capacity of the capacitor. It is about.
반도체 소자가 집적화되면서 셀 사이즈가 줄어들고 캐패시터의 면적이 축소되는 것에 의해 최소의 면적에서 대용량의 캐패시턴스를 얻을 수 있는 방법을 연구하였다.As semiconductor devices are integrated, a method of obtaining a large capacitance in a minimum area has been studied by reducing the cell size and the area of the capacitor.
그 중 하나가 산화층을 보다 두껍게 형성하고 식각하여 캐패시터의 하부 전극이 형성될 홀(hole)의 높이를 높이는 방법이다.One of them is a method of forming a thicker oxide layer and etching to increase the height of a hole in which the lower electrode of the capacitor is to be formed.
그러나 산화층이 두껍고 캐패시터의 하부 전극이 형성될 홀의 크기가 작아지면서 홀의 하측 부분에서 산화층이 홀 안쪽으로 경사 식각되는 현상이 발생한다. 산화층의 경사 식각은 홀 내부 면적을 감소시켜 충분한 캐패시터의 용량을 확보할 수 없는 문제점이 있었다.However, as the oxide layer becomes thicker and the size of the hole in which the lower electrode of the capacitor is formed becomes smaller, the oxide layer is obliquely etched into the hole in the lower portion of the hole. Inclined etching of the oxide layer has a problem in that it is not possible to secure a sufficient capacitor capacity by reducing the area inside the hole.
이와 같은 문제를 해결하기 위하여 제시되고 있는 것이 식각 속도가 서로 다른 다층의 산화층을 형성하고 캐패시터의 하부 전극이 형성되는 홀을 식각하는 방법이다.In order to solve this problem, a method of forming a plurality of oxide layers having different etching rates and etching holes in which a lower electrode of the capacitor is formed is proposed.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조 방법에 관하여 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.1A to 1C are cross-sectional views of a method of manufacturing a capacitor of a semiconductor device of the prior art.
도 1a과 같이, 반도체 기판(1)에 게이트 전극(도면에 도시되지 않음)과 불순물 영역(도면에 도시되지 않음)을 형성하고 전면에 제 1 산화층(2)을 적층한 후 제 1 산화층(2)상에 비트라인(3)을 형성하고 제 1 산화층(2)과 비트라인(3)상에 제 1 질화층(4)을 형성하고 제 1 질화층(4)상에 제 2 산화층(5)과, 제 2 산화층(5)상에 제 2 질화층(6)과, 제 2 질화층(6)상에 제 3 산화층(7)을 순차 적층한다.그리고 불순물 영역(도면에 도시되지 않음)과 대응되는 제 1 산화층(2), 제 1 질화층(4), 제 2 산화층(5), 제 2 질화층(6), 그리고 제 3 산화층(7)을 순차 식각하여 콘택홀을 형성하고 다결정실리콘을 충진시켜 다결정실리콘 플러그(8)를 형성한다.As shown in FIG. 1A, a gate electrode (not shown) and an impurity region (not shown) are formed on the semiconductor substrate 1, and a first oxide layer 2 is stacked on the entire surface, and then the first oxide layer 2 is formed. A bit line 3 is formed on the first oxide layer 2 and the first nitride layer 4 is formed on the bit line 3, and the second oxide layer 5 is formed on the first nitride layer 4. And sequentially stacking the second nitride layer 6 on the second oxide layer 5 and the third oxide layer 7 on the second nitride layer 6, and the impurity region (not shown). The corresponding first oxide layer 2, the first nitride layer 4, the second oxide layer 5, the second nitride layer 6, and the third oxide layer 7 are sequentially etched to form contact holes to form polycrystalline silicon. Is filled to form the polycrystalline silicon plug 8.
그 후에 제 3 산화층(7)과 다결정실리콘 플러그(8)상에 제 4 산화층(9)으로 플라즈마 TEOS층(plasma TEOS film)을 10,000 ~ 20,000 Å를 증착하고 제 4 산화층(9)상에 감광층을 도포한다. 캐패시터 하부전극이 형성되는 영역의 감광층을 노광 및 현상하여 감광층 패턴(10)을 형성한다.Thereafter, 10,000 to 20,000 μs of a plasma TEOS film is deposited on the third oxide layer 7 and the polysilicon plug 8 with the fourth oxide layer 9, and the photosensitive layer is deposited on the fourth oxide layer 9. Apply. The photosensitive layer in the region where the capacitor lower electrode is formed is exposed and developed to form the photosensitive layer pattern 10.
도 1b와 같이, 감광층 패턴(10)을 마스크로 하여 제 4 산화층(9)을 다결정실리콘 플러그(8)과 제 2 질화층(6)이 노출될 때까지 식각하여 캐패시터 하부 전극이 형성되는 홀(11)을 형성한다.As shown in FIG. 1B, the fourth oxide layer 9 is etched using the photosensitive layer pattern 10 as a mask until the polysilicon plug 8 and the second nitride layer 6 are exposed, thereby forming a capacitor lower electrode. (11) is formed.
이때 사용되는 공정 조건은 1 차 주식각(main etch) 공정은 30 ~50 mtorr, 1,500 ~ 2,200 source power, 1,000 ~ 2,000 bottom power, C4F8또는 C5F840 ~ 80 sccm, O210 ~20 sccm, Ar 1,000 ~ 2,000 sccm의 조건하에서 0 ~ 20 ℃의 전극 온도를 유지하면서 적당한 시간 식각하고, 2 차 과도 식각(over etch) 공정은 30 ~ 50 mtorr, 1,500 ~ 2,200 source power, 200 ~ 1,000 bottom power, CHF330 ~ 70sccm, O210 ~ 20 sccm, Ar 1,000 ~ 2,000 sccm의 조건하에서 0 ~ 20 ℃의 전극 온도를 유지하면서 적당한 시간 식각한다.The process conditions used are the primary etch process: 30 to 50 mtorr, 1,500 to 2,200 source power, 1,000 to 2,000 bottom power, C 4 F 8 or C 5 F 8 40 to 80 sccm, O 2 10 Etching at an appropriate time while maintaining an electrode temperature of 0 to 20 ° C. under a condition of ˜20 sccm and 1,000 to 2,000 sccm Ar, the second overetch process is 30 to 50 mtorr, 1,500 to 2,200 source power, 200 to Etch at an appropriate time while maintaining an electrode temperature of 0 to 20 ° C under conditions of 1,000 bottom power, CHF 3 30 to 70 sccm, O 2 10 to 20 sccm, Ar 1,000 to 2,000 sccm.
식각 완료 후 건식 감광제 스트립(strip) 및 세정 공정을 통하여 감광층 패턴(10)을 제거한다.After etching is completed, the photosensitive layer pattern 10 is removed through a dry photosensitive strip and a cleaning process.
도 1c와 같이, 홀(11)을 포함한 제 4 절연층(9)상에 다결정 실리콘층(12)을 형성하고 다결정 실리콘층(12)을 패터닝하여 캐패시터의 하부 전극을 형성한 후 하부 전극상에 유전층(도면에 도시되지 않음)과 유전층상에 상부 전극(도면에 도시되지 않음)을 적층하여 캐패시터를 완성한다.As shown in FIG. 1C, the polycrystalline silicon layer 12 is formed on the fourth insulating layer 9 including the holes 11, and the polycrystalline silicon layer 12 is patterned to form the lower electrode of the capacitor. A capacitor is completed by stacking a dielectric layer (not shown) and an upper electrode (not shown) on the dielectric layer.
이와 같은 종래 기술의 반도체 소자의 캐패시터 하부 전극이 형성되는 홀은 도 1b를 참고하면 홀의 하측 부분 "A"에서와 같이 홀 내측으로 경사가 있어 캐패시터의 용량을 결정하는 홀의 내부면적이 감소하는 문제점이 있다The hole in which the capacitor lower electrode of the prior art semiconductor device is formed is inclined inside the hole as shown in the lower portion "A" of the hole, so that the internal area of the hole for determining the capacitance of the capacitor is reduced. have
이와 같은 종래 기술의 반도체 소자의 캐패시터는 다음과 같은 문제점이 있다.Such a capacitor of the semiconductor device of the prior art has the following problems.
캐패시터의 면적을 최대한 확보하기 위해 산화층을 두껍게 적층하여 캐패시터의 하부전극이 형성되는 홀의 높이를 높이는 방법을 채용하지만 산화층을 단일층으로 형성하여 홀의 하측으로 가면 식각율이 저하되어 홀의 하측 부분에서 산화층이 홀 안쪽으로 경사 식각되는 현상이 발생한다.In order to maximize the area of the capacitor, a method of increasing the height of the hole in which the lower electrode of the capacitor is formed by stacking the oxide layer thickly is adopted. The phenomenon of oblique etching into the hole occurs.
산화층의 경사 식각은 홀 내부 면적을 감소시키고 더불어 홀 내부에 형성되는 캐패시터 하부 전극의 면적을 감소시켜 충분한 캐패시터의 용량을 확보할 수 없는 문제점이 있었다.The inclined etching of the oxide layer has a problem that it is not possible to secure a sufficient capacitor capacity by reducing the area inside the hole and reducing the area of the capacitor lower electrode formed inside the hole.
본 발명은 이와 같은 종래 기술의 반도체 소자의 캐패시터 제조 방법의 문제점을 해결하기 위한 것으로 식각 속도가 서로 다른 다층의 산화층을 형성하여 캐패시터의 하부 전극이 형성되는 홀의 하측 부분에서 경사 식각되어 홀 내부의 면적을 감소시키지 않아 충분한 캐패시터 용량을 확보하는 반도체 소자의 캐패시터의 제조 방법을 제공하는 데 그 목적이 있다.The present invention is to solve the problem of the conventional method of manufacturing a capacitor of a semiconductor device, and by forming a multi-layered oxide layer having a different etching rate is inclined etching in the lower portion of the hole where the lower electrode of the capacitor is formed, the area inside the hole It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device that does not reduce the amount of the capacitor to secure a sufficient capacitor capacity.
도 1a내지 도 1c는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도1A to 1C are cross-sectional views of a capacitor manufacturing method of a semiconductor device of the prior art.
도 2a내지 도 2c는 본 발명의 반도체 소자의 캐패시터 제조 방법의 공정 단면도2A to 2C are process cross-sectional views of a capacitor manufacturing method of a semiconductor device of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 제 1 산화층31 semiconductor substrate 32 first oxide layer
33 : 비트라인 34 : 제 1 질화층33: bit line 34: first nitride layer
35 : 제 2 산화층 36 : 제 2 질화층35: second oxide layer 36: second nitride layer
37 : 제 3 산화층 38 : 다결정실리콘 플러그37: third oxide layer 38: polysilicon plug
39 : 제 4 산화층 40 : 제 5 산화층39: fourth oxide layer 40: fifth oxide layer
41 : 감광층 패턴 43 : 다결정실리콘층41 photosensitive layer pattern 43 polysilicon layer
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 제 1 산화층과 상기 제 1 산화층보다 식각 속도가 느린 제 2 산화층을 차례로 형성하는 단계와, 캐패시터 하부 전극이 형성될 영역의 상기 제 1 산화층과 상기 제 2 산화층을 식각하되 1차로 주식각 공정을 실시한 다음 CHF4가스를 포함하는 분위기에서 1200~1700의 바텀 파워로 2차 과도식각 공정을 실시하여 수직 프로파일의 홀을 형성하는 단계와, 홀 내부에 캐패시터의 하부 전극을 형성하는 단계와, 상기 캐패시터의 하부 전극상에 유전층과 상기 유전층상에 캐패시터의 상부전극을 형성하는 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including sequentially forming a first oxide layer and a second oxide layer having a lower etching speed than the first oxide layer on a semiconductor substrate, and forming a capacitor lower electrode. The first oxide layer and the second oxide layer in the region to be etched are first subjected to a stock angle process, and then subjected to a second transient etching process with a bottom power of 1200 to 1700 in an atmosphere containing CHF 4 gas to form a vertical profile hole. Forming a lower electrode of the capacitor in the hole; and forming a dielectric layer on the lower electrode of the capacitor and an upper electrode of the capacitor on the dielectric layer.
이하 첨부된 도면을 참도하여 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2c는 본 발명의 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.2A to 2C are cross-sectional views of a capacitor manufacturing method of a semiconductor device of the present invention.
도 2a에서와 같이, 반도체 기판(31)에 게이트 전극(도면에 도시되지 않음)과 불순물 영역(도면에 도시되지 않음)을 형성하고 전면에 제 1 산화층(32)을 적층한 후 제 1 산화층(32)상에 비트라인(33)을 형성하고 제 1 산화층(32)과 비트라인(33)상에 제 1 질화층(34)을 형성하고 제 1 질화층(34)상에 제 2 산화층(35)과 제 2 산화층(35)상에 제 2 질화층(36)과 제 2 질화층(36)상에 제 3 산화층(37)을 순차 적층한다.As shown in FIG. 2A, a gate electrode (not shown) and an impurity region (not shown) are formed on the semiconductor substrate 31, and the first oxide layer 32 is stacked on the entire surface thereof. 32 forms a bit line 33 on the first oxide layer 32 and a first nitride layer 34 on the bit line 33, and forms a second oxide layer 35 on the first nitride layer 34. ) And the third oxide layer 37 are sequentially stacked on the second nitride layer 36 and the second nitride layer 36 on the second oxide layer 35.
그리고 불순물 영역(도면에 도시되지 않음)과 대응되는 제 1 산화층(32), 제 1 질화층(34), 제 2 산화층(35), 제 2 질화층(36), 그리고 제 3 산화층(37)을 순차 식각하여 콘택홀을 형성하고 다결정실리콘을 충진시켜 다결정실리콘 플러그(38)를 형성한다.And a first oxide layer 32, a first nitride layer 34, a second oxide layer 35, a second nitride layer 36, and a third oxide layer 37 corresponding to the impurity region (not shown in the figure). Are sequentially etched to form contact holes and to fill the polysilicon to form the polysilicon plug 38.
그 후에 제 3 산화층(37)과 다결정실리콘 플러그(38)상에 제 4 산화층(39)으로 USG 또는 HLD 산화층을 약 3,000 ~ 6,000 Å정도 증착하고, 제 4 산화층(39)상에 제 5 산화층(40)으로 플라즈마(plasma) TEOS층을 10,000 ~ 15,000Å을 증착한후 제 5 산화층(40)상에 감광층을 도포한다.Thereafter, a USG or HLD oxide layer is deposited on the third oxide layer 37 and the polysilicon plug 38 with the fourth oxide layer 39 by about 3,000 to 6,000 kPa, and the fifth oxide layer (39) is deposited on the fourth oxide layer 39. 40) is deposited to the plasma TEOS layer 10,000 ~ 15,000Å and then the photosensitive layer is applied on the fifth oxide layer (40).
캐패시터 하부 전극이 형성되는 영역의 감광층을 노광 및 현상하여 감광층 패턴(41)을 형성한다.The photosensitive layer in the region where the capacitor lower electrode is formed is exposed and developed to form the photosensitive layer pattern 41.
여기서 제 5 산화층(40)상에 식각 속도가 다른 산화층을 더 적층할 수 있다. 이 때 적층되는 산화층의 식각 속도는 먼저 적층되는 산화층이 식각 속도가 더 빠르다.In this case, an oxide layer having a different etching rate may be further stacked on the fifth oxide layer 40. In this case, the etching rate of the oxide layer to be laminated is faster than that of the oxide layer to be stacked first.
도 2b와 같이, 감광층 패턴(41)을 마스크로 하여 제 4 산화층(39) 및 제 5 산화층(40)을 다결정실리콘 플러그(38)과 제 2 질화층(36)이 노출될 때까지 식각하여 캐패시터 하부 전극이 형성되는 홀(42)을 형성한다.As shown in FIG. 2B, the fourth oxide layer 39 and the fifth oxide layer 40 are etched using the photosensitive layer pattern 41 as a mask until the polysilicon plug 38 and the second nitride layer 36 are exposed. The hole 42 in which the capacitor lower electrode is formed is formed.
이 때 사용되는 공정 조건은 1 차 주식각(main etch) 공정은 30 ~ 50 mtorr, 1,500 ~ 2,200 source power, 1,000 ~ 2,000 bottom power, C4F8 또는 C5F8 40 ~ 80 sccm, O2 10 ~ 20 sccm, Ar 1,000 ~ 2,000 sccm의 조건하에서 0 ~ 20 Å의 전극온도를 유지하면서 적당한 시간 식각하고, 2 차 과도식각(over etch) 공정은 30 ~ 50 mtorr, 1,500 ~ 2,200 source power, 1,200 ~ 1,700 bottom power, CHF4 10 ~ 40 sccm, O2 10 ~ 20 sccm, Ar 1,000 ~ 2,000 sccm의 조건하에서 0 ~ 20 C의 전극온도를 유지하면서 적당한 시간 식각한다.The process conditions used here are the primary etch process: 30 to 50 mtorr, 1,500 to 2,200 source power, 1,000 to 2,000 bottom power, C4F8 or C5F8 40 to 80 sccm, O2 10 to 20 sccm, Ar 1,000 Under the condition of ~ 2,000 sccm, etching time is appropriate while maintaining electrode temperature of 0 ~ 20 Å, and the secondary overetch process is 30 ~ 50 mtorr, 1,500 ~ 2,200 source power, 1,200 ~ 1,700 bottom power, CHF4 10 Etch for an appropriate time while maintaining an electrode temperature of 0 to 20 C under conditions of 40 to 40 sccm, 10 to 20 sccm of O2, and 1,000 to 2,000 sccm of Ar.
1 차 주 식각 공정은 종래 기술과 비슷하고, 2 차 과도 식각 공정은 종래 기술의 문제를 해결하기 위해 bottom power을 높게 사용하였다.The primary primary etching process is similar to the prior art, and the secondary transient etching process uses a high bottom power to solve the problems of the prior art.
또한 경사 식각 특성을 가지는 CHF4 가스를 사용하므로 원하는 패턴을 만들 수 있다. 이 때 중요한 것은 적당한 bottom power와 CHF3 와 CF4 가스의 비율이며,비율은 CHF3 : CF4 = 60 : 40 정도가 적당하다.In addition, the CHF4 gas having an inclined etching characteristic can be used to create a desired pattern. At this time, the important bottom power is the ratio of CHF3 and CF4 gas, and the ratio is about CHF3: CF4 = 60: 40.
제 4 산화층(39) 및 제 5 산화층(40)의 식각을 완료한 후 건식 감광제 스트립(strip) 및 세정 공정을 통하여 감광층 패턴(41)을 제거한다After the etching of the fourth oxide layer 39 and the fifth oxide layer 40 is completed, the photosensitive layer pattern 41 is removed through a dry photosensitive strip and a cleaning process.
도 2c와 같이, 세정을 실시하고 다결정실리콘층(43)을 형성한다. 세정에 사용되는 용액으로는 50 ~ 80 ℃ SC1 세정액 및 1 : 99 HF를 사용하며 적당한 공정시간을 통하여 세정한다.As shown in Fig. 2C, washing is performed to form a polysilicon layer 43. As a solution used for cleaning, SC1 cleaning solution and 1:99 HF are used at 50 to 80 ° C.
여기서 SC1 세정액은 NH4OH :H2O2 : H2O = 0.5 : 1 : 10 정도의 혼합액을 사용한다.In this case, a mixed solution of NH 4 OH: H 2 O 2: H 2 O = 0.5: 1: 10 is used as the SC1 cleaning liquid.
여기서 제 4 산화층(39) 및 제 5 산화층(40)의 두 층을 사용하므로 산화층 식각시 완전한 수직 프로파일(profile)을 만들지 못했다 하더라도 다결정 실리콘층(43)의 형성 전에 실시하는 세정공정의 시간을 조절하면 완전한 수직 프로파일을 만들 수 있다.Since two layers of the fourth oxide layer 39 and the fifth oxide layer 40 are used, the time of the cleaning process performed before the formation of the polycrystalline silicon layer 43 is controlled even if a complete vertical profile is not formed during the etching of the oxide layer. To create a complete vertical profile.
이것은 제 4 산화층(30)의 식각 속도는 200 ~ 300 Å/min이고, 제 5 산화층(40)의 식각 속도는 30 ~50 Å/min 정도로 제 4 산화층(39)의 식각속도가 제 5 산화층(40)의 식각 속도보다 빠르기 때문에 가능하다.The etching rate of the fourth oxide layer 30 is 200 to 300 mW / min, and the etching rate of the fifth oxide layer 40 is 30 to 50 mW / min. This is possible because it is faster than the etching speed of 40).
그리고 다결정실리콘층(43)을 패터닝하여 캐패시터의 하부 전극을 형성한 후 하부 전극상에 유전층(도면에 도시되지 않음)과 유전층상에 상부전극(도면에 도시되지 않음)을 적층하여 캐패시터를 완성한다.The polysilicon layer 43 is patterned to form a lower electrode of the capacitor, and then a dielectric layer (not shown) is stacked on the lower electrode and an upper electrode (not shown) on the dielectric layer to complete the capacitor. .
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 다음과 같은효과가 있다.Such a capacitor manufacturing method of a semiconductor device according to the present invention has the following effects.
식각 속도가 서로 다른 다층의 산화층을 형성하고 1 차 주 식각공정와 2 차 과도 식각 공정을 적용하여 캐패시터의 하부 전극이 형성되는 홀 내부의 전체를 수직하게 형성할 수 있어 도 2b의 "B"부분에서와 같이 홀 내부의 하측 부분이 경사 식각되어 홀 내부의 면적을 감소시키는 종래 기술과 달리 충분한 캐패시터 용량을 확보할 수 있다.By forming a multi-layer oxide layer having different etching rates and applying a primary primary etching process and a secondary transient etching process, the entire inside of the hole where the lower electrode of the capacitor is formed can be formed vertically. As described above, the lower portion of the inside of the hole may be inclined etched to secure sufficient capacitor capacity, unlike the prior art in which the area inside the hole is reduced.
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