Claims (25)
소자가 형성되어 있는 반도체기판상에 층간절연막을 형성하여 표면을 평탄화하는 단계와 상기 층간절연막상에 소정의 식각제에 대해 각기 다른 식각속도를 갖는 절연막들을 적어도 2층 이상으로 적층하여 형성하는단계, 상기 적층된 절연막들을 선택적으로 식각하여 적층구조의 절연막패턴을 형성하는 단계, 기판 전면에 제1도전층을 형성하는 단계, 상기 제1도전층과 적층구조의 절연막패턴 및 층간절연막을 선택적으로 식각하여 기판 소정부분을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 측면을 굴곡을 형성하는 단계, 기판 전면에 제2도전층을 형성하는 단계, 및 상기 제1도전층 및 제2도전층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치 제조방법Forming an interlayer insulating film on a semiconductor substrate on which elements are formed to planarize a surface of the semiconductor substrate; and forming at least two layers of insulating films having different etch rates on a predetermined etchant on the interlayer insulating film, Selectively etching the stacked insulating films to form an insulating film pattern of a stacked structure, forming a first conductive layer on the entire surface of the substrate, selectively etching the insulating film pattern of the stacked structure and the interlayer insulating film, Forming a contact hole exposing a predetermined portion of the substrate, forming a curvature on a side surface of the contact hole, forming a second conductive layer on the entire surface of the substrate, and selectively etching the first conductive layer and the second conductive layer And a step of etching the semiconductor memory device
제1항에 있어서 상기 적층구조의 절연막은 상기 층간절연막상에 PSG막과 산화막을 차례로 증착하여 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method for manufacturing a semiconductor memory device according to claim 1, wherein the insulating film of the laminated structure is formed by sequentially depositing a PSG film and an oxide film on the interlayer insulating film.
제1항에 있어서 상기 소정의 식각제는 HF 또는 BOE인 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the predetermined etchant is HF or BOE.
제2항에 있어서 상기 PSG막의 식각속도는 HF 또는 BOE에 대해 상기 산화막과 PSH막 하부의 상기 층간절연막의 식각속도보다 최소 10배 이상 빠른 것을 특징으로 하는 반도체 메모리장치 제조방법.The method according to claim 2, wherein the etching rate of the PSG film is at least 10 times faster than the etching rate of the interlayer insulating film under the oxide film and the PSH film with respect to HF or BOE.
제4항에 있어서 상기 PSG막내의 인의 농도는 7wt%이상인 것을 특징으로 하는 반도체 메모리장치 제조방법.The method for manufacturing a semiconductor memory device according to claim 4, wherein the concentration of phosphorus in the PSG film is 7 wt% or more.
제1항에 있어서 상기 적층구조의 절연막패턴을 상기 층간절연막 하부의 기판의 비교적 단차가 낮은 부분에 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method for manufacturing a semiconductor memory device according to claim 1, wherein the insulating film pattern of the laminated structure is formed in a lower step portion of the substrate under the interlayer insulating film.
제6항에 있어서 상기 기판의 비교적 단차가 낮은 부분은 커패시터의 하부전극이 형성되는 영역임을 특징으로 하는 반도체 메모리장치 제조방법.7. The method of claim 6, wherein a relatively low stepped portion of the substrate is a region in which the lower electrode of the capacitor is formed.
제1항에 있어서 상기 적층구조의 절연막패턴은 커패시터의 하부전극이 형성되는 영역과 반도체 메모리장치의 단위셀과 셀사이의 커패시터 하부전극이 분리되는 영역에 각각 형성되는 것을 특징으로 하는 반도체 메모리장치 제조방법.The semiconductor memory device according to claim 1, wherein the insulating film pattern of the laminated structure is formed in a region where the lower electrode of the capacitor is formed and in a region where the lower electrode of the capacitor between the unit cell and the cell of the semiconductor memory device are separated. Way.
제8항에 있어서 상기 단위셀과 셀 사이의 커패시터 하부전극이 분리되는 영역은 상기 제1도전층 및 제2도전층이 선택적으로 식각되는 부분임을 특징으로 하는 반도체 메모리장치 제조방법.9. The method of claim 8, wherein a region where the lower electrode of the capacitor between the unit cell and the cell is separated is a portion where the first conductive layer and the second conductive layer are selectively etched.
제1항에 있어서 상기 층간절연막은 그 두께가 기판의 비교적 단차가 높은 영역위에서 최소 100Å이상이 되도록 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the interlayer insulating film is formed to have a thickness of at least 100 angstroms above a relatively high stepped region of the substrate.
제10항에 있어서 상기 단차가 높은 영역은 비트라인 형성영역 또는 필드산화막상의 게이트전극 형성영역임을 특징으로 하는 특징으로 하는 반도체 메모리장치 제조방법.11. The method of claim 10, wherein the stepped region is a bit line formation region or a gate electrode formation region on a field oxide film.
제1항에 있어서 상기 층간절연막은 BPSG를 증착하여 형성하거나 산화막과 BPSG로 이루어진 이중구조의 절연막으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the interlayer dielectric film is formed by depositing BPSG or an insulating film having a dual structure of an oxide film and BPSG.
제1항에 있어서 상기 콘택홀의 측면에 굴곡을 형성하는 단계는 상기 제2도전층을 형성하기 전의 세정공정시 함께 행해지는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of manufacturing a semiconductor memory device according to claim 1, wherein the step of forming a curvature on a side surface of the contact hole is performed together with a cleaning process before forming the second conductive layer.
제13항에 있어서 상기 세정공정은 상기 콘택홀 형성에 의해 노출된 기판부위상에 형성된 자연산화막을 제거하기 위한 것임을 특징으로 하는 반도체 메모리장치 제조방법.14. The method of claim 13, wherein the cleaning process is for removing a native oxide film formed on a substrate portion exposed by the contact hole formation.
제14항에 있어서 상기 세정공정은 HF 또는 BOE를 이용한 습식식가에 의해 행해지는 것을 특징으로 하는 반도체 메모리장치 제조방법.15. The method for manufacturing a semiconductor memory device according to claim 14, wherein the cleaning step is performed by a wet-type method using HF or BOE.
제1항에 있어서 상기 제1도전층 및 제2도전층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the first conductive layer and the second conductive layer are formed of a polysilicon layer.
제16항에 있어서 상기 폴리실리콘층은 불순물이 도핑된 폴리실리콘을 증착하여 형성하거나 폴리실리콘을 증착한 후 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.17. The method of claim 16, wherein the polysilicon layer is formed by depositing impurity-doped polysilicon or by implanting impurities after depositing polysilicon.
제17항에 있어서 상기 도핑되거나 이온주입되는 불순물로는 인이나 비소를 이용하는 것을 특징으로 하는 반도체 메모리장치 제조방법.18. The method of claim 17, wherein phosphorus or arsenic is used as the doped or ion-implanted impurity.
제1항에 있어서 상기 기판상에 형성된 소자는 게이트와 소오스 및 드레인으로 이루어진 반도체 메모리 장치의 트랜지스터 및 비트라인임을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the element formed on the substrate is a transistor and a bit line of a semiconductor memory device including a gate, a source and a drain.
제1항에 있어서 상기 콘택에 의해 노출되는 기판 부분은 트랜지스터의 소오스임을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the substrate portion exposed by the contact is a source of a transistor.
제1항에 있어서 상기 제1 도전층과 제2도전층에 의해 커패시터 하부전극이 형성되는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method for manufacturing a semiconductor memory device according to claim 1, wherein the capacitor lower electrode is formed by the first conductive layer and the second conductive layer.
제1항에 있어서 상기 콘택홀 통해 상기 제2도전층이 기판 소정부분과 접속되는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the second conductive layer is connected to a predetermined portion of the substrate through the contact hole.
제1항에 있어서 상기 제1도전층 및 제2 도전층을 선택적으로 식각하는 단계후에 상기 제2도전층 전면에 유전체막을 형성하는 단계와 상기 유전체막 전면에 제3도전층을 형성하는 단계가 더 포함하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, further comprising: forming a dielectric layer over the second conductive layer after selectively etching the first conductive layer and the second conductive layer; and forming a third conductive layer over the dielectric layer Wherein the semiconductor memory device is a semiconductor memory device.
제23항에 있어서 상기 제3도전층은 커패시터 상부전극을 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.24. The method of claim 23, wherein the third conductive layer forms a capacitor upper electrode.
제23항에 있어서 상기 유전체막은 ONO 또는 NO로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.24. The method according to claim 23, wherein the dielectric film is formed of ONO or NO.