KR100570218B1 - Manufacturing method for capacitor in semiconductor device - Google Patents

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KR100570218B1
KR100570218B1 KR1020040111388A KR20040111388A KR100570218B1 KR 100570218 B1 KR100570218 B1 KR 100570218B1 KR 1020040111388 A KR1020040111388 A KR 1020040111388A KR 20040111388 A KR20040111388 A KR 20040111388A KR 100570218 B1 KR100570218 B1 KR 100570218B1
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etching
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capacitor
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박동수
김수호
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주식회사 하이닉스반도체
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Abstract

본 발명은 (1) 반도체 기판에 형성된 소정의 하부구조물 상에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 순차적으로 적층하는 단계와; (2) 상기 하부구조물의 소정영역을 노출시키도록 상기 제 1 산화막, 제 1 질화막 및 제 2 산화막의 일부를 식각하여 제 1 콘택홀을 형성하는 단계와; (3) 상기 제 1 콘택홀을 도전물질로 매립하여 제 1 콘택 플러그를 형성하는 단계와; (4) 상기 제 2 산화막을 식각하여 제거하는 단계와; (5) 상기 단계 (4)의 결과물 상에 제 2 질화막을 증착하는 단계와; (6) 상기 단계 (5)의 결과물 상에 제 3 산화막을 증착한 후, 사진식각공정을 통해 상기 제 3 산화막 및 제 2 질화막의 일부를 식각하여 상기 제 1 콘택 플러그을 노출시키는 단계와; (7) 상기 단계 (6)의 결과물 상에 금속으로 된 커패시터 하부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention comprises the steps of: (1) sequentially depositing a first oxide film, a first nitride film and a second oxide film on a predetermined substructure formed on a semiconductor substrate; (2) etching a portion of the first oxide film, the first nitride film, and the second oxide film to form a first contact hole to expose a predetermined region of the lower structure; (3) filling the first contact hole with a conductive material to form a first contact plug; (4) etching away the second oxide film; (5) depositing a second nitride film on the product of step (4); (6) depositing a third oxide film on the resultant of step (5), and then etching part of the third oxide film and the second nitride film through a photolithography process to expose the first contact plug; (7) A method for manufacturing a capacitor of a semiconductor device, comprising the step of forming a capacitor lower electrode of metal on the resultant of step (6).

커패시터, 반도체 장치Capacitors, Semiconductor Devices

Description

반도체 장치의 커패시터 제조방법{manufacturing method for capacitor in semiconductor device} Manufacturing method for capacitor in semiconductor device             

도 1a 내지 도 1e는 종래 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다.1A to 1E illustrate cross-sectional views of a capacitor manufacturing process of a conventional semiconductor device.

도 2는 마스크의 오정렬에 따라 콘택 플러그의 일부가 노출된 상태를 나타낸 종래 커패시터의 단면도이다.2 is a cross-sectional view of a conventional capacitor showing a part of a contact plug exposed due to misalignment of a mask.

도 3은 종래 식각용액의 침투에 따라 워드라인이 식각된 상태를 나타내는 단면도이다.3 is a cross-sectional view illustrating a state in which a word line is etched according to the penetration of a conventional etching solution.

도 4a 내지 도 4h는 본 발명에 의한 일실시예에 따른 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다.4A to 4H illustrate cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

도 5는 본 발명에 적용되는 질화막의 증착 소스의 비에 따라 패턴밀도가 높은 영역에 대하여 패턴밀도가 낮은 영역에 증착되는 두께의 비를 나타낸 그래프이다.FIG. 5 is a graph showing a ratio of thicknesses deposited in regions having low pattern densities with respect to regions having high pattern densities according to ratios of deposition sources of nitride films applied to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 하부구조물 2 : 절연층1: Substructure 2: Insulation layer

3 : 콘택 플러그 4 : 질화막3: contact plug 4: nitride film

5 : 산화막 6 : 커패시터 하부전극5: oxide film 6: capacitor lower electrode

10 : 하부구조물 11 : 절연층10: substructure 11: insulation layer

12, 16 : 콘택 플러그 13 : 제 1 산화막12, 16: contact plug 13: first oxide film

14 : 제 1 질화막 15 : 제 2 산화막14 first nitride film 15 second oxide film

17 : 제 2 질화막 18 : 제 3 산화막17: second nitride film 18: third oxide film

19 : 커패시터 하부전극19: capacitor lower electrode

본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 더욱 구체적으로는 실린더형 커패시터의 하부전극의 외측을 노출시키기 위한 산화막의 식각과정에서 커패시터 노드 하부로 식각 용액이 침투하는 것을 방지하는데 적당하도록 한 반도체 장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a semiconductor suitable for preventing an etching solution from penetrating under a capacitor node during an etching process of an oxide film for exposing an outer side of a lower electrode of a cylindrical capacitor. It relates to a method for manufacturing a capacitor of the device.

일반적으로 반도체 메모리 장치의 커패시터는 폴리실리콘 전극의 사이에 유전층이 위치하는 형태로 제조하였다. 그러나 반도체 메모리 장치의 집적도가 심화되면서 그 커패시터의 설치면적이 줄어 정전용량을 확보하기가 어렵게 되었다.In general, a capacitor of a semiconductor memory device is manufactured in such a manner that a dielectric layer is positioned between polysilicon electrodes. However, as the degree of integration of semiconductor memory devices has increased, it has become difficult to secure capacitance due to the reduced installation area of the capacitor.

이에 따라 유전상수가 더 큰 유전층을 도입하고 있으나, 유전상수가 증가하는 경우 누설전류가 증가하여 리프레시 특성이 저하되는 문제점이 발생하였다.As a result, a dielectric layer having a larger dielectric constant is introduced, but when the dielectric constant increases, a leakage current increases, which causes a problem in that the refresh characteristics are deteriorated.

이러한 상기의 문제점을 감안하여 종래에는 일함수(work function)가 큰 금속을 이용하여 전극을 형성하고 있으며, 면적의 감소를 보상하기 위하여 더 높은 형상의 커패시터를 제조하고 있다.In view of the above problems, conventionally, electrodes are formed by using a metal having a large work function, and a capacitor having a higher shape is manufactured to compensate for a reduction in area.

이하, 첨부된 도면을 참고로 이러한 종래기술에 따른 반도체 장치의 커패시터 제조방법에 대하여 설명한다. 도 1a 내지 도 1e는 종래 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the related art will be described with reference to the accompanying drawings. 1A to 1E illustrate cross-sectional views of a capacitor manufacturing process of a conventional semiconductor device.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판에 셀 트렌지스터 등의 하부구조물(1)을 형성한다.First, as shown in FIG. 1A, a substructure 1 such as a cell transistor is formed on a semiconductor substrate.

그 다음, 상기 하부구조물(1)의 상부에 절연층(2)을 증착하고, 사진식각공정을 통해 상기 절연층(2)에 콘택홀을 형성한다.Next, an insulating layer 2 is deposited on the lower structure 1, and a contact hole is formed in the insulating layer 2 through a photolithography process.

이어서, 상기 결과물의 상부전면에 도전층을 증착하고 평탄화하여 상기 콘택홀 내에서 반도체 소자의 상기 하부구조물의 특정영역에 접속되는 콘택 플러그(3)를 형성한다.Subsequently, a conductive layer is deposited and planarized on the upper surface of the resultant to form a contact plug 3 connected to a specific region of the lower structure of the semiconductor device in the contact hole.

다음으로, 도 1b에 도시된 바와 같이 상기 결과물의 상부전면에 식각방지막인 질화막(4)을 증착하고, 그 질화막(4)의 상부에 두꺼운 산화막(5)을 증착한다. 상기 산화막(5)의 두께는 실질적으로 커패시터 하부전극의 높이를 정의하는 것으로서 커패시터의 정전용량을 고려하여 적정 두께로 설계된다.Next, as illustrated in FIG. 1B, a nitride film 4, which is an etch stop film, is deposited on the upper surface of the resultant, and a thick oxide film 5 is deposited on the nitride film 4. The thickness of the oxide film 5 substantially defines the height of the capacitor lower electrode, and is designed to have an appropriate thickness in consideration of the capacitance of the capacitor.

그 다음, 도 1c에 도시된 바와 같이 사진식각공정을 통해 상기 산화막(5)의 일부를 식각하고, 그 식각으로 노출되는 질화막(4)을 식각하여 상기 콘택 플러그(3)의 상부를 노출시킨다. 이 때, 상기 산화막(5)과 질화막(4)을 식각하는 마스크 패턴의 오정렬 또는 고집적소자의 마스크 정렬 한계에 의하여 상기 콘택 플러그(3)의 일부만이 노출될 수도 있다.Next, as shown in FIG. 1C, a portion of the oxide film 5 is etched through the photolithography process, and the nitride film 4 exposed by the etching is etched to expose the upper portion of the contact plug 3. In this case, only a part of the contact plug 3 may be exposed due to a misalignment of the mask pattern for etching the oxide film 5 and the nitride film 4 or a mask alignment limit of the highly integrated device.

이어서, 도 1d에 도시된 바와 같이 상기 구조의 상부전면에 금속층을 증착하고, 그 금속층을 평탄화 또는 에치백하여 상기 콘택 플러그(3)에 접하는 커패시터 하부전극(6)을 형성한다.Subsequently, as shown in FIG. 1D, a metal layer is deposited on the upper surface of the structure, and the metal layer is planarized or etched back to form a capacitor lower electrode 6 in contact with the contact plug 3.

다음으로, 도 1e에 도시된 바와 같이 상기 커패시터 하부전극(6)의 외측면에 위치하는 산화막(5)을 식각하여 제거한다. 이와 같이 산화막(5)을 식각시켜 상기 커패시터 하부전극(6)의 외측면을 노출시킴으로써, 커패시터 하부전극(6)의 표면적을 증가시키게 된다.Next, as illustrated in FIG. 1E, the oxide film 5 positioned on the outer surface of the capacitor lower electrode 6 is etched and removed. As such, the oxide film 5 is etched to expose the outer surface of the capacitor lower electrode 6, thereby increasing the surface area of the capacitor lower electrode 6.

그런데, 상기에서 설명한 바와 마찬가지로, 산화막(5)을 식각하는 마스크의 정렬이 불량한 경우 도 2의 종래 커패시터 하부전극의 단면도에서 알 수 있듯이 커패시터 하부전극(6)의 측면으로 콘택 플러그(3)의 일부가 노출될 수도 있다. 그리고, 이와 같은 상태에서 상기 커패시터 하부전극(6) 측면의 산화막(5)을 식각하는 과정에서 식각용액이 상기 콘택 플러그(3)와 절연층(2)의 경계를 통해 침투하여 반도체 장치의 하부구조물(1)을 식각할 수도 있다. 이와 같은 현상은 리페어(repair)가 불가능한 것으로 반도체 장치의 특성을 열화시키고, 수율을 저하시키는 문제점이 있었다.However, as described above, when the alignment of the mask for etching the oxide film 5 is poor, as shown in the cross-sectional view of the conventional capacitor lower electrode of FIG. 2, a part of the contact plug 3 is disposed on the side of the capacitor lower electrode 6. May be exposed. In this state, the etching solution penetrates through the boundary between the contact plug 3 and the insulating layer 2 in the process of etching the oxide film 5 on the side surface of the capacitor lower electrode 6. (1) may be etched. This phenomenon is not possible to repair (repair), there is a problem that deteriorates the characteristics of the semiconductor device, and lowers the yield.

도 3은 상기 산화막(5)을 식각하는 식각용액이 침투하여 반도체 장치의 하부구조물(1)에 형성되어 있는 워드라인까지 식각된 상태를 나타내는 전자현미경 사진이다. 이처럼 식각용액이 콘택 플러그(3)를 통해 반도체 장치의 하부구조물(1) 측 으로 유입되는 경우 이미 형성되어 있던 다른 구조에 영향을 주어 수율을 저하시키게 된다.3 is an electron micrograph showing a state in which an etching solution for etching the oxide film 5 penetrates and is etched to a word line formed in the lower structure 1 of the semiconductor device. As such, when the etching solution flows into the lower structure 1 side of the semiconductor device through the contact plug 3, it affects other structures that are already formed, thereby lowering the yield.

따라서, 본 발명이 이루고자 하는 기술적 과제는 실린더형 커패시터를 형성하는 과정에서 커패시터 하부전극의 외부 측면의 산화막을 제거할 때 그 식각용액이 하부로 침투하는 것을 방지할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는데 있다.
Accordingly, a technical object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device capable of preventing the etching solution from penetrating to the bottom when the oxide film on the outer side of the capacitor lower electrode is removed in the process of forming the cylindrical capacitor. To provide.

상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 반도체 기판에 형성된 소정의 하부구조물 상에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 순차적으로 적층하는 단계와; (2) 상기 하부구조물의 소정영역을 노출시키도록 상기 제 1 산화막, 제 1 질화막 및 제 2 산화막의 일부를 식각하여 제 1 콘택홀을 형성하는 단계와; (3) 상기 제 1 콘택홀을 도전물질로 매립하여 제 1 콘택 플러그를 형성하는 단계와; (4) 상기 제 2 산화막을 식각하여 제거하는 단계와; (5) 상기 단계 (4)의 결과물 상에 제 2 질화막을 증착하는 단계와; (6) 상기 단계 (5)의 결과물 상에 제 3 산화막을 증착한 후, 사진식각공정을 통해 상기 제 3 산화막 및 제 2 질화막의 일부를 식각하여 상기 제 1 콘택 플러그을 노출시키는 단계와; (7) 상기 단계 (6)의 결과물 상에 금속으로 된 커패시터 하부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법을 제공한다.In order to achieve the above technical problem, the present invention comprises the steps of: (1) sequentially depositing a first oxide film, a first nitride film and a second oxide film on a predetermined substructure formed on a semiconductor substrate; (2) etching a portion of the first oxide film, the first nitride film, and the second oxide film to form a first contact hole to expose a predetermined region of the lower structure; (3) filling the first contact hole with a conductive material to form a first contact plug; (4) etching away the second oxide film; (5) depositing a second nitride film on the product of step (4); (6) depositing a third oxide film on the resultant of step (5), and then etching part of the third oxide film and the second nitride film through a photolithography process to expose the first contact plug; (7) providing a capacitor manufacturing method of a semiconductor device comprising the step of forming a capacitor lower electrode made of metal on the resultant of step (6).

본 발명에서, 상기 단계 (1) 이전에, 상기 소정의 하부구조물 상에 소정의 콘택층을 형성하는 단계를 더 포함하되; 상기 콘택층을 형성하는 단계는, 상기 소정의 하부구조물 상에 절연층을 증착하는 단계와, 상기 절연층의 일부영역을 식각하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀을 도전물로 매립하여 제 2 콘택 플러그를 형성하는 단계를 포함하여 구성되는 것이 바람직하다.In the present invention, before the step (1), further comprising the step of forming a predetermined contact layer on the predetermined substructure; The forming of the contact layer may include depositing an insulating layer on the predetermined substructure, forming a second contact hole by etching a portion of the insulating layer, and conducting the second contact hole. And embedding with water to form a second contact plug.

본 발명에서, 상기 단계 (7) 이후, 상기 제 3 산화막을 식각하여 제거하는 단계를 더 포함하는 것이 바람직하다.In the present invention, after the step (7), it is preferable to further include the step of etching to remove the third oxide film.

본 발명에서, 상기 제 2 질화막은 상기 제 1 콘택 플러그의 상부보다 서로 이웃하는 제 1 콘택 플러그 간의 사이 영역에서 더 두껍게 증착되는 것이 바람직하다.In the present invention, it is preferable that the second nitride film is deposited thicker in an area between the adjacent first contact plugs than the upper portion of the first contact plug.

본 발명에서, 상기 제 2 질화막은 논패턴 영역에서의 막 두께가 패턴 영역에서의 막 두께보다 170%이상 더 두껍게 형성되는 것이 바람직하다.In the present invention, the second nitride film is preferably formed so that the film thickness in the non-pattern region is 170% or more thicker than the film thickness in the pattern region.

본 발명에서, 상기 제 2 질화막의 증착은 단일 챔버 타입의 공정로에서 200~ 300 Torr압력, 가스 비율 NH3:SiH4=50:1 ~ 120:1의 공정조건에서 이루어지는 것이 바람직하다.In the present invention, the deposition of the second nitride film is preferably carried out in the process conditions of 200 ~ 300 Torr pressure, gas ratio NH 3 : SiH 4 = 50: 1 ~ 120: 1 in a single chamber type process furnace.

본 발명에서, 상기 제 3 산화막의 식각은 BOE 또는 HF의 식각용액을 이용하여 실시되는 것이 바람직하다.In the present invention, the third oxide film is preferably etched using an etching solution of BOE or HF.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited to these examples.

상기와 같이 구성되는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. 도 4a 내지 4h는 본 발명에 의한 일실시예 따른 반도체 장치의 커패시터 제조공정 수순 단면도를 나타낸 것이다.When described in detail with reference to the accompanying drawings, the present invention configured as described above are as follows. 4A to 4H illustrate cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

먼저, 도 4a에 도시된 바와 같이, 반도체 기판에 형성된 소정의 하부구조물(10) 상에 절연층(11)을 증착한다. 그리고, 사진식각공정을 통해 상기 절연층(11)에 콘택홀을 형성하여 상기 하부구조물(10)에 형성된 반도체 소자의 특정영역을 노출시킨다. 그런 다음, 폴리실리콘 등의 도전층을 증착하고, 그 도전층을 에치백 또는 평탄화하여 상기 절연층(11)의 콘택홀 내에 형성되어 상기 반도체 소자의 특정영역에 접속되는 콘택 플러그(12)를 형성한다.First, as shown in FIG. 4A, an insulating layer 11 is deposited on a predetermined substructure 10 formed on a semiconductor substrate. In addition, a contact hole is formed in the insulating layer 11 through a photolithography process to expose a specific region of the semiconductor device formed in the lower structure 10. Then, a conductive layer such as polysilicon is deposited, and the conductive layer is etched back or planarized to form a contact plug 12 formed in the contact hole of the insulating layer 11 and connected to a specific region of the semiconductor device. do.

이어서, 도 4b에 도시된 바와 같이, 상기 구조의 상부에 제 1 산화막(13), 제 1 질화막(14) 및 제 2 산화막(15)을 순차적으로 증착한다.Subsequently, as shown in FIG. 4B, the first oxide film 13, the first nitride film 14, and the second oxide film 15 are sequentially deposited on the structure.

그 다음, 사진식각공정을 통해 상기 제 2 산화막(15), 제 1 질화막(14), 제 1 산화막(13)의 일부를 식각하여 상기 콘택 플러그(12)의 상부를 노출시키는 콘택홀을 형성한다. 이 때, 상기 제 2 산화막(15), 제 1 질화막(14) 및 제 1 산화막(13)을 식각하는 마스크 패턴의 오정렬 또는 고집적소자의 마스크 정렬 한계에 의하여 도 4b에 도시된 바와 같이 상기 콘택 플러그(12)의 일부만이 노출될 수도 있다.Next, a part of the second oxide film 15, the first nitride film 14, and the first oxide film 13 is etched through a photolithography process to form a contact hole exposing an upper portion of the contact plug 12. . At this time, the contact plug as shown in FIG. 4B due to misalignment of the mask pattern for etching the second oxide film 15, the first nitride film 14, and the first oxide film 13 or the mask alignment limit of the highly integrated device. Only part of (12) may be exposed.

이어서, 도 4c에 도시된 바와 같이 상기 구조의 상부전면에 폴리실리콘 등의 도전층을 증착하고 에치백 또는 평탄화하여 상기 제 2 산화막(15), 제 1 질화막(14) 및 제 1 산화막(13) 적층구조에 형성된 상기 콘택홀을 통해 콘택 플러그(12)에 접하는 콘택 플러그(16)을 형성한다.Subsequently, as illustrated in FIG. 4C, a conductive layer such as polysilicon is deposited on the upper surface of the structure and etched back or planarized to form the second oxide film 15, the first nitride film 14, and the first oxide film 13. A contact plug 16 is formed to contact the contact plug 12 through the contact hole formed in the stacked structure.

그 다음, 도 4d에 도시된 바와 같이, 식각공정을 통해 상기 제 2 산화막(15)을 선택적으로 제거한다. 이 때, 상기 제 1 질화막(14)은 제 2 산화막(15)의 식각시 습식식각에 대한 장벽층의 역할을 하며, 상기 식각시에 사용되는 식각용액이 콘택 플러그(12)에까지 침투하는 것을 방지한다. 또한, 커패시터 하부전극 전체를 노출시키기 위한 식각공정에서와는 달리, 제 2 산화막(15)을 식각하는 공정에서는 제 2 산화막(15)의 두께가 상대적으로 얇아 식각의 제어가 용이하며, 식각용액의 침투가 발생하지 않도록 할 수 있다. 상기에서 식각용액으로는 BOE(Buffered Oxide Etchant) 또는 HF 등을 사용한다.Next, as shown in FIG. 4D, the second oxide layer 15 is selectively removed through an etching process. In this case, the first nitride layer 14 serves as a barrier layer against wet etching during the etching of the second oxide layer 15, and prevents the etching solution used during the etching from penetrating the contact plug 12. do. In addition, unlike the etching process for exposing the entire capacitor lower electrode, in the process of etching the second oxide film 15, the thickness of the second oxide film 15 is relatively thin, so that the etching is easily controlled, and the penetration of the etching solution is easy. You can prevent it from happening. As the etching solution, BOE (Buffered Oxide Etchant) or HF is used.

상기의 식각공정으로 상기 콘택 플러그(16)의 상부면과 측면 일부가 노출된다.The etching process exposes a portion of the upper surface and side surfaces of the contact plug 16.

이어서, 도 4e에 도시된 바와 같이, 상기 결과물의 전면에 제 2 질화막(17)을 증착한다. 이 때, 제 2 질화막(17)은 콘택 플러그(16)의 상부보다 서로 이웃하는 콘택 플러그(16) 간의 사이의 영역에 더 두껍게 증착되도록 한다. 이는 후속 실린더 구조의 커패시터 하부전극을 형성하기 위한 습식식각 공정에서, 이 때 사용되는 식각용액에 대한 장벽층 역할을 상기 제 2 질화막(17)이 수행하도록 하기 위한 것으로서, 이에 대해서는 이후 더 자세히 설명한다.Subsequently, as illustrated in FIG. 4E, a second nitride film 17 is deposited on the entire surface of the resultant product. At this time, the second nitride film 17 is deposited to be thicker in the area between the contact plugs 16 adjacent to each other than the upper portion of the contact plug 16. This is to allow the second nitride film 17 to serve as a barrier layer for the etching solution used in the wet etching process for forming the capacitor lower electrode of the subsequent cylinder structure, which will be described in detail later. .

상기에서, 제 2 질화막(17)은 패턴이 형성되지 않은 지역(B, 이하, "논패턴 영역"이라 함.)에서의 막 두께가 셀 영역 등의 패턴이 형성되어 있는 영역(A, 이하, "패턴 영역"이라 함.)에서의 막 두께에 비하여 170%이상 두껍게 증착되도록 할 수 있는 증착법을 이용하여 형성한다. In the above, the second nitride film 17 is formed in a region where a pattern is not formed (B, hereinafter referred to as a "non-pattern region"). It is formed using a deposition method that can be deposited to be 170% thicker than the film thickness in the "pattern area".

즉, 논패턴 영역(B)에서는 콘택 플러그(16) 등의 패턴이 없으므로, 기존 질화막 증착법을 사용할 경우, 상기 논패턴 영역(B)에서의 질화막의 두께는 콘택 플러그(16)의 상부에 증착되는 질화막의 두께와 비슷하였다. 이에 따라, 후속 실린더 구조의 커패시터 하부전극을 형성을 위한 패터닝시 약간의 오정렬(miss align)의 발생시, 후속 질화막 습식식각 공정에서 상기 논패턴 영역(B)의 질화막이 식각되어 그 하부의 제 1 산화막(13)이 노출되면서 하부에 있는 구조물들이 식각용액에 의해 손상을 입는 현상이 발생하였다. That is, since there is no pattern of the contact plug 16 or the like in the non-pattern area B, when the conventional nitride film deposition method is used, the thickness of the nitride film in the non-pattern area B is deposited on the contact plug 16. It was similar to the thickness of the nitride film. Accordingly, when a slight misalignment occurs during patterning to form a capacitor lower electrode of a subsequent cylinder structure, the nitride film of the non-pattern region B is etched in a subsequent nitride wet etching process, so that the first oxide film thereunder. As (13) was exposed, the structure underneath was damaged by the etching solution.

그러나, 본 발명에서는 논패턴 영역(B)에서의 제 2 질화막의 두께를 패턴영역(A)에 비하여 170%이상 두껍게 증착하도록 함으로써, 후속 커패시터 하부전극을 형성을 위한 패터닝시 약간의 오정렬이 발생하더라도, 상기 논패턴 영역(B)의 두꺼운 질화막이 후속 습식식각 공정에서의 식각용액에 대한 장벽역할을 수행하도록 하여 하부에 있는 구조물들이 상기 식각용액에 의해 손상을 입지 않도록 할 수 있다.However, in the present invention, the thickness of the second nitride film in the non-pattern region B is deposited to be 170% or more thicker than the pattern region A, so that even if some misalignment occurs during patterning for forming the subsequent capacitor lower electrode. In addition, the thick nitride layer of the non-pattern region B may serve as a barrier to the etching solution in a subsequent wet etching process so that the structures below may not be damaged by the etching solution.

이를 위해, 제 2 질화막(17)의 증착은 단일 챔버 타입의 공정로에서 200~ 300 Torr압력에서 NH3:SiH4=50:1 ~ 120:1의 가스 비율(gas ratio)로 실시한다. 이러한 공정은 하부 패턴의 밀도에 따른 로딩효과(Loading Effect)에 기반한 것으로 패턴 밀도가 낮은 논패턴영역(B)에 증착되는 박막의 두께를 증가시킨다.To this end, the deposition of the second nitride film 17 is carried out in a gas ratio of NH 3 : SiH 4 = 50: 1 to 120: 1 at a pressure of 200 to 300 Torr in a single chamber type process furnace. This process is based on the loading effect according to the density of the lower pattern and increases the thickness of the thin film deposited in the non-pattern region B having a low pattern density.

도 5는 상기 제 2 질화막(17) 증착과정에서 NH3와 SiH4의 혼합비에 따라 패턴 밀도가 높은 셀(cell)영역과 낮은 주변(peri)영역에 증착되는 질화막의 두께차이를 나타낸 그래프이다. 여기서 알 수 있듯이 SiH4에 대한 NH3의 비가 50 내지 120정도에서 주변영역의 질화막이 170%이상 두껍게 형성됨을 알 수 있다. 이는 상기의 공정으로 증착한 질화막의 스텝 커버리지 특성이 우수한 것을 나타내는 것이다.FIG. 5 is a graph showing a difference in thickness of a nitride film deposited in a cell region having a high pattern density and a low peri region according to a mixing ratio of NH 3 and SiH 4 during the deposition process of the second nitride film 17. As can be seen here, it can be seen that the nitride film in the peripheral region is formed to be 170% or thicker at a ratio of NH 3 to SiH 4 of about 50 to 120. This shows that the step coverage characteristic of the nitride film deposited by the above process is excellent.

이처럼 주변영역에 질화막을 더 두껍게 증착하여 질화막의 상부를 평탄하게 할 수 있을 뿐만 아니라 논패턴 영역(B)인 주변영역에 식각공정에 의한 손상으로 식각액이 침투하는 것을 방지하여 제조공정의 신뢰성을 향상시키고, 수율을 향상시킬 수 있다.In this way, the nitride film is deposited thicker in the peripheral area to not only flatten the upper part of the nitride film, but also improve the reliability of the manufacturing process by preventing the etching liquid from penetrating into the peripheral area, which is the non-pattern area B, due to the etching process. And yield can be improved.

다음으로, 도 4f에 도시된 바와 같이, 상기 구조의 상부전면에 제 3 산화막(18)을 두껍게 증착한다. 이 때, 제 3 산화막(18)의 증착두께는 커패시터 하부전극의 높이를 정의한다.Next, as shown in FIG. 4F, the third oxide film 18 is thickly deposited on the upper surface of the structure. At this time, the deposition thickness of the third oxide film 18 defines the height of the capacitor lower electrode.

이어서, 도 4g에 도시된 바와 같이, 사진식각공정을 통해 상기 증착된 제 3 산화막(18) 및 제 2 질화막(17)의 일부를 식각하여 그 하부의 콘택 플러그(16)를 노출시킨다. 이 때 마스크의 오정렬이 발생한 경우에도 두꺼운 질화막(17)에 의하여 하부구조가 노출되지 않은 상태로 콘택 플러그(16)의 상면 및 측면을 노출시킬 수 있다.Subsequently, as shown in FIG. 4G, a portion of the deposited third oxide film 18 and second nitride film 17 is etched through a photolithography process to expose the lower contact plug 16. In this case, even when misalignment of the mask occurs, the upper surface and the side surface of the contact plug 16 may be exposed without the underlying structure being exposed by the thick nitride film 17.

다음으로, 도 4h에 도시된 바와 같이 상기 구조에 금속을 증착하고, 평탄화하여 커패시터 하부전극(19)을 형성하고, 커패시터 하부전극(19) 사이의 제 3 산화 막(18)을 식각하여 제거한다. 이 때, 제 3 산화막(13)의 식각은 BOE, HF 등의 식각용액을 이용하여 습식식각방법으로 실시된다.Next, as shown in FIG. 4H, a metal is deposited on the structure and planarized to form a capacitor lower electrode 19, and the third oxide film 18 between the capacitor lower electrodes 19 is etched and removed. . At this time, the third oxide film 13 is etched by a wet etching method using an etching solution such as BOE or HF.

이와 같은 제 3 산화막(18)의 식각으로 커패시터 하부전극(19)의 전체가 노출되어 커패시터의 정전용량을 증가시킬 수 있다. As a result of the etching of the third oxide layer 18, the entirety of the capacitor lower electrode 19 may be exposed to increase the capacitance of the capacitor.

상술한 바와 같이, 본 발명에서는 상기에서 제 2 질화막(17)의 증착시 콘택 플러그(16)의 상부보다 서로 이웃하는 콘택 플러그(16) 간의 사이 영역에 더 두껍게 증착되도록 함으로써, 도 4g에서의 제 2 질화막 식각시 콘택 플러그(16) 상부의 질화막이 식각되는 동안에도 콘택 플러그(16) 사이의 영역의 질화막은 남도록 하였다. 이에 따라, 본 발명에서는 실린더구조의 커패시터 하부전극(19) 형성을 위한 상기 제 3 산화막(18)의 식각 공정에서, 상기 콘택 플러그(16) 사이의 영역에 남아있는 질화막이 식각용액에 대한 장벽층 역할을 수행하도록 함으로써, 식각용액이 하부에 있는 구조물 등에 손상을 입히는 것을 방지할 수 있다.As described above, in the present invention, when the second nitride film 17 is deposited, the second nitride film 17 is deposited thicker in the area between the contact plugs 16 adjacent to each other than the upper portion of the contact plugs 16. During the nitride film etching, the nitride film in the region between the contact plugs 16 remains while the nitride film on the top of the contact plug 16 is etched. Accordingly, in the present invention, in the etching process of the third oxide film 18 for forming the capacitor lower electrode 19 of the cylinder structure, the nitride film remaining in the region between the contact plugs 16 is a barrier layer for the etching solution. By performing the role, the etching solution can be prevented from damaging the structure or the like below.

또한, 본 발명에서는, 논패턴 영역(B)에서의 제 2 질화막의 두께를 패턴영역(A)에 비하여 170%이상 두껍게 증착하도록 하였다. 이에 따라, 본 발명에 따르면, 후속 커패시터 하부전극 형성을 위한 패터닝시 약간의 오정렬이 발생하더라도, 상기 논패턴 영역(B)의 두꺼운 질화막이 후속 제 3 산화막(18)에 대한 식각 공정에서의 식각용액에 대한 장벽역할을 수행하도록 함으로써, 하부에 있는 구조물들이 상기 식각용액에 의해 손상을 입지 않도록 할 수 있다.In the present invention, the thickness of the second nitride film in the non-pattern area B is deposited to be 170% or more thicker than the pattern area A. FIG. Accordingly, according to the present invention, even if a slight misalignment occurs in the patterning for forming the subsequent capacitor lower electrode, the thick nitride film of the non-pattern region (B) is an etching solution in the etching process for the subsequent third oxide film 18 By providing a barrier to the structure, the underlying structures can be prevented from being damaged by the etching solution.

이상 설명한 바와 같이, 본 발명에 따르면 커패시터의 하부전극에 접속되는 콘택 플러그의 측면에 질화막을 두껍게 증착함으로써, 서로 이웃하는 커패시터 하부전극 사이의 산화막 패턴을 제거하는 과정에서 식각용액이 상기 콘택 플러그와 질화막의 아래로 침투하는 것을 방지함으로써, 반도체 장치의 제조공정의 신뢰성과 수율을 향상시킬 수 있다. As described above, according to the present invention, by depositing a thick nitride film on the side of the contact plug connected to the lower electrode of the capacitor, the etching solution is the etching solution in the process of removing the oxide pattern between the adjacent capacitor lower electrodes By preventing the infiltration below, the reliability and yield of the semiconductor device manufacturing process can be improved.

아울러, 본 발명에 따르면, 하부 패턴의 밀도가 낮은 주변영역 등의 논패턴 영역에 질화막을 더 두껍게 증착함으로써, 마스크의 오정렬에 의한 주변영역에서의 질화막 손상과 그 손상된 질화막을 통해 식각용액이 하부구조로 침투하는 것을 방지하여 반도체 장치의 제조공정 신뢰성 및 수율을 향상시킬 수 있다. In addition, according to the present invention, by depositing a thicker nitride film in the non-pattern area, such as the peripheral area of the lower density of the lower pattern, the etching solution is a lower structure through the nitride film damage in the peripheral area due to misalignment of the mask and the damaged nitride film Can be prevented from infiltrating into the semiconductor device, thereby improving the manufacturing process reliability and yield of the semiconductor device.

Claims (7)

(1) 반도체 기판에 형성된 소정의 하부구조물 상에 제 1 산화막, 제 1 질화막 및 제 2 산화막을 순차적으로 적층하는 단계와;(1) sequentially depositing a first oxide film, a first nitride film and a second oxide film on a predetermined substructure formed on the semiconductor substrate; (2) 상기 하부구조물의 소정영역을 노출시키도록 상기 제 1 산화막, 제 1 질화막 및 제 2 산화막의 일부를 식각하여 제 1 콘택홀을 형성하는 단계와;(2) etching a portion of the first oxide film, the first nitride film, and the second oxide film to form a first contact hole to expose a predetermined region of the lower structure; (3) 상기 제 1 콘택홀을 도전물질로 매립하여 제 1 콘택 플러그를 형성하는 단계와;(3) filling the first contact hole with a conductive material to form a first contact plug; (4) 상기 제 2 산화막을 식각하여 제거하는 단계와;(4) etching away the second oxide film; (5) 상기 단계 (4)의 결과물 상에 제 2 질화막을 증착하는 단계와;(5) depositing a second nitride film on the product of step (4); (6) 상기 단계 (5)의 결과물 상에 제 3 산화막을 증착한 후, 사진식각공정을 통해 상기 제 3 산화막 및 제 2 질화막의 일부를 식각하여 상기 제 1 콘택 플러그을 노출시키는 단계와;(6) depositing a third oxide film on the resultant of step (5), and then etching part of the third oxide film and the second nitride film through a photolithography process to expose the first contact plug; (7) 상기 단계 (6)의 결과물 상에 금속으로 된 커패시터 하부전극을 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법.(7) forming a capacitor lower electrode made of metal on the resultant of step (6). 제 1 항에 있어서, The method of claim 1, 상기 단계 (1) 이전에, 상기 소정의 하부구조물 상에 소정의 콘택층을 형성하는 단계를 더 포함하되,Before the step (1), further comprising the step of forming a predetermined contact layer on the predetermined substructure, 상기 콘택층을 형성하는 단계는, 상기 소정의 하부구조물 상에 절연층을 증착하는 단계와, 상기 절연층의 일부영역을 식각하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀을 도전물로 매립하여 제 2 콘택 플러그를 형성하는 단계를 포함하여 구성되는 반도체 장치의 커패시터 제조방법.The forming of the contact layer may include depositing an insulating layer on the predetermined substructure, forming a second contact hole by etching a portion of the insulating layer, and conducting the second contact hole. A method of manufacturing a capacitor of a semiconductor device, the method comprising forming a second contact plug by filling with water. 제 1 항에 있어서, The method of claim 1, 상기 단계 (7) 이후, 상기 제 3 산화막을 식각하여 제거하는 단계를 더 포함하는 반도체 장치의 커패시터 제조방법.After the step (7), further comprising the step of etching to remove the third oxide film. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 3 산화막의 식각은 BOE 또는 HF의 식각용액을 이용하여 실시되는 반도체 장치의 커패시터 제조방법.And etching the third oxide layer using an etching solution of BOE or HF. 제 1 항에 있어서, The method of claim 1, 상기 제 2 질화막은 상기 제 1 콘택 플러그의 상부보다 서로 이웃하는 제 1 콘택 플러그 간의 사이 영역에서 더 두껍게 증착되는 반도체 장치의 커패시터 제조방법.And the second nitride film is deposited thicker in a region between adjacent first contact plugs than an upper portion of the first contact plug. 제 1항에 있어서,The method of claim 1, 상기 제 2 질화막은 논패턴 영역에서의 막 두께가 패턴 영역에서의 막 두께보다 170%이상 더 두껍게 형성되는 반도체 장치의 커패시터 제조방법.And the second nitride film has a film thickness in the non-pattern region greater than or equal to 170% of the film thickness in the pattern region. 제 1항에 있어서,The method of claim 1, 상기 제 2 질화막의 증착은 단일 챔버 타입의 공정로에서 200~ 300 Torr압력, 가스 비율 NH3:SiH4=50:1 ~ 120:1의 공정조건에서 이루어지는 반도체 장치의 커패시터 제조방법.And depositing the second nitride film under a process condition of 200 to 300 Torr pressure and a gas ratio NH 3 : SiH 4 = 50: 1 to 120: 1 in a single chamber type process furnace.
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