KR100865544B1 - 증폭 장치, 증폭 시스템 및 증폭 방법 - Google Patents

증폭 장치, 증폭 시스템 및 증폭 방법 Download PDF

Info

Publication number
KR100865544B1
KR100865544B1 KR1020067010732A KR20067010732A KR100865544B1 KR 100865544 B1 KR100865544 B1 KR 100865544B1 KR 1020067010732 A KR1020067010732 A KR 1020067010732A KR 20067010732 A KR20067010732 A KR 20067010732A KR 100865544 B1 KR100865544 B1 KR 100865544B1
Authority
KR
South Korea
Prior art keywords
transistor
amplification device
coupled
input transistor
amplification
Prior art date
Application number
KR1020067010732A
Other languages
English (en)
Other versions
KR20060094982A (ko
Inventor
케빈 글라스
말콤 스미스
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20060094982A publication Critical patent/KR20060094982A/ko
Application granted granted Critical
Publication of KR100865544B1 publication Critical patent/KR100865544B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/302—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/3432—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors
    • H03F3/3435—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with bipolar transistors using Darlington amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/18—Indexing scheme relating to amplifiers the bias of the gate of a FET being controlled by a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/471—Indexing scheme relating to amplifiers the voltage being sensed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/93—Two or more transistors are coupled in a Darlington composite transistor configuration, all transistors being of the same type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

증폭기는 다링톤 트랜지스터 쌍(110, 120)과 바이어스하는 네트워크를 포함하여 입력 트랜지스터(110)에서 바이어스 전류를 증가시킨다. 회로(100)는, 입력 트랜지스터(110), 제 2 트랜지스터(120), 무선 주파수(RF) 초크(112), 축퇴(degeneration) 인덕터(122), 커패시터(132), 및 전압 제어된 전류 소스(130)를 포함한다. 입력 트랜지스터(110) 및 제 2 트랜지스터(120)가 노드(142)에서 함께 연결된 콜렉터와 다링톤 트랜지스터 쌍을 형성하도록 연결되고, 그리고 입력 트랜지스터(110)의 에미터가 노드(111)에서 연결된다.

Description

증폭 장치, 증폭 시스템 및 증폭 방법{BIASED DARLINGTON TRANSISTOR PAIR, METHOD, AND SYSTEM}
본 발명은 대체로 전자 회로에 관한 것으로, 더욱 상세하게는 다링톤 트랜지스터 쌍에 관한 것이다.
"다링톤 트랜지스터 쌍"은 고 이득 상태(fashion)로 연결된 두 개의 트랜지스터를 포함한다. 제 1 트랜지스터는 입력 신호를 수신하고, 이를 증폭하며, 그리고 제 2 트랜지스터에 인가하고, 제 2 트랜지스터는 이를 추가로 증폭한다.
도 1 내지 도 3은 본 발명의 다양한 실시예에 따른 다링톤 트랜지스터 쌍을 포함하는 회로도를 나타낸다.
도 4 및 도 5는 본 발명의 다양한 실시예에 따른 전자 시스템의 블록도를 나타낸다.
도 6은 본 발명의 다양한 실시예에 따른 순서도를 나타낸다.
이하의 상세한 설명에서는, 첨부된 도면에 맞추어 인용되고, 이 도면은 발명이 실시될 수도 있는 특정한 실시예를 실례로써 나타낸다. 이러한 실시예는 본 발명을 본 기술분야의 숙련자들에게 실시하기에 충분할 정도로 상세히 기재된다. 서로 다르지만, 본 발명의 다양한 실시예가 반드시 서로 배타적이지 않음이 이해될 것이다. 예컨대, 일 실시예와 관련되어 본 명세서에서 기재된 특별한 특징, 구조, 또는 특징은 본 발명의 사상 및 범위를 벗어나지 않고서 다른 실시예 내에서 구현될 수도 있다. 추가로, 각각 기재된 실시예 내에서 개별 요소들의 위치 및 배치는 본 발명의 사상 및 범위를 벗어나지 않고서 수정될 수도 있음이 이해될 것이다. 따라서, 이하의 상세한 설명은 의미를 한정하는 것으로 받아들여지지 않을 것이며, 본 발명의 범위는, 청구항이 가지는 권리범위에 대한 균등물의 전 범위에 따라서 적절하게 해석된 첨부된 청구항에 의해서만 한정될 것이다. 도면에서, 동일한 숫자는 여러 관점을 통해서 동일하거나 유사한 기능성을 인용한다.
도 1은 본 발명의 다양한 실시예에 따른 다링톤 트랜지스터 쌍을 포함하는 회로도를 나타낸다. 회로(100)는, 입력 트랜지스터(110), 제 2 트랜지스터(120), 무선 주파수(RF) 초크(112), 축퇴(degeneration) 인덕터(122), 커패시터(132), 및 전압 제어된 전류 소스(130)를 포함한다. 입력 트랜지스터(110) 및 제 2 트랜지스터(120)가 노드(142)에서 함께 연결된 콜렉터와 다링톤 트랜지스터 쌍을 형성하도록 연결되고, 그리고 입력 트랜지스터(110)의 에미터가 노드(111)에서 트랜지스터(120)의 베이스와 연결된다.
도 1에 도시한 바와 같이, 트랜지스터(110, 120)는 바이폴라 접합 트랜지스터(BJTs)일 수도 있다. 일부 실시예에서, 트랜지스터(110, 120)는 인듐인(InP) 처리를 이용하여 제조된 것과 같은, 이종접합(heterojunction) 트랜지스터(HJTs)일 수도 있으나, 본 발명에서는 이를 한정하지 않는다. 예컨대, 하나의 또는 둘 모두의 트랜지스터(110, 120)는, 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)와 같이 절연 게이트 전계 효과 트랜지스터(IGFET)일 수도 있다.
RF 초크(112)는 상부 전력 공급 노드(113)와 트랜지스터(110, 120)의 콜렉터 사이에 연결된다. 일부 실시예에서, RF 초크(112)는 유도 콜렉터 부하이며, 이는 출력 임피던스 정합을 제공하고 저항에 의한 전압 강하가 없는 콜렉터 바이어스 전류를 제공한다. 저항에 의한 전압 강하가 없이 바이어스를 하는 것은 트랜지스터를 포화시키지 않고서 특정 대역폭에서 높은 이득 및 매우 능동적인 범위를 제공한다.
축퇴 인덕터(112)는 트랜지스터(120)의 에미터와 하부 전력 공급 노드(114) 사이에 연결된다. 일부 실시예에서, 유도 에미터 축퇴는 입력 임피던스 정합을 조정하는 데 도움을 주며 증폭을 선형적으로 향상시킬 수도 있다. 추가로, 일부 실시예에서, 유도 에미터 축퇴는 저항과 관련된 열 잡음이 부가되지 않고서 흥미있는 대역폭에서 증폭기의 이득을 설정하고, 그 증폭기가 베타 편차에 영향을 덜 받게 한다.
커패시터(132)는 신호 입력 노드(140)와 트랜지스터(110)의 베이스 단자 사이에 연결된다. 커패시터(132)는 입력 신호의 교류 전류(AC) 성분이 노드(140)에 서 입력 트랜지스터(110)의 베이스 단자까지 통과하도록 하며, 입력 신호의 직류 전류(DC) 성분이 노드(140)에서 입력 트랜지스터(110)의 베이스 단자까지 통과하지 못하도록 한다.
동작에서, 입력 신호(VIN)는 신호 입력 노드(140) 상에서 수신되고, 그리고 신호의 AC 성분은 입력 트랜지스터(110)의 베이스 단자로 전달된다. 입력 트랜지스터(110)는 입력 신호를 증폭하고 이를 제 2 트랜지스터(120)에 제공한다. 제 2 트랜지스터(120)는 추가로 신호를 증폭하고, 증폭된 출력 신호(VOUT)를 신호 출력 노드(142)로 제공한다.
입력 트랜지스터(110)의 베이스 단자는 바이어스 전압(VBIAS1)을 수신하고, 그리고 입력 트랜지스터(110)의 에미터는 노드(111) 상에서 전압 제어된 전류 소스(130)로부터 바이어스 전압(V1)을 수신한다. 일부 실시예에서, V1은 Vbe와 실질적으로 동일하며, Vbe는 순방향 능동 영역에서 트랜지스터(120)를 바이어스 시키는데 필요한 최소한의 베이스-에미터 전압이다. 또한, 일부 실시예에서, VBIAS1은 실질적으로 2Vbe와 동일하다. 다른 실시예에서, V1은 Vbe 보다 크며, 그리고 VBIAS1은 2Vbe보다 크다.
전압 제어된 전류 소스(130)는 노드(111)와 하부 전력 공급 노드(114) 사이에 연결된다. 일부 실시예에서, 전압 제어된 전류 소스(130)는 수신된 바이어스 전압(VBIAS2)에 응답하여 바이어스 전압(V1)을 제공한다. 일부 실시예에서, 전압 제어된 전류 소스(130)는 실질적으로 VBIAS2와 일정한 관계(constant relationship)로 V1을 유지시키도록 동작한다. 예컨대, 일부 실시예에서, 전압 제어된 전류 소스(130)는 V1이 실질적으로 VBIAS2와 동일하게 유지시키도록 동작한다. 전압 제어된 전류 소스(130)는 노드(111)로의 전압 경로를 제공하고, 그리고 또한 노드(111)에서 하부 전력 공급 노드(114)까지 전류 경로를 제공한다.
트랜지스터(110)의 베이스 단자 상의 바이어스 전압, 노드(111) 상의 바이어스 전압 및 노드(111)에서 하부 전력 공급 노드(114)까지의 전류 경로의 조합은, 트랜지스터의 베이스-에미터 및 콜렉터-에미터 바이어스 전류가 증가하도록 한다. 입력 트랜지스터(110)의 바이어스 전류가 증가함으로써, 트랜지스터(110)의 동작 특성은 수정될 수도 있다. 예컨대, 바이어스 전류의 증가는 트랜지스터(110)의 이득-대역폭 성과 및 최대 동작 주파수를 증가시킬 수도 있고 그리고, 또한 노이즈를 감소시킬 수도 있다. 또한, 일부 실시예에서, 동작 주파수 대비 잡음은 입력 트랜지스터(110)의 다양한 바이어스 전류의 제어를 통해 조절될 수도 있다.
도 2는 본 발명의 다양한 실시예에 따른 다링톤 트랜지스터 쌍을 포함하는 회로도를 나타낸다. 회로(200)는 입력 트랜지스터(110), 제 2 트랜지스터(120), RF 초크(112), 축퇴 인덕터(122), 커패시터(132), 증폭기(210), 및 저역 통과 필터(220, 230, 240)를 포함한다.
증폭기(210)의 출력 노드는 저역 통과 필터(230)를 통해 노드(111)에 연결되고, 노드(111)는 저역 통과 필터(240)를 통해 증폭기(210)의 입력에 피드백된다. 또한, 증폭기(210)는 입력 노드 상에서 VBIS2를 수신한다. 이러한 구조에서, 증폭기(210)는 오차 증폭기로서 연결되고, V1 이 실질적으로 VBIAS2와 동일하게 되도록 동작한다.
일부 실시예에서, 증폭기(210)는 연산 증폭기이고, 다른 실시예에서 증폭기(210)는 연산 증폭기가 아닌 것으로서 구현된다. 증폭기(210)는 입력 트랜지스터(110)에서 다양한 바이어스 전류를 증가시킬 수 있는 전압 제어된 전류 소스의 예이다. 증폭기(210)는 증폭기(210)의 출력에서 노드(111)까지의 전압 경로를 제공하고, 또한 노드(111)에서 증폭기(210)의 출력까지 전류 경로를 제공한다. 증폭기(210)는 입력 트랜지스터(110)의 에미터에서 유출하는 과도한 바이어스 전류를 감소시킬 수 있는 출력 단(stage)을 포함한다.
도 3은 본 발명의 다양한 실시예에 따른 다링톤 트랜지스터 쌍을 포함하는 회로도를 나타낸다. 회로(300)는, 회로(200, 도 2에서)에 도시된 것들과 유사한 소자를 포함하며, 이 회로(200)에 캐스코드 트랜지스터(310)가 부가된다. 캐스코드 트랜지스터(310)는 상부 전력 공급 노드(113)와 트랜지스터(110, 120)의 콜렉터 사이에 연결된다. 일부 실시예에서, RF 초크(120)는 캐스코드 트랜지스터(310) 및 상부 전력 공급 노드(113) 사이에 연결된다.
캐스코드 트랜지스터(310)가 바이폴라 접합 트랜지스터로서 도 3에 도시되었지만, 본 발명에서는 이를 한정하지 않는다. 예컨대, 일부 실시예에서, 캐스코드 트랜지스터(310)는 MOSFET와 같은 IGFET이다. 도 3에 도시한 바와 같이, 바이어스 전압(VBIAS3)은 캐스코드 트랜지스터(310)의 제어 단자(312)에 인가된다. BJT 캐스코드 트랜지스터(310)를 포함하는 실시예에서, 제어 단자(312)는 베이스 단자로도 지칭될 수 있고, IGFET 트랜지스터(310)를 포함하는 실시예에서, 제어 단자(312)는 게이트 단자로도 지칭될 수 있다.
회로(300)에 캐스코드 트랜지스터(312)의 추가는 회로(300)의 동작 대역폭을 증가시킬 수도 있다. 추가로, 제어 단자(312) 상에서 바이어스 전압(VBIAS3)을 수정함으로써, 회로(300)의 이득이 수정될 수도 있다. 일부 실시예에서, VBIAS3은 자동 이득 제어(AGC)를 구현하기 위해 출력 노드(142) 상에서 검출된 출력 신호 특성에 대응하여 수정된다. AGC를 포함하는 다양한 실시예는 이후 도면을 참조하여 아래에 기술되었다.
도 4는 전자 시스템의 블록도를 나타낸다. 시스템(400)은 안테나(442), 증폭기(440), RF 처리 블록(450), 디지털 처리 블록(460), 프로세서(410), 메모리(420) 및 제어 가능한 바이어스 회로(430)를 포함한다. 안테나(442)는 지향성 안테나 또는 옴니(omni)-지향성 안테나 중에서 하나가 될 수도 있다. 예컨대, 일부 실시예에서, 안테나(442)는, 다이폴 안테나, 또는 1/4 파장 안테나와 같은 옴니-지향성 안테나가 될 수도 있다. 또한 예컨대, 일부 실시예에서, 안테나(442)는 파라볼라 접시 안테나 또는 야기 안테나와 같은 지향성 안테나일 수도 있다.
증폭기(440)는 입력 트랜지스터에서 증가된 바이어스 전류를 가지는 다링톤 쌍을 포함하는 증폭기일 수도 있다. 예컨대, 증폭기(440)는 회로(100, 도 1), 회로(200, 도 2) 또는 회로(300, 도 3)에 의해 표현되는 임의의 실시예를 포함할 수도 있다.
일부 실시예에서, 안테나(442)에 의해 송신되거나 수신되는 신호는 음성 신호, 데이터 신호 또는 임의의 이들의 조합에 대응할 수도 있다. 예컨대, RF 처리 블록(450) 및 디지털 처리 블록(460) 중 어느 하나 또는 둘 모두는, 무선랜 인터페 이스, 셀룰러 폰 인터페이스 또는 GPS 인터페이스 등과 같은 적절한 회로소자를 포함한다.
RF 처리 블록(450)은 안테나(442)로부터 RF 신호를 수신하고, 그리고 다양한 실시예에서, 다양한 양과 유형의 신호 처리를 수행한다. 예컨대, 일부 실시예에서, RF 처리 블록(450)은 발진기, 혼합기, 필터, 복조기, 검출기, 또는 복호화기 등과 같은 것을 포함한다. 또한 예컨대, RF 처리 블록(450)은 주파수 변환, 캐리어 복구, 심볼 복조, 또는 임의의 다른 적당한 신호 처리와 같은 신호 처리를 수행할 수도 잇다.
일부 실시예에서, RF 처리 블록(450)은 프로세서(410)에 의해 제어되거나, 프로세서(410)에 정보를 제공한다. 예컨대, 일부 실시예에서, 복조의 유형은 프로세서(410)에 의한 RF 처리 블록(450)에 제공된 명령 또는 제어 신호에 의해 영향을 받을 수도 있다. 추가로, 일부 실시예에서, RF 처리 블록(450)은 신호 세기 또는 주파수와 같은 정보를 프로세서(410)에 제공한다. 프로세서(410)는, RF 처리 블록(450)으로부터 수신된 정보에 대응하여, 도 4에 도시된 다른 블록들의 동작에 영향을 줄 수도 있다. 예컨대, AGC 루프는 RF 처리 블록(450), 프로세서(410), 제어 가능한 바이어스 회로(430), 및 증폭기(440)에 의해 형성될 수도 있다.
디지털 처리 블록(460)은 RF 처리 블록(450)으로부터 신호를 수신하고, 다양한 양과 유형의 디지털 처리를 수행한다. 예컨대, 디지털 처리 블록(460)은 디-인터리빙, 복호화, 에러 복구, 등과 같은 것을 수행한다. 상술한 바와 같이 기술된 디지털 처리 블록(460)이 임의의 유형의 통신 시스템을 구현하기 위한 적절한 회로 소자를 포함할 수도 있음에 따라, 무선 네트워킹, 셀룰러 전화 통신, 그리고 위성 신호 수신을 포함하나 이에 한정되지 않는다. 본 발명의 다양한 실시예는 디지털 처리 블록(460)의 많은 가능한 물리적 구현을 한정하지 않는다.
도 4에 도시된 다양한 블록은 버스(412)에 의해 연결된다. 버스(412)는 임의의 개수의 컨턱터를 포함하는 임의의 형태의 버스일 수도 있다. 예컨대, 버스(412)는 직렬 인터페이스, 병렬 인터페이스, 프로세서 버스, 시스템 버스 등과 같으나, 이에 한정되지 않는 임의의 형태의 통신 인터페이스일 수도 있다.
일부 실시예에서, 프로세서(410)는, 제어 가능한 바이어스 회로(430)와 같이, 다른 회로의 동작에 영향을 주는 임의의 적당한 프로세서일 수도 있다. 일부 실시예에서, 프로세서(410)는 본 발명의 방법 실시예를 위한 동작을 수행할 수도 있다. 예컨대, 프로세서(410)는, 아래에서 기술될, 방법(600, 도 6)에서 나열된 동작들을 수행할 수도 있다. 프로세서(410)는, 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 개인용 컴퓨터, 워크스테이션 등과 같은 임의의 형태의 프로세서를 표현하고, 이에 한정되지 않는다. 추가로, 프로세서(410)는, 상태 기계 등과 같이, 전용의 하드웨어로 구성될 수도 있다.
메모리(420)는 기계판독이 가능한 매체를 포함하는 제품을 표현한다. 예컨대, 메모리(420)는 다음과 같은 임의의 하나 또는 그 이상의 것을 표현한다: 하드웨어 디스크, 플로피 디스크, RAM, DRAM, SRAM, ROM, 플래시 메모리, CDROM, 또는 프로세서(410)와 같은 기계에 의해 판독 가능한 매체를 포함하는 임의의 형태의 제품. 일부 실시예에서, 메모리(420)는 본 발명의 다양한 방법 실시예의 처리를 수 행하는 명령(instruction)을 저장할 수 있다.
일부 실시예의 동작에서, 프로세서(410)는 명령과 데이터를 메모리로부터 독출하고, 그에 대응하는 동작을 수행한다. 예컨대, 본 발명의 다양한 방법 실시예는, 메모리(420)로부터 명령을 독출하는 한편, 프로세서(410)에 의해 수행될 수도 있다.
제어 가능한 바이어스 회로(430)는 하나 이상의 바이어스 전압을 생성하고 그들을 증폭기(440)에 제공할 수도 있다. 예컨대, 제어 가능한 바이어스 회로(430)는, 도 1 내지 도 3에 도시된 바와 같은 다양한 트랜지스터를 바이어스시키기 위해서 VBIAS1, VBIAS2 또는 VBIAS3의 하나 또는 그 이상을 생성할 수도 있다. 일부 실시예에서, 제어 가능한 바이어스 회로(430)는, 전압 제어된 전류 소스(130, 도 1)와 같은 전압 제어된 전류 소스를 포함한다. 일부 실시예에서, 제어 가능한 바이어스 회로(430)는 다양한 바이어스 전압을 수정하기 위해 다중 개별적으로 제어 가능한 바이어스 회로(multiple separately controllable bias circuit)를 포함한다.
다양한 바이어스 전압은 노드(432) 상에서 증폭기(440)로 제공된다. 일부 실시예에서, 노드(432)는 다중 물리적 컨덕터를 포함하며, 이들 각각은 분리된 바이어스 전압을 전달한다. 다른 실시예에서, 다양한 바이어스 전압은 노드(432)의 단일 컨덕터 상에서 다중화된다. 물리적 컨덕터들의 그 개수와 유형은 노드(432)에 의해 표현되며, 본 발명은 이에 한정되지 않는다.
도 4에 도시된 바와 같이, 시스템(400)의 다양한 블록은 개별적으로 구현될 수도 있다. 일부 실시예에서, 도시된 두 개 또는 그 이상의 블록은 단일 집적 회로 틀(die) 상에 구현된다. 예컨대, 프로세서(410)와 메모리(420)는, 디지털 처리 블록(460)과 함께 동일한 집적회로에 구현될 수도 있다. 또한, 예컨대, 일부 실시예에서, 안테나(442)를 제외한 모든 블록은 단일 집적 회로 상에 포함될 수도 있다. 단일 집적 회로 틀 상의 회로들의 임의의 조합은 본 발명의 범위를 벗어나지 않고 가능하다.
도 4는 안테나와 결합하여 사용된 증폭기를 도시하지만, 이는 본 발명을 제한하는 것이 아니다. 예컨대, 많은 전자 시스템은 안테나의 사용 없는 증폭기(440)를 채택할 수도 있다. 예컨대, 일부 실시예에서, 증폭기(440)는 광전자 공학에서 포함되고, 광 신호로부터 변환된 전기적 신호를 증폭하기 위해 채택된다. 이러한 실시예는 반드시 안테나를 이용할 필요가 없다.
도 5는 본 발명의 다양한 실시예에 따른 전자 시스템의 블록도를 나타낸다. 시스템(500)은 안테나(442), 증폭기(440), RF 처리 블록(450), 디지털 처리 블록(460), 프로세서(460), 및 메모리(420)를 포함한다. 또한, 시스템(500)은 신호 발생기(510), 디지털-아날로그 변환기(520, DAC), 및 아날로그-디지털 변환기(530, ADC)를 포함한다.
디지털-아날로그 변환기(520)는 바이어스 전압을 생성하고 이를 노드(522) 상에서 증폭기(440)에 제공할 수도 있다. 일부 실시예에서, DAC(520)는 제어 가능한 바이어스 회로(430, 도4)와 같은 하나 또는 그 이상의 제어 가능한 바이어스 회로를 이용한다. 추가로, 일부 실시예에서, DAC(520)는 다중 디지털-아날로그 변환 기를 포함한다.
다양한 바이어스 전압이 노드(522) 상에서 증폭기(440)에 제공된다. 일부 실시예에서, 노드(522)는 다중 물리적 컨덕터를 포함하고, 각각은 개별 바이어스 전압을 전달한다. 다른 실시예에서, 다양한 바이어스 전압이 노드(522)의 단일 컨덕터 상으로 다중화된다. 노드(522)로 표현되는 물리적 컨덕터의 개수와 유형은 본 발명에서 한정되지 않는다.
일부 실시예에서, 신호 발생기(510)는 증폭기(440)의 입력에서 기준 신호를 조건에 따라 인가한다. 또한, 일부 실시예에서, ADC(530)는 증폭기(440)에서 출력된 신호의 신호 특성을 측정하고, 그 신호 특성 정보를 버스(512)를 통해 시스템(500)의 다른 블록에 제공할 수도 있다.
증폭기(440)를 포함하는 시스템(500)은 신호 발생기(510)를 그 시스템의 다양한 부분을 보정하는데 이용할 수도 있다. 예컨대, 프로세서(410)는 신호 증폭기(510)를 이용하여 기준 신호를 증폭기(440)로 주입하고, ADC(530)를 이용하여 신호 특성을 측정하며, 그리고 DAC(520)의 동작에 영향을 줌으로써 바이어스 전압을 변경한다. 이러한 실시예에서, 다링톤 쌍의 입력 트랜지스터 상에서의 바이어스 전압은 증폭기(440)의 동작 주파수 특성을 변화하기 위해서, 또는 잡음을 감소시키기 위해서 수정될 수도 있다. 또한, 이 실시예에서, 캐스코드 트랜지스터 상에서의 바이어스 전압은 증폭기(440)의 이득을 변화시키기 위해서 수정될 수도 있다.
AGC 제어 루프는 증폭기(440), ADC(530), 및 DAC(520)로부터 형성될 수도 있다. 예컨대, ADC(530)는 출력 신호 레벨을 측정하고, 증폭기(440)의 이득에 영향 을 주기 위해서 DAC(520)의 출력을 조절할 수도 있다.
ADC(530)는 증폭기(440)에 의해서 인가된 출력 신호의 신호 특성을 측정가능하도록 하는 장치를 표현한다. 일부 실시예에서, 신호 특성은 아날로그-디지털 변환기가 아닌 장치를 이용하여 측정된다. 예컨대, 일부 실시예에서, 피크 검출기, 포락선 검출기, 또는 다른 신호 특성 측정 장치가 ADC(530)의 자리를 대체하거나, 부가하여 사용된다.
도 5에 도시한 다양한 블록은 버스(512)에 의해 연결된다. 버스(512)는 임의의 컨덕터의 개수를 포함하는 다양한 형태의 버스가 될 수도 있다. 예컨대, 버스(512)는 직렬 인터페이스, 병렬 인터페이스, 프로세서 버스, 시스템 버스 또는 이와 동일한 형태를 포함하는 통신 인터페이스가 될 수도 있으며, 본 발명은 이에 한정하지 않는다.
도 5에 도시한 바와 같이, 다양한 형태의 시스템(500)은 개별적으로 구현된다. 일부 실시예에서, 도시된 두 개의 또는 그 이상의 블록은 단일 집적 회로 틀 상에서 구현된다. 예컨대, 프로세서(410) 및 메모리(420)는, 디지털 처리 블록(460)과 함께 동일한 집적회로에 구현될 수도 있다. 또한, 예컨대, 일부 실시예에서, 안테나(442)를 제외한 모든 블록은 단일 집적 회로 상에 포함될 수도 있다. 단일 집적 회로 틀 상의 회로들의 임의의 조합은 본 발명의 범위를 벗어나지 않고 가능하다.
도 5는 안테나와 결합하여 사용된 증폭기를 도시하지만, 이는 본 발명을 제한하는 것이 아니다. 예컨대, 많은 전자 시스템은 안테나의 사용 없는 증폭기(440)를 채택할 수도 있다. 예컨대, 일부 실시예에서, 증폭기(440)는 광전자 공학에서 포함되고, 광 신호로부터 변환된 전기적 신호를 증폭하기 위해 채택된다. 이러한 실시예는 반드시 안테나를 이용할 필요가 없다.
시스템, 증폭기, 다링톤 트랜지스터 쌍, 제어 가능한 바이어스 회로, 및 본 발명의 다른 실시예는 많은 방식으로 구현될 수 있다. 일부 실시예에서, 그들은 집적 회로에서 구현된다. 일부 실시예에서, 본 발명의 다양한 실시예의 설계 기재는 라이브러리를 포함하며, 이 라이브러리는 설계자가 그것들을 관습적인 설계 또는 얼마간의 관습적인 설계를 포함하는 것이 가능하도록 한다. 예컨대, 기재된 임의의 실시예는, VHDL 또는 베리로그(Verilog)와 같은, 하드웨어 설계 언어와 합성하여 구현될 수 있고, 그리고 설계자가 표준 셀 설계, 게이트 어레이, 또는 그와 동일한 것을 포함하여 배포될 수 있다. 마찬가지로, 본 발명의 임의의 실시예는 또한 특정 제조 공정을 목표로 하는 하드 매크로로서 표현될 수도 있다. 예컨대, 본 명세서에 기재된 임의의 증폭기 실시예는 집적 회로의 계층에 지정된 다각형으로 표현될 수도 있다.
도 6은 본 발명의 다양한 실시예에 따른 순서도를 나타낸다. 일부 실시예에서, 방법(600) 또는 그 일부는 전자 시스템, 프로세서, 또는 제어 루프에 의해 수행되며, 그것의 실시예는 다양한 도면에서 도시된다. 다른 실시예에서, 방법(600)의 모든 또는 일부는 제어 회로 또는 프로세서에 의해 수행된다. 방법(600)은 그 방법을 수행하는 특별한 형태의 장치나 소프트웨어 요소에 의해서 한정되지 않는다. 방법(600)에서 다양한 동작은 주어진 순서로 수행될 수도 있고, 또는 다른 순서로 수행될 수도 있다. 추가로, 다른 실시예에서, 도 6에 나열된 일부 동작은 방법(600)에서 생략된다.
방법(600)은 다링톤 쌍의 입력 트랜지스터에서 바이어스 전류가 증가되는 블록 610과 함께 시작하는 것이 도시된다. 일부 실시예에서, 이는 트랜지스터(110, 도 1, 2, 3)에서 콜렉터-에미터 바이어스 전류를 증가시키는 것에 대응한다. 다른 실시예에서, 이는 동일한 트랜지스터에서 베이스-에미터 바이어스 전류를 증가시키는 것에 대응한다. 추가의 실시예에서, 이는 트랜지스터(110)에서 콜렉터-에미터 바이어스 전류 및 베이스-에미터 바이어스 전류 모두를 증가시키는 것에 대응한다.
블록 620에서, 기준 신호가 입력 트랜지스터의 베이스에 인가된다. 이는 증폭기(440, 도 5)의 입력에 신호를 구동하는 신호 발생기(510, 도 5)와 같은 신호 발생기에 대응한다. 블록 630에서, 다링톤 쌍의 출력 전압이 측정된다. 다링톤 쌍의 출력 전압은 많은 다른 방식으로 측정될 수도 있다. 일부 실시예에서, 출력 전압은 ADC(530, 도 5)와 같은 아날로그-디질털 변환기를 이용하여 측정된다.
블록 640에서, 입력 트랜지스터의 베이스에 인가된 바이어스 전압이 수정되며, 블록 650에서, 입력 트랜지스터의 에미터에 인가된 바이어스 전압이 수정된다. 이러한 바이어스 전압 변경은 많은 다른 목적에 도움이 될 수도 있다. 예컨대, 바이어스 전압 변경은, 증폭기의 동작 특성을 변화시키기 위해서, 다링톤 쌍의 입력 트랜지스터에서 바이어스 전류의 크기를 변경할 수도 있다. 예컨대, 이득-대역폭 성과, 최대 동작 주파수 및 잡음 특성과 같은 동작 특성이 바이어스 전압의 값을 변화시킴으로써 수정될 수도 있다.
블록 660에서, 상부 전력 공급 노드 및 다링톤 쌍 사이에서 캐스코드 트랜지스터 상의 바이어스 전압이 수정된다. 예컨대, 도 3을 참조하면, VBIAS3은 캐스코드 트랜지스터(310)의 동작에 영향을 주기 위해서 수정될 수도 있다.
일부 실시예에서, 위에서 언급된 다양한 바이어스 전압은 블록 630에서 측정된 출력 신호의 신호 특성에 응답하여 수정될 수도 있다. 추가로, 다양한 바이어스 전압은 인가된 기준 신호 및 측정된 출력 전압 특성 사이의 관계에 대응하여 수정될 수도 있다.
본 발명이 몇몇 실시예와 관련하여 기술되었을지라도, 이 기술분야에서 숙련자가 쉽게 이해하는 것처럼, 본 발명의 사상과 범위를 벗어나지 않고서 수정과 변형이 쉽게 될 수 있다는 것이 이해될 것이다. 그러한, 수정과 변형은 본 발명과 첨부된 청구항의 범위 내인 것으로 고려된다.

Claims (30)

  1. 다링톤 쌍으로서 연결된 입력 트랜지스터 및 제 2 트랜지스터와,
    상기 입력 트랜지스터에서 콜렉터-에미터 바이어스 전류를 증가시키기 위해 상기 입력 트랜지스터의 에미터에 결합된 바이어스 회로를 포함하는
    증폭 장치.
  2. 제 1 항에 있어서,
    상기 바이어스 회로는 전압 제어된 전류 소스를 포함하는
    증폭 장치.
  3. 제 1 항에 있어서,
    상기 바이어스 회로는 상기 제 2 트랜지스터 상에서 베이스 정전압(constant base voltage)을 실질적으로 유지시키도록 연결된 연산 증폭기를 포함하는
    증폭 장치.
  4. 제 1 항에 있어서,
    상부 전력 공급 노드와 상기 입력 및 제 2 트랜지스터의 콜렉터 사이에 연결된 캐스코드 트랜지스터를 더 포함하는
    증폭 장치.
  5. 제 4 항에 있어서,
    상기 캐스코드 트랜지스터를 바이어스시키기 위한 제 2 바이어스 회로를 더 포함하는
    증폭 장치.
  6. 제 1 항에 있어서,
    상기 입력 트랜지스터의 베이스에 바이어스 전압을 인가하기 위한 제 3 바이어스 회로를 더 포함하는
    증폭 장치.
  7. 제 6 항에 있어서,
    상기 입력 트랜지스터는 이종접합(heterojunction) 바이폴라 트랜지스터를 포함하는
    증폭 장치.
  8. 제 6 항에 있어서,
    상기 입력 트랜지스터는 인듐인(Indium Phospate) 트랜지스터를 포함하는
    증폭 장치.
  9. 제 1 항에 있어서,
    상기 바이어스 회로는 디지털-아날로그 변환기를 포함하는
    증폭 장치.
  10. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 콜렉터에 연결된 인덕터를 더 포함하는
    증폭 장치.
  11. 제 1 항에 있어서,
    상기 제 2 트랜지스터의 에미터에 연결된 인덕터를 더 포함하는
    증폭 장치.
  12. 다링톤 쌍으로서 연결된 입력 트랜지스터 및 제 2 트랜지스터를 포함하는 증폭기와,
    상기 입력 트랜지스터의 에미터에 연결된 제어 가능한 바이어스 회로와,
    상기 제어 가능한 바이어스 회로의 동작에 영향을 끼치기 위한 제어 회로를 포함하는
    증폭 장치.
  13. 제 12 항에 있어서,
    상기 입력 트랜지스터의 베이스에 연결된 제 2 제어 가능한 바이어스 회로를 더 포함하는
    증폭 장치.
  14. 제 12 항에 있어서,
    상기 제어 가능한 바이어스 회로는 오차 증폭기로서 연결된 연산 증폭기를 포함하는
    증폭 장치.
  15. 제 14 항에 있어서,
    상기 연산 증폭기의 출력과 상기 입력 트랜지스터의 에미터 사이에 저역 통과 필터를 더 포함하는
    증폭 장치.
  16. 제 12 항에 있어서,
    상기 제어 회로는 디지털-아날로그 변환기를 포함하는
    증폭 장치.
  17. 제 12 항에 있어서,
    상기 제어 회로는 프로세서를 포함하는
    증폭 장치.
  18. 제 12 항에 있어서,
    상부 전력 공급 노드와 상기 입력 트랜지스터의 콜렉터 사이에 연결된 캐스코드 트랜지스터를 더 포함하는
    증폭 장치.
  19. 제 18 항에 있어서,
    상기 캐스코드 트랜지스터의 제어 노드에 연결된 제어 가능한 바이어스 회로를 더 포함하는
    증폭 장치.
  20. 제 19 항에 있어서,
    상기 제어 회로는 상기 캐스코드 트랜지스터를 위한 상기 제어 가능한 바이어스 회로의 동작에 영향을 끼치도록 연결된
    증폭 장치.
  21. 제 19 항에 있어서,
    상기 증폭기의 출력과 상기 캐스코드를 위한 상기 제어 가능한 바이어스 회로 사이에 연결된 자동 이득 제어 회로를 더 포함하는
    증폭 장치.
  22. 안테나와,
    상기 안테나에 연결되고, 다링톤 쌍으로서 연결된 입력 트랜지스터 및 제 2 트랜지스터를 포함하는 증폭기와,
    상기 입력 트랜지스터의 에미터에 연결된 제어 가능한 바이어스 회로와,
    상기 제어 가능한 바이어스 회로의 동작에 영향을 끼치기 위한 제어 회로를 포함하는
    증폭 시스템.
  23. 제 22 항에 있어서,
    상기 입력 트랜지스터의 베이스에 연결된 제 2 제어 가능한 바이어스 회로를 더 포함하는
    증폭 시스템.
  24. 제 22 항에 있어서,
    상기 제어 가능한 바이어스 회로는 오차 증폭기로서 연산 증폭기를 포함하는
    증폭 시스템.
  25. 제 22 항에 있어서,
    상기 제어 회로는 프로세서를 포함하는
    증폭 시스템.
  26. 입력 트랜지스터의 에미터로부터의 전류 경로와, 상기 입력 트랜지스터의 에미터로의 전압 경로를 제공함으로써, 다링톤 쌍의 입력 트랜지스터에서 바이어스 전류를 증가시키는 단계를 포함하는
    증폭 방법.
  27. 제 26 항에 있어서,
    상기 입력 트랜지스터의 베이스에 기준 신호를 인가하는 단계와,
    상기 다링톤 쌍의 출력 전압을 측정하는 단계를 더 포함하는
    증폭 방법.
  28. 제 27 항에 있어서,
    상기 입력 트랜지스터의 베이스에 인가된 바이어스 전압을 수정하는 단계를 더 포함하는
    증폭 방법.
  29. 제 27 항에 있어서,
    상기 바이어스 전류를 증가시키는 단계는 전압 제어된 전류 소스 상에서 바이어스 전압을 변경하는 단계를 포함하는
    증폭 방법.
  30. 제 27 항에 있어서,
    상부 전력 공급 노드와 상기 다링톤 쌍 사이에 연결된 캐스코드 트랜지스터 상에서 바이어스 전압을 수정하는 단계를 더 포함하는
    증폭 방법.
KR1020067010732A 2003-12-03 2004-11-17 증폭 장치, 증폭 시스템 및 증폭 방법 KR100865544B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/727,262 US7091788B2 (en) 2003-12-03 2003-12-03 Biased Darlington transistor pair, method, and system
US10/727,262 2003-12-03

Publications (2)

Publication Number Publication Date
KR20060094982A KR20060094982A (ko) 2006-08-30
KR100865544B1 true KR100865544B1 (ko) 2008-10-29

Family

ID=34633450

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067010732A KR100865544B1 (ko) 2003-12-03 2004-11-17 증폭 장치, 증폭 시스템 및 증폭 방법

Country Status (5)

Country Link
US (1) US7091788B2 (ko)
JP (1) JP4553904B2 (ko)
KR (1) KR100865544B1 (ko)
TW (1) TWI297238B (ko)
WO (1) WO2005062463A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101338711B1 (ko) * 2012-06-04 2013-12-06 숭실대학교산학협력단 전류원을 이용한 전력 증폭 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1579569A1 (en) * 2002-12-19 2005-09-28 Koninklijke Philips Electronics N.V. Power amplifier with bias control
DE102004017165B4 (de) * 2004-04-01 2012-09-06 Atmel Automotive Gmbh Schaltung zur Erhöhung der Transitfrequenz eines Verstärkerelements
US8183933B2 (en) 2008-04-03 2012-05-22 Lehigh University High-voltage impulse amplifier
CN104124931A (zh) * 2014-08-07 2014-10-29 苏州容芯微电子有限公司 一种宽带放大器
US9712195B2 (en) * 2015-05-13 2017-07-18 Qualcomm Incorporated Radio frequency low noise amplifier with on-chip matching and built-in tunable filter
CN109314496B (zh) 2016-03-14 2023-01-17 美国亚德诺半导体公司 用于宽带放大器的有源线性化
WO2018140609A1 (en) 2017-01-26 2018-08-02 Analog Devices, Inc. Bias modulation active linearization for broadband amplifiers
US10848109B2 (en) 2017-01-26 2020-11-24 Analog Devices, Inc. Bias modulation active linearization for broadband amplifiers

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020186084A1 (en) * 2001-06-06 2002-12-12 Liwinski Henry Z. Bias circuit for use with low-voltage power supply
US20030146790A1 (en) * 2001-06-06 2003-08-07 Arell Thomas W. Multi-mode amplifier bias circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6276308A (ja) * 1985-09-27 1987-04-08 Nec Corp 利得制御回路
US4706038A (en) * 1986-09-29 1987-11-10 Motorola, Inc. Wideband linear Darlington cascode amplifier
US4855625A (en) * 1987-11-09 1989-08-08 Harris Corp. Operational amplifier having low DC current input circuit
JPH04180405A (ja) * 1990-11-15 1992-06-26 Toshiba Corp フィルタ回路
US5264806A (en) * 1992-05-26 1993-11-23 Trw Inc. Bipolar microwave monolithic amplifier with active feedback
CA2112070A1 (en) * 1993-12-21 1995-06-22 Bosco Leung Current cell and switch for digital-to-analog converters
US5398004A (en) * 1994-02-09 1995-03-14 Trw Inc. HBT direct-coupled low noise wideband microwave amplifier
US5724004A (en) * 1996-06-13 1998-03-03 Motorola, Inc. Voltage bias and temperature compensation circuit for radio frequency power amplifier
US5859568A (en) * 1997-04-11 1999-01-12 Raytheon Company Temperature compensated amplifier
US6175279B1 (en) * 1997-12-09 2001-01-16 Qualcomm Incorporated Amplifier with adjustable bias current
JP2000214243A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp 追尾受信機
US6417734B1 (en) * 2000-06-26 2002-07-09 Koninklijke Philips Electronics N.V. High-frequency amplifier circuit with negative impedance cancellation
JP2002280842A (ja) * 2001-03-21 2002-09-27 Hitachi Ltd 電力増幅器モジュール
US6392492B1 (en) * 2001-06-28 2002-05-21 International Business Machines Corporation High linearity cascode low noise amplifier

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020186084A1 (en) * 2001-06-06 2002-12-12 Liwinski Henry Z. Bias circuit for use with low-voltage power supply
US20030146790A1 (en) * 2001-06-06 2003-08-07 Arell Thomas W. Multi-mode amplifier bias circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101338711B1 (ko) * 2012-06-04 2013-12-06 숭실대학교산학협력단 전류원을 이용한 전력 증폭 장치

Also Published As

Publication number Publication date
US7091788B2 (en) 2006-08-15
TW200522509A (en) 2005-07-01
TWI297238B (en) 2008-05-21
JP4553904B2 (ja) 2010-09-29
JP2007513574A (ja) 2007-05-24
US20050122172A1 (en) 2005-06-09
KR20060094982A (ko) 2006-08-30
WO2005062463A1 (en) 2005-07-07

Similar Documents

Publication Publication Date Title
US6731171B2 (en) Power amplifier module with stable idling current
KR101451455B1 (ko) 선형 및 포화 모드에서의 동작을 위한 멀티모드 증폭기
US10924075B2 (en) Variable gain amplifiers with output phase invariance
TW201223133A (en) Protection circuit for radio frequency power amplifier
US20060022748A1 (en) Variable gain amplifier circuit and radio machine
KR100865544B1 (ko) 증폭 장치, 증폭 시스템 및 증폭 방법
US6426678B1 (en) High power amplifier system having low power consumption and high dynamic range
US10845839B1 (en) Current mirror arrangements with double-base current circulators
US6529065B2 (en) Circuit configuration for controlling the operating point of a power amplifier
CN115940837A (zh) 功率放大器及电子设备
US7705680B2 (en) Gain switching low-noise amplifier circuit
CN110784182A (zh) 一种双极结型晶体管的偏置电路
US8130041B2 (en) Power amplifier device
CN210405325U (zh) 功率检测器
JP6240010B2 (ja) 増幅器
US20080001664A1 (en) Compound automatic gain control
CN113253791A (zh) 具有降低的输入阻抗的电流镜布置
US7332964B2 (en) Gain-step transconductor
US9985589B2 (en) System and method for improving total harmonic distortion of an amplifier
US20240275337A1 (en) Thermal droop compensation in power amplifiers
US20180115289A1 (en) Low Voltage Supply Amplifier
CN218276637U (zh) 偏置电路及功率放大器
CN118573136B (zh) 一种低附加相移阵列型可变增益放大器
JPH043625A (ja) 電力制御回路
US12119792B2 (en) Variable gain amplifier circuit and semiconductor integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120919

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee