KR100848421B1 - 결합기 - Google Patents

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KR100848421B1
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텔레폰악티에볼라겟엘엠에릭슨(펍)
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Abstract

본 발명은 하드웨어 요건을 감소시키면서, 전기 통신 시스템에서 다수의 디지털 통신 채널을 결합시키기 위한 회로에 관한 것이다. 본 회로는 가산기를 사용하여 레지스터에서 입력 통신 채널의 샘플을 누산하게 한다. 레지스터와 가산기 사이의 접속 라인 비트 폭은 입력 통신 채널의 비트 폭 및 수를 고려하여 선택되어, 최소 비트 폭이 제공될 수 있다.
가산기, 결합 회로, 레지스터, 비트 폭

Description

결합기{COMBINER}
본 발명은 다수의 디지털 통신 채널을 결합시키기 위한 디바이스에 관한 것이다.
전기 통신 시스템에서, 음성 또는 데이터 신호를 포함하는 다수의 통신 채널은 무선 주파수 대역과 같은 동일한 전송 매체를 통하여 함께 전송될 수 있다. 전송 매체 상에 통신 채널을 배치시키기 위한 다수의 액세스 방식이 공지되어 있다. 한 종류의 전송 방식은 통신 채널들이 주파수 도메인, 뿐만 아니라, 시간 도메인에서 중첩하는 방식으로 예를 들어, 무선 주파수 대역에서 다수의 서로 다른 통신 채널을 동시에 전송한다. 이 종류의 널리 공지된 액세스 방식은 CDMA(코드 분할 다중 액세스 방식)이다.
각 통신 채널 신호와 다른 통신 채널 신호를 구별하기 위하여, 각각의 통신 채널 신호는 업계에 널리 공지된 바와 같이, 하나 이상의 특정 확산 코드(unique spreading code)로 인코딩된다. 예를 들어, CDMA를 사용하여 전송용 특정 통신 채널을 확산시키기 위하여, 예를 들면, 논리 값 0 또는 1를 갖는 채널의 입중계 데이터 스트림(incoming data stream)의 각 기호는 코드 시퀀스를 사용하여 표현된다. 예를 들어, 기호가 논리 값 1을 갖는다면, 코드 시퀀스 자신이 전송되고, 데이터 비트가 논리 값 0을 갖는다면 반전된 코드 시퀀스가 전송되거나, 그 역도 성립된다.
확산 후에, 확산 통신 채널은 예를 들어, 전파 특성 및/또는 수신국 위치에 따라서 개별적으로 가중된다. 그 후, 확산 및 가중된 통신 채널은 결합되어, 즉, 중첩되어 CDMA 전송 신호와 같은 단일 전송 신호를 형성하는데, 이 신호는 이후에 무선 주파수 대역을 통해서 전송될 수 있다.
통상적으로, 결합 단계는 확산 및 가중 통신 채널 신호의 모든 데이터 스트림의 개별 샘플 값을 가산함으로써 수행된다. 그러므로, CDMA 신호의 한 샘플 값은 모든 개별 통신 채널 신호의 각각의 샘플을 합산함으로써 획득된다.
도 3에 도시된 바와 같이 가산기의 종속 배치를 사용하여 다수의 개별 채널 Φ1 내지 Φ8을 가산하는 것을 당업자들은 생각할 수 있다. 여기서, 각각 2개의 입력 채널은 가산기(300)에 의해 결합되고, 종속 배치에서, 각각 가산기 한 쌍의 출력은 또 다른 가산기(300)에 의해 결합된다. 도시된 예에서, 3개의 레벨의 종속접속된 가산기는 예를 들어, CDMA 신호와 같은 전송 신호를 발생시킨다.
이 프로세싱은 적은 수의 채널에서는 양호하게 동작할 수 있지만, 많은 수의 채널의 경우에, 상당히 많은 수의 가산기가 필요할 수 있다. 하드웨어 비용을 감소시키기 위하여, 다수의 채널을 가산하기 위한 대안적인 해결책이 바람직하다.
WO 95/23464 A에는 단일 신호 확산 코드만을 사용하는 두 사용자를 위해 통신 시스템에서 확산 코드 사용을 다중화하여 정보를 전송하기 위한 시간 분할 방법이 기술된다. 각 사용자에 대해서 직교(quadrature) 출력 신호는 변조 및 무선 전송하기 전에 결합기에 의해서 함께 결합된다. 각각의 사용자는 항상 확실한 월시 코드(Walsh code)를 사용하여 자신의 정보를 확산시킨다.
그러므로, 본 발명의 목적은 하드웨어의 수고(effort)를 줄이고 비용을 낮추면서 다수의 디지털 통신 채널을 결합시키기 위한 디바이스를 제공하는 것이다.
본 발명의 이 목적은 제 1 청구항의 특성을 갖는 장치에 의해 해결된다.
본 발명에 따르면, 다수의 사이클에서, 제1 비트 폭을 갖는 샘플에 의해 각각 표현되는 다수의 디지털 통신 채널은 다수의 디지털 통신 채널을 다중화된 디지털 신호로 다중화하기 위한 다중화기, 중간 결과를 저장하기 위한 레지스터 및 디지털 통신 채널의 샘플 닢 레지스터에 저장된 중간 결과를 가산하기 위한 가산기를 사용하여 결합되고, 가산기의 입력 중 하나는 제 1 비트 폭을 갖는 접속 라인을 통해서 다중화기에 접속되고, 가산기의 다른 입력은 제 2 비트 폭을 갖는 접속 라인을 통해서 레지스터의 출력에 접속되고, 레지스터의 입력은 제 2 비트 폭을 갖는 접속 라인을 통해서 가산기의 출력에 접속되며, 디지털 통신 채널 수에 대응하는 다수의 사이클에서, 하나의 결합된 출력 샘플은 매 사이클마다 통신 채널 중 한 채널의 하나의 샘플을 이전에 획득되어 레지스터에 저장되어 있는 중간 결과에 연속적으로 가산함으로써 발생된다.
본 발명에 따르면, 예를 들어 디지털 CDMA 전송 신호를 형성하기 위하여 다수의 디지털 통신을 합산하는데 필요한 다수의 가산기는 유용하게도 감소될 수 있다.
유용하게도, 제 2 비트 폭은 (log2 ·(채널 수 ·(2제 1 비트 폭-1)))에 의해 결정되는 제 1 한계값(limit) 이상인 최소 정수일 수 있다. 그러므로, 제 2, 제 3 및 제 4 접속 라인의 비트 폭은 통신 채널의 통신 라인 비트 폭에 대해 최소화될 수 있다.
또한, 제 2 비트 폭은 (log2 ·(채널 수 ·(2평균 신호 비트 폭-1)))에 의해 결정되는 제 2 한계값 이상인 최소 정수일 수 있으므로, 제 2, 제 3 및 제 4 접속 라인의 비트 폭은 통신 신호의 표현에 필요한 평균 비트 폭에 대해 최소화될 수 있다.
제 2 비트 폭은 또한 제 1 한계값 이하, 그리고 제 2 한계값 이상인 정수일 수 있다.
또한, 본 발명을 따르면, 결합 회로의 종속 배치가 제공될 수 있다. 또한, 본 발명의 유용한 실시예가 부가적인 종속 청구항에서 기술된다.
본 발명은 첨부 도면과 함께 판독되는 경우 가장 양호하게 이해될 수 있다:
도 1은 다수의 통신 신호를 단일 전송 신호로 결합하기 위한 본 발명의 바람직한 실시예를 도시한 도면.
도 2는 다수의 통신 채널을 결합시키기 위하여 종속 배치된 도 1의 여러 장치를 포함하는 본 발명의 실시예를 도시한 도면.
도 3은 통신 채널을 결합시키기 위한 공지된 가산기의 배치를 도시한 도면.
이하에서, 본 발명의 바람직한 실시예는 도 1 및 도 2와 관련하여 기술된다.
도 1은 다수의 확산 및 가중된 통신 채널 신호를 결합시키기 위한 본 발명의 회로(100)의 예를 도시한다. 전술된 바와 같이, 각각의 통신 채널 신호는 개별적으로 확산되고, 즉, 예를 들면 논리 값 1 또는 0을 갖는 통신 채널의 입중계 데이터 스트림의 각각의 기호는 특정 코드 시퀀스를 사용하여 표현된다. 예를 들어, 기호가 논리 값 1을 갖는다면, 코드 시퀀스 자신이 전송되고, 데이터 비트가 논리 값 0을 갖는다면, 반전된 코드 시퀀스가 전송되거나, 그 역도 성립된다. 확산 후에, 모든 통신 채널 신호는 통상적으로 칩 속도라 칭하는 동일한 데이터 속도를 갖는다.
또한, 각각의 통신 채널 신호는 개별적으로 가중된다. 가중은 수신국에 전송된 (결합 후의) 무선 신호의 전파 특성에 따라서 수행된다. 그러므로, 멀리 떨어져 위치되거나 빌딩 등에 의해 그늘진 수신국에 대한 통신 신호는 더 큰 가중 요소로 가중되고, 수신국 부근의 통신 채널 신호는 더 작은 가중 요소로 가중된다. 따라서, 가중 요소는 통신 채널 신호의 진폭(magnitude)을 결정한다.
그러나, 기술적인 이유로, 가중 및 가중 후 통신 신호의 최대 진폭은 제한된다. 그러므로, 모든 통신 채널 신호의 최대 진폭은 소정 한계값 아래이므로, 통신 채널 신호는 손실 없이 미리 결정된 비트 폭을 가진 라인을 통해서 전송될 수 있다.
미리 결정된 비트 폭을 가진 전송 라인을 통해서 전송된 임의의 신호가 본 발명의 회로에 의해 처리될 수 있지만, 바람직하게는, CDMA 통신 네트워크의 통신 채널이 전송 신호로 결합된다는 것에 주의하여야 한다.
이하에서, 도 1에 따른 회로가 자세하게 기술된다. 다중 회로(110)는 미리 결정된 비트 폭 w을 가진 라인을 통해서 입력으로서 n개의 통신 채널 신호 Φ1 내지 Φn을 수신한다. 다중 회로(110)는 제 1 접속 라인(101) 상의 디지털 통신 채널 신호의 샘플을 디지털 통신 채널의 샘플과 제 1 레지스터(130)에 저장된 중간 결과를 가산하기 위한 가산기(120)에 연속적으로 위치되도록 배치된다. 다중화기에 의해, 신호의 진폭이 아니라, 전송될 데이터 속도가 증가되기 때문에, 제 1 접속 라인(101)은 바람직하게도, 비트 폭 w를 가진다. 예를 들어, n = 8이고, 확산 후에 각각의 통신 채널이 512 ksps(kilo samples/second)의 칩 속도를 갖는다면, 다중화기는 4096ksps를 출력한다.
가산기(120)의 출력은 제 2 접속 라인(102)을 통해서 전송된 중간 결과를 저장하기 위한 제 1 레지스터(130)에 접속된다. 제 1 레지스터(130)의 출력은 제 3 접속 라인(103)을 통해서 가산기(120)의 제 2 입력에 다시 접속된다. 또한, 제 1 레지스터(130)의 출력은 제 4 접속 라인(104)을 통해서 제 2 레지스터(135)에 접속된다. 각 통신 채널에 대해서 하나의 샘플을 누산한 후, 즉, n 클록 사이클 후에, 제 1 레지스터(130)에 저장된 값은 결합된 신호, 예를 들어, CDMA 신호의 한 샘플을 나타낸다. 그 후, 이 값은 부가적인 처리를 위해 제 2 레지스터(135)에 전송된다.
다중화기(110), 제 1 레지스터(130) 및 제 2 레지스터(135)의 동작을 제어하는 제어 수단(140)이 제공될 수 있다. 제어 수단은 통신 채널의 샘플 속도에 대응하는 외부 클록 속도(fc)를 가지고 있다. n개의 통신 채널이 동작되어야 하기 때문에, 제어 수단은 다중화기(110)를 n배 이상의 내부 클록 속도, 즉 n·fc 로 동작시킨다. 게다가, 한 동작에 대해서 채널당 하나의 샘플을 누산하기 위하여, 제 1 레지스터도 n·fc 의 속도로 클록킹된다. 그러나, 제 2 레지스터(135)는 결합된 신호의 속도인 통신 채널의 외부 클록 속도 fc로 다시 동작될 것이다.
그러므로, 가산기, 제 1 레지스터 및 다중화기는 바람직하게는, 채널의 칩 속도와 결합된 채널 수의 곱과 동일한 주파수로 동작될 것이다.
이하에서, W-CDMA 신호의 단일 샘플을 획득하기 위한 회로 동작이 기술된다. 한 동작은 속도 fc인 하나의 외부 클록에 대응한다.
레지스터(130)는 초기에 0으로 설정된다고 가정된다. 제 1 내부 클록 사이클에서, 다중화기는 제 1 접속 라인(101)을 통해서 제 1 통신 채널 Φ1의 하나의 샘플을 가산기(120)에 제공한다. 전술된 바와 같이, 내부 클록 사이클의 속도는 n·fc이고, 한 동작 동안 n번의 내부 클록 사이클이 발생된다. 제 1 레지스터(130)가 초기에 0으로 설정되기 때문에, 제 1 통신 채널 Φ1의 샘플 값은 가산기에 의해 제공되어 제 2 접속 라인(102)을 통해서 제 1 레지스터(130)에 저장된다.
제 2 내부 사이클에서, 다중화기(110)는 제 1 접속 라인(101)을 통해서 제 2 통신 채널 Φ2의 하나의 샘플을 가산기(120)에 제공한다. 동시에, 가산기는 제1 샘플에 의해 구성되는 이 시간 지점에서, 제 3 접속 라인(103)을 통해서 제 1 레지스터(130)의 내용을 제 2 입력 신호로서 수신한다. 결과적으로, 제 2 가산 동작 후에, 즉, 제 2 내부 사이클 후에, 통신 채널 Φ1, Φ2의 샘플은 누산된다. 제 2 사이클의 일부로서 누산 동작의 결과는 제 2 접속 라인(102)을 통해서 제 1 레지스터(130)에 제공되고 저장되어, 이전에 저장된 값을 겹쳐쓴다.
제 3 내부 사이클에서, 다중화기(110)은 제 1 접속 라인(101)을 통해서 제 3 통신 채널 Φ3의 하나의 샘플을 가산기(120)에 제공하고, 상기 가산기는 연속적으로 상기 샘플과 채널 Φ1 및 Φ2의 합으로 구성되는 제 1 레지스터(130)로부터 제공된 값을 가산한다. 결과는 다시 현재 제1의 3개의 통신 채널 Φ1, Φ2 및 Φ3의 합을 나타내는 제 1 레지스터(130)에 저장된다.
각 내부 사이클마다 이 과정은 반복되고, 즉 모든 남아 있는 통신 채널의 샘플에 대해서 반복된다. 그러므로, 모든 남아 있는 채널의 각각 하나의 기호는 누산되므로, n번 가산 동작 후에, 결합된 신호의 제 1 샘플이 가산기의 출력, 또는 n번째 동작 후에 제 2 레지스터(135)로부터 획득된다. 그러므로, n 사이클마다, 결합된 신호의 한 샘플이 획득될 수 있다.
결합된 신호의 속도가 디지털 통신 채널 속도와 동일해야 하기 때문에, 한 내부 사이클은 n-번째 동작 주기 동안 지속되어야 한다.
각각의 통신 신호가 비트 폭 w를 갖는 샘플로 표현되기 때문에, 누산 결과, 즉, 결합된 신호의 샘플은 w보다 넓은 비트 폭을 가질 수 있다. 특히, 회로의 누산 사이클마다, 가산기(120)에서부터 제 1 레지스터(130)까지의 제 2 접속 라인(102) 및 역으로 레지스터에서부터 가산기(120)의 제 2 입력까지의 제 3 접속 라인(103)에 필요한 비트 폭은 더 넓은 비트 폭을 필요로 할 수 있다. 이것이 제 4 접속 라인(104)에 적용된다는 것은 명백하다. 그러므로, 잘못된 결합 결과를 피하기 위하여, 제 2, 제 3 및 제 4 접속 라인(102, 103 및 104)은 w보다 큰 비트 폭을 필요로 한다.
각각 w 비트인 비트 폭을 갖는 n개의 서로 다른 통신 채널 신호가 결합된다면, 제 2, 제 3 및 제 4 접속 라인(102, 103 및 104)에 대한 충분히 큰 비트 폭이 결정될 수 있다. 마지막 누산 결과, 즉, 결합된 신호 샘플은 다음 식으로 결정된 최대 비트 폭 r1을 갖는다:
Figure 112007071487222-pct00034
...식 (1)
여기서, log2 n은 로그 2의 디지털 통신 채널 수 n이고,
Figure 112007071487222-pct00017
는 x 이상인 최소 정수 값을 선택하는 상한 연산을 나타낸다. 접속 라인의 비트 폭이 명백하게 정수 값만을 가정하기 때문에, 이 연산이 필요하다.
따라서, 제 2, 제 3 및 제 4 접속 라인(102, 103 및 104)의 비트 폭이 적어도 r1의 비트 폭을 나타내도록 설계된다면, n개의 통신 채널의 결합은 정확하게 수행될 수 있다.
상기 조건을 만족시키면서, 본 발명의 회로의 하드웨어 요건이 감소되어, 다수의 통신 채널을 결합시키기 위한 결합기 회로의 비용을 감소시킬 수 있다.
하드웨어 요건을 훨씬 더 감소시키기 위하여, 모든 통신 채널이 통신 채널 샘플을 나타내기 위해 항상 모든 w 비트를 사용하지는 않는다는 것이 생각될 수 있다. 통신 시스템의 동작 동안, 필요한 평균 비트 폭 또는 평균 신호 비트 폭 wavg 은 결합될 다수의 통신 채널의 샘플을 나타내는데 필요한 평균 비트 수로서 결정될 수 있다. 그러므로, 대안 실시예에서 제 2, 제 3 및 제 4 통신 라인(102, 103 및 104)의 비트 폭은 다음 관계에 의해 결정될 수 있다:
Figure 112007071487222-pct00035
... 식(2)
그러므로, 가중 후에 통신 채널 신호의 평균 진폭을 고려함으로써, 하드웨어의 요건은 더 감소될 수 있다.
바람직하게는, 본 발명의 실시예에 따르면, 제 2, 제 3 및 제 4 통신 라인(102, 103 및 104)의 비트 폭은 r1 및 r2에 의해 정해진 범위 내에 있을 수 있다. 즉, 제 2, 제 3 및 제 4 통신 라인의 비트 폭은 간격[r1; r2] 내에 있을 수 있다.
이하에서 도 2와 관련하여 본 발명의 또 다른 실시예가 기술된다. 도 2는 도 1과 관련하여 기술된 바와 같은 결합기 회로(100) 여러 개가 종속적으로 접속되어 서로 다른 수의 통신 채널에 적응되는 방법을 기술한다.
제 1 단 S1에서 m개의 다수의 결합기 회로(100a, 100b, ..., 100m)가 도시되고, 각각의 결합기 회로는 n개의 통신 채널 Φ11,...,Φ1n; Φ21,...,Φ2n; Φm1,...Φ,mn을 결합시킨다. 게다가, 제 2 단 S2로서, 제 1 단에서 m개의 출력 신호를 결합시키기 위한 결합기 회로(210)가 도시된다.
도 1과 관련하여 전술된 바와 같이, 각 통신 채널의 전송 라인의 비트 폭은 w이고, 또한, 도 1의 상기 설명에 따라서, 각각의 결합기 회로(100a, 100b,..., 100m)의 출력 라인은 식 (1)에 따라서 각각 비트 폭 r1 을 갖는다.
그러므로, 결합기 회로(210)는 입력으로서 각각 비트 폭 r1 을 갖는 제 1 단의 결합기 회로(100a, 100b,..., 100m)로부터의 출력 신호를 수신한다. 그러므로, 위를 따르면, 제 2 단 S2의 결합기 회로(210)는 손실 없이 모든 입력 통신 채널을 결합시키기 위해 식(3)의 출력 비트 폭을 가진다.
Figure 112007071487222-pct00036
...식(3)
게다가, 결합기 회로 종속 장치의 동작을 제어하기 위하여 제어 수단(220)이 제공된다. 제 1 실시예에서와 같이, 제어 수단은 통신 채널의 샘플 속도에 대응하는 속도 fc로 외부 클록을 수신한다. 따라서, 전술된 바와 같이, 제 1 단의 회로(100a, 100b,..., 100m)는 속도 fc인 외부 클록 및 속도 n·fc인 내부 클록으로 제어된다.
게다가, 제 2 단의 결합기 회로(210)는 제 1 단의 결합기 회로 속도 보다 m배 빠른 속도로 동작된다. 그러므로, 제 2 단의 결합기 회로(210)의 제 1 레지스터 및 다중화기는 m·fc 속도인 클록을 사용하여 제어된다. 제 2 단의 회로(210)의 제 2 레지스터는 결합 신호의 속도에 대응하는 속도 fc로 동작된다.
전술된 바와 같이, 다수의 단이 제공되면, 종속 배치된 특정 단의 각 결합기 회로는 다음 식과 같은 출력 비트 폭을 갖고,
Figure 112007071487222-pct00037
...식(4)
ni = 특정 단에서 결합기 회로의 입력 신호 수,
wi = 입력 신호의 비트 폭,
그리고,
Figure 112007001926942-pct00027
는 다시 x 이상인 최소 정수를 선택하는 상한 연산을 나타낸다.

Claims (7)

  1. 다수의 사이클에서 제 1 비트 폭을 가진 통신 라인을 통해서 각각 전송되는 다수의 디지털 통신 채널을 결합시키기 위한 장치에 있어서,
    상기 다수의 디지털 통신 채널을 다중화된 디지털 신호로 다중화시키기 위한 다중화기(110),
    중간 결과를 저장하기 위한 제 1 레지스터(130),
    상기 디지털 통신 채널의 샘플 및 상기 제 1 레지스터(130)에 저장된 중간 결과를 가산하기 위한 가산기(120)를 포함하고,
    상기 가산기(120)의 입력 중 하나는 상기 제 1 비트 폭을 가진 제 1 접속 라인(101)을 통해서 상기 다중화기(110)에 접속되고, 상기 가산기(120)의 출력은 상기 제 1 비트 폭보다 큰 제 2 비트 폭을 가진 제 2 접속 라인(102)을 통해서 상기 제 1 레지스터(130)의 입력에 접속되고, 상기 제 1 레지스터(130)의 출력은 상기 제 2 비트 폭을 가진 제 3 접속 라인(103)을 통해서 상기 가산기(120)의 다른 입력에 접속되며,
    디지털 통신 채널 수에 대응하는 다수의 사이클에서, 하나의 결합 출력 샘플이 매 사이클마다 상기 통신 채널 중 한 채널의 한 샘플을 이전에 획득되어 상기 제 1 레지스터(130)에 저장되어 있는 중간 결과에 연속적으로 가산함으로써 발생되는 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  2. 제 1 항에 있어서,
    상기 제 2 비트 폭은 log2 (n(2w -1))(n = 통신 채널 수, 그리고 w = 상기 제 1 비트 폭)에 의해 결정되는 제 1 제한값(r1) 이상인 최소 정수인 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  3. 제 1 항에 있어서,
    상기 제 2 비트 폭은
    Figure 112007071487222-pct00038
    (n = 통신 채널 수, 그리고 wavg = 평균 신호 비트 폭)에 의해 결정되는 제 2 제한값(r2) 이상인 최소 정수인 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 비트 폭은 상기 제 1 제한값(r1) 이하이거나, 상기 제 2 제한값(r2) 이상인 정수인 것을 특징으로 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    결합 출력 기호는 또 다른 처리를 위하여 상기 제 2 비트 폭을 갖는 라인을 통해서 제 2 레지스터에 전송되는 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    결합될 상기 통신 채널 신호는 CDMA 전기 통신 시스템에 전송된 신호인 것을 특징으로 하는 다수의 디지털 통신 채널을 결합시키기 위한 장치.
  7. 종속 배치된 제 1 항 내지 제 3 항 중 어느 한 항에 따른 다수의 장치를 포함하는 디바이스에 있어서,
    상기 종속 배치의 특정 단의 출력 비트 폭은
    Figure 112007071487222-pct00039
    ( n = 특정 단의 결합기 회로의 입력 신호 수, wi = 입력 신호의 비트 수)에 의해 결정되는 종속 배치된 다수의 장치를 포함하는 디바이스.
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